KR101124275B1 - 고주파 모듈 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 61
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 abstract description 31
- 238000002955 isolation Methods 0.000 abstract description 13
- 230000005540 biological transmission Effects 0.000 description 15
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000000694 effects Effects 0.000 description 6
- 102100036490 Protein diaphanous homolog 1 Human genes 0.000 description 4
- 101710158942 Protein diaphanous homolog 1 Proteins 0.000 description 4
- 102100036469 Protein diaphanous homolog 2 Human genes 0.000 description 4
- 101710158950 Protein diaphanous homolog 2 Proteins 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 235000013405 beer Nutrition 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2924/15192—Resurf arrangement of the internal vias
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- H01L2924/19101—Disposition of discrete passive components
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Abstract
[과제] 적층 기판으로 형성된 고주파 모듈에 있어서, 듀플렉서의 개별 단자 사이의 아이솔레이션을 높게 유지하는 구조를 실현한다.
[해결수단] 적층 기판(10)의 표면에는 듀플렉서 소자(101) 및 정합 소자(102)가 실장되어 있다. 표면에 가까운 A층에는 듀플렉서 소자(101)의 개별 단자에 접속되는 개별 단자측 배선 전극(21)을 형성하고 있다. A층으로부터 하층측의 B층, C층에는 각각 그라운드 전극(11A, 11B)을 형성하고 있다. A층에 대해서 B층, C층이 개재된 D층에는 듀플렉서 소자(101)의 공통 단자 및 정합 소자(102)의 한쪽 끝에 접속되는 공통 단자측 배선 전극(22)을 형성하고 있다. 또한, D층보다 하층의 E층에는 정합 소자(102)의 다른쪽 끝에 접속되는 그라운드 전극(12)을 형성하고 있다.
[해결수단] 적층 기판(10)의 표면에는 듀플렉서 소자(101) 및 정합 소자(102)가 실장되어 있다. 표면에 가까운 A층에는 듀플렉서 소자(101)의 개별 단자에 접속되는 개별 단자측 배선 전극(21)을 형성하고 있다. A층으로부터 하층측의 B층, C층에는 각각 그라운드 전극(11A, 11B)을 형성하고 있다. A층에 대해서 B층, C층이 개재된 D층에는 듀플렉서 소자(101)의 공통 단자 및 정합 소자(102)의 한쪽 끝에 접속되는 공통 단자측 배선 전극(22)을 형성하고 있다. 또한, D층보다 하층의 E층에는 정합 소자(102)의 다른쪽 끝에 접속되는 그라운드 전극(12)을 형성하고 있다.
Description
본 발명은 1개의 안테나에 대해서 송신계 회로와 수신계 회로를 접속한 구성을 갖는 고주파 모듈에 관한 것이다.
종래, 고주파 모듈로서 1개의 안테나에 대해서 송신계 회로와 수신계 회로 또는 복수의 송수신 회로를 접속한 구성을 갖는 모듈이 각종 고안되어 있다. 이러한 고주파 모듈에서는 안테나에 접속되는 2개의 회로(이하, 설명을 위해 송신계 회로와 수신계 회로의 경우를 나타냄.)는 듀플렉서(duplexer)나 스위치 IC를 통해서 안테나에 접속된다. 여기서, 듀플렉서를 사용했을 경우 안테나에 접속되는 공통 단자와, 송신계 회로 및 수신계 회로 각각에 접속되는 개별 단자를 구비한다. 이 듀플렉서는, 예를 들면 송신 신호 대역을 통과 대역으로 하는 제 1 SAW 필터와, 수신 신호 대역을 통과 대역으로 하는 제 2 SAW 필터를 구비한다. 그리고, 송신계 개별 단자와 공통 단자 사이에 제 1 SAW 필터가 배치되고, 수신계 개별 단자와 공통 단자 사이에 제 2 SAW 필터가 배치되는 구조로 되어 있다.
또한, 이러한 고주파 모듈에서는 공통 단자에 접속되는 안테나 등의 외부 회로와 듀플렉서의 임피던스 정합을 행하기 위한 정합 회로가 공통 단자에 접속되도록 설치되어 있다.
그리고, 이러한 고주파 모듈은 특허문헌 1에 나타내는 바와 같이, 적층 회로 모듈로 실현되어 있다. 이 고주파 모듈에서는, 듀플렉서가 개별의 회로 소자이며 적층 회로 모듈을 구성하는 적층 기판에 실장되어 있다. 또한, 정합 회로는 적층 기판에 형성된 전극 패턴에 의해 적층 기판 내에 형성되어 있거나 기판 표면에 실장되어 형성되어 있다. 여기서, 이들 듀플렉서나 정합 회로에 대해서는 통상, 실장 위치나 형성 위치의 근방의 층에 공통인 그라운드 전극을 갖고, 듀플렉서나 정합 회로는 상기 공통의 그라운드 전극에 접속되어 있다.
그러나, 상술한 바와 같은 구성에서는 이어서 나타내는 바와 같은 문제가 생긴다. 도 5는 특허문헌 1의 구성을 포함하는 종래의 고주파 모듈의 구성에서 생기는 문제점을 설명하기 위한 측면 단면도이다.
도 5(A)에 나타내는 종래의 고주파 모듈(1H)에서는 듀플렉서(101)의 공통 단자측의 배선 패턴(22H)과, 개별 단자측의 배선 패턴(21H)이 동층에 있어 근접한다. 이 때문에 이들 배선 패턴(21H, 22H)이 전자기적으로 결합된다. 이에 따라, 듀플렉서(101)의 공통 단자로부터 정합 소자(102)로 흐르는 신호가 배선 패턴(22H, 21H)을 통해서 듀플렉서(101)의 개별 단자측으로 누설되어 버린다. 또한, 공통 그라운드(11H)와 배선 패턴(21H)이 근접해서 대향하므로 이들 공통 그라운드(11H)와 배선 패턴(21H)도 전자기적으로 결합된다. 이것에 의해서도 듀플렉서(101)의 공통 단자로부터 정합 소자(102)를 통해서 그라운드로 흐르는 신호가 공통 그라운드(11H)와 배선 패턴(21H)을 통해서 듀플렉서(101)의 개별 단자측으로 누설되어 버린다.
또한, 도 5(B)에 나타내는 종래의 고주파 모듈(1H)에서는 듀플렉서(101)의 공통 단자측의 배선 패턴(22H)과 개별 단자측의 배선 패턴(21H)이 공통 그라운드(11H)를 사이에 두고 적층 방향을 따라 이간되도록 배치되어 있기 때문에 동층 내에서의 결합은 생기지 않는다. 그러나, 상술한 도 5(A)에 나타낸 바와 같은 공통 그라운드(11H)와 배선 패턴(21H)의 결합은 생긴다. 또한, 도 5(B)의 구성에서는 공통 그라운드(11H)와 배선 패턴(22H)이 근접해서 대향하므로 이들 공통 그라운드(11H)와 배선 패턴(22H)이 전자기적으로 결합된다. 이것에 의해서도 듀플렉서(101)의 공통 단자로부터 정합 소자(102)로 흐르는 신호가 배선 패턴(22H), 공통 그라운드(11H) 및 배선 패턴(21H)을 순차적으로 통해서 듀플렉서(101)의 개별 단자측으로 누설되어 버린다.
이 때문에 종래의 구성에서는, 예를 들면 듀플렉서(101)의 송신측의 개별 단자로부터 입력되고 공통 단자에 출력된 송신 신호가 수신측 회로로 누설되어 버려 듀플렉서(101)로 하여금 개별 단자 사이에서 규정의 아이솔레이션(isolation)을 얻게 하더라도 고주파 모듈로서의 송신 회로측과 수신 회로측 사이의 아이솔레이션이 저하되어 버린다.
본 발명의 목적은 듀플렉서와 이 듀플렉서의 공통 단자측에 접속되는 정합 회로를 포함하는 적층 기판에 의해 실현되는 고주파 모듈에 있어서 듀플렉서의 개별 단자 사이의 아이솔레이션을 높게 유지하는 구조를 실현하는 것에 있다.
(1) 본 발명은 공통 단자와 이 공통 단자에 각각 다른 필터를 통해서 접속되는 복수개의 개별 단자를 갖는 듀플렉서와, 이 듀플렉서의 상기 공통 단자에 접속되는 정합 소자와, 듀플렉서가 실장됨과 아울러 정합 회로가 실장 또는 전극 패턴으로 형성되는 적층 기판에 의해 형성된 고주파 모듈에 관한 것이다. 이 고주파 모듈을 구성하는 적층 기판은 개별 단자측 배선 전극과, 공통 단자측 배선 전극과, 제 1 그라운드 전극 및 제 2 그라운드 전극을 구비한다. 개별 단자측 배선 전극은 적층 기판의 소정의 층에 형성된 전극 패턴으로 이루어진다. 공통 단자측 배선 전극은 적층 기판의 개별 단자측 배선 전극과 다른 층에 형성된 전극 패턴으로 이루어진다. 제 1 그라운드 전극 및 제 2 그라운드 전극은 상기 공통 단자측 배선 전극이 형성된 층과 개별 단자측 배선 전극이 형성된 층의 적층 방향에 있어서의 중간의 복수의 층에 각각 형성되어 있다.
이 구성에서는 듀플렉서의 공통 단자측 배선 전극과 개별 단자측 배선 전극이 적층 기판의 다른 층에 형성되어 있으므로 동층 내에 있어서의 이들 전극의 결합은 방지될 수 있다. 또한, 공통 단자측 배선 전극과 개별 단자측 배선 전극이 각각 다른 그라운드 전극에 결합되는 관계에 있어서도 그라운드 전극끼리가 전자기적으로 결합되어 고주파 신호를 전파하는 것은 아니다. 따라서, 공통 단자측 배선 전극이 형성된 층과 개별 단자측 배선 전극이 형성된 층 사이에 복수의 그라운드 전극층이 존재함으로써 공통 단자측 배선 전극과 개별 단자측 배선 전극이 공통의 그라운드 전극에 의해 결합되는 것도 방지할 수 있다. 이에 따라, 고주파 모듈로서 각 개별 단자에 접속되는 외부 접속용 단자 사이의 아이솔레이션의 저하를 방지할 수 있다.
(2) 또한, 본 발명의 고주파 모듈의 공통 단자측 배선 전극은 공통 단자와 정합 회로를 접속하는 전극 패턴이다.
이 구성에서는 결합을 방지할 수 있는 공통 단자측 배선 전극의 구체예로서 듀플렉서의 공통 단자와 정합 회로를 접속하는 배선 패턴을 나타내는 것이다.
(3) 또한, 본 발명의 고주파 모듈의 공통 단자측 배선 전극은 정합 회로를 그라운드 전극에 접속하는 전극 패턴이다.
이 구성에서는 결합을 방지할 수 있는 공통 단자측 배선 전극의 구체예로서 정합 회로의 그라운드로 접속하는 배선 패턴을 나타내는 것이다.
(4) 또한, 본 발명의 고주파 모듈의 공통 단자와 정합 회로를 접속하는 전극 패턴은 적층 기판의 상기 듀플렉서의 실장면, 또는 이 듀플렉서의 실장면과 제 1 그라운드 전극 및 제 2 그라운드 전극의 중간층에 형성되어 있다.
이 구성에서는 고주파 모듈의 구체적 구성을 나타내는 것으로, 듀플렉서의 공통 단자와 정합 회로의 접속 패턴을 듀플렉서의 실장면의 근방에 구비함으로써 듀플렉서와 정합 회로를 접속하는 배선 패턴을 짧게 할 수 있다. 이에 따라, 상술한 작용 효과에 추가해서 공통 단자를 통하는 신호의 전송 손실을 저감시킬 수 있다.
(5) 또한, 본 발명의 고주파 모듈의 정합 회로는 적층 기판에 실장되는 실장형 회로 소자를 포함한다.
이 구성에서는 상술한 고주파 모듈의 구체적 구성을 나타내는 것이다. 그리고, 정합 회로에 실장형 회로 소자를 포함함으로써 상기 실장형 회로 소자를 스위칭하는 것만으로 정합 회로의 임피던스를 변경할 수 있고, 상술한 작용 효과에 추가해서 정합 회로의 설계 변경이 용이하게 된다.
(6) 또한, 본 발명의 고주파 모듈의 정합 회로가 접속되는 그라운드 전극은 제 1 그라운드 전극 및 상기 제 2 그라운드 전극과는 다른 제 3 그라운드 전극이다.
이 구성에서는 상술한 고주파 모듈의 구체적 구성을 나타내는 것이다. 그리고, 이와 같이 정합 회로에 전용 그라운드 전극을 이용하면 더욱 확실히 아이솔레이션의 저하를 방지할 수 있음과 아울러 정합 회로에 대한 기생 성분(기생 인덕터 및 기생 커패시터)을 방지할 수 있다.
(7) 또한, 본 발명의 고주파 모듈의 정합 회로는 적층 기판에 실장되는 실장형 회로 소자를 포함한다. 이 실장형 회로 소자가 실장되는 실장용 랜드는 제 1 그라운드 전극 및 제 2 그라운드 전극과는 다른 제 3 그라운드 전극에 직접 접속되어 있다.
이 구성에서는 상술한 고주파 모듈의 구체적 구성을 나타내는 것이다. 그리고, 이와 같이 정합 회로의 실장형 회로 소자에 전용 그라운드 전극을 사용하면 더욱 확실히 아이솔레이션의 저하를 방지할 수 있음과 아울러 정합 회로에 대한 기생 성분(기생 인덕터 및 기생 커패시터)을 방지할 수 있다.
(8) 또한, 본 발명의 고주파 모듈의 정합 회로는 적층 기판에 실장되는 실장형 회로 소자를 포함하고, 이 실장형 회로 소자가 실장되는 실장용 랜드는 적층 기판에 있어서의 그라운드 접속용의 외부 접속용 전극에 직접 접속되어 있다.
이 구성에서는 상술한 고주파 모듈의 구체적 구성을 나타내는 것이다. 그리고, 이와 같이 정합 회로의 실장형 회로 소자를 적층 기판의 그라운드용의 외부 접속용 전극에 직접 접속하면 보다 한층 확실하게 아이솔레이션의 저하를 방지할 수 있음과 아울러 정합 회로에 대한 기생 성분(기생 인덕터 및 기생 커패시터)을 방지할 수 있다.
<발명의 효과>
본 발명에 의하면 듀플렉서와 이 듀플렉서의 공통 단자측에 접속되는 정합 회로를 포함하는 적층 기판에 의해 실현되는 고주파 모듈로서, 듀플렉서의 개별 단자 사이의 아이솔레이션을 높게 유지할 수 있다. 이에 따라, 뛰어난 전송 특성을 갖는 고주파 모듈을 실현할 수 있다.
도 1은 제 1 실시형태의 고주파 모듈(1)의 개략의 회로 구성을 나타내는 회로도 및 구조 개념을 나타내는 측면 단면도이다.
도 2는 제 1 실시형태의 고주파 모듈의 다른 적층 구조의 개념을 나타내는 측면 단면도이다.
도 3은 제 2 실시형태의 고주파 모듈의 적층 구조의 개념을 나타내는 측면 단면도이다.
도 4는 도 3(A)에 나타내는 적층 기판의 보다 구체적인 적층예를 나타내는 것이다.
도 5는 종래의 고주파 모듈의 구성에서 생기는 문제점을 설명하기 위한 측면 단면도이다.
도 2는 제 1 실시형태의 고주파 모듈의 다른 적층 구조의 개념을 나타내는 측면 단면도이다.
도 3은 제 2 실시형태의 고주파 모듈의 적층 구조의 개념을 나타내는 측면 단면도이다.
도 4는 도 3(A)에 나타내는 적층 기판의 보다 구체적인 적층예를 나타내는 것이다.
도 5는 종래의 고주파 모듈의 구성에서 생기는 문제점을 설명하기 위한 측면 단면도이다.
본 발명의 제 1 실시형태에 의한 고주파 모듈에 대해서 도면을 참조해서 설명한다. 도 1(A)는 본 실시형태의 고주파 모듈(1)의 개략의 회로 구성을 나타내는 회로도이며, 도 1(B)는 도 1(A)에 나타낸 고주파 모듈(1)의 구조 개념을 나타내는 측면 단면도이다.
본 실시형태의 고주파 모듈(1)은 스위치 소자(SWIC), 듀플렉서(DPX)를 구비한다. 스위치 소자(SWIC)는 안테나용 공통 단자와 복수개의 RF 단자 및 구동 전원 입력 단자를 구비한다. 또한, 도 1(A)에서는 스위치 소자(SWIC)의 안테나용 공통 단자와 복수개의 RF 단자의 일부만을 기재하고 다른 단자는 생략되어 있다. 스위치 소자(SWIC)의 안테나용 공통 단자(SANT)는 안테나(ANT)에 접속되어 있다. 스위치 소자(SWIC)의 특정한 RF 단자(RF1)는 정합 회로(MC)를 통해서 듀플렉서(DPX)의 공통 단자(DANT)에 접속되어 있다.
듀플렉서(DPX)는 1개의 공통 단자(DANT)와 2개의 개별 단자(DRF1, DRF2)를 구비하고, 공통 단자(DANT)와 개별 단자(DRF1) 사이에 제 1 SAW 필터가 배치되고, 공통 단자(DANT)와 개별 단자(DRF2) 사이에 제 2 SAW 필터가 배치되는 구성을 갖는다. 제 1 SAW 필터와 제 2 SAW 필터는 다른 통과 대역을 갖는다. 예를 들면, 제 1 SAW 필터는 상기 듀플렉서(DPX)에서 전송되는 통신 신호의 송신 신호의 주파수 대역을 통과 대역으로 하고, 제 2 SAW 필터는 상기 통신 신호의 수신 신호의 주파수 대역을 통과 대역으로 한다. 이 듀플렉서(DPX)는 후술하는 고주파 모듈(1)을 구성하는 적층 기판의 표면에 실장되는 디스크리트(discrete)형 부품으로 이루어진다.
정합 회로(MC)는 스위치 소자(SWIC)의 RF 단자(RF1)와 듀플렉서(DPX)의 공통 단자(DANT) 사이를 접속하는 신호 라인과, 이 신호 라인과 그라운드 사이에 접속된 인덕터(L)로 이루어지는 정합 소자를 구비한다. 정합 회로(MC)는 듀플렉서(DPX)를 통해서 전송되는 통신 신호의 주파수 대역에 있어서 듀플렉서(DPX)의 안테나측에 있는 스위치 소자(SWIC)와 듀플렉서(DPX)의 공통 단자(DANT) 사이에 임피던스 정합하도록 각 소자값이 설정되어 있다.
정합 소자인 인덕터(L)는 듀플렉서(DPX)와 마찬가지의 디스크리트형 부품이어도 좋고 적층 기판 내에 형성된 전극 패턴이어도 좋다. 이하에서는 디스크리트형 부품의 경우를 나타낸다. 또한, 이러한 디스크리트형 부품으로 하면 실장된 인덕터(L)를 스위칭하는 것만으로 정합 회로의 임피던스를 변경할 수 있으므로 정합 회로(MC)의 사양 변경을 용이하게 행하는 것이 가능하다.
이러한 고주파 모듈(1)은, 도 1(B)에 나타내는 바와 같이, 적층 기판(10) 및 적층 기판(10)의 표면에 실장된 디스크리트형 부품에 의해 실현된다. 또한, 도 1(B)에서는 스위치 소자(SWIC) 및 이것에 접속되는 전극 패턴에 대해서는 도시를 생략하고 있다.
적층 기판(10)은 복수의 유전체층을 적층해서 이루어지고 각 유전체층에는 상술한 고주파 모듈(1)의 회로를 구성하기 위한 전극 패턴이 형성되어 있다.
적층 기판(10)의 표면에는 듀플렉서(DPX)의 디스크리트형 부품(101)[이하, 간략적으로 듀플렉서 소자(101)라고 칭함.] 및 인덕터(L)의 디스크리트형 부품(102)[이하, 간략적으로 정합 소자(102)라고 칭함.]을 실장하는 실장 랜드 및 소정의 배선 패턴이 형성되어 있다. 그리고, 듀플렉서 소자(101) 및 정합 소자(102)는 각각 소정의 실장 랜드에 실장되어 있다.
표면에 가까운 A층에는 개별 단자측 배선 전극(21)이 형성되고 있고, 상기 개별 단자측 배선 전극(21)은 비어 홀(via hole)(31)을 통해서 표면에 형성된 듀플렉서 소자(101)용의 개별 단자용 랜드에 접속되어 있다.
표면에 대해서 A층보다 하층측의 B층에는 그라운드 전극(11A)[본 발명의 「제 1 그라운드 전극」에 상당함.]이 형성되어 있다. 이 그라운드 전극(11A)은 적어도, 개별 단자측 배선 전극(21)을 갖는 범위를 포함하는 형상으로 형성되어 있다. 이에 따라, 개별 단자측 배선 전극(21)과 그라운드 전극(11A)이 소정 간격으로 대향하고, 개별 단자측 배선 전극(21)의 임피던스를 적절한 소정값으로 설정할 수 있다.
표면에 대해서 B층보다 하층측이고 B층에 근접하는 C층에는 그라운드 전극(11B)(본 발명의 「제 2 그라운드 전극」에 상당함.)이 형성되어 있다. 이 그라운드 전극(11B)은 적어도 후술하는 D층의 공통 단자측 배선 전극(22)이 형성된 범위를 포함하고, 게다가 상술한 개별 단자측 배선 전극(21)이 형성된 범위도 포함하도록 형성되어 있다.
표면에 대해서 C층보다 하층측의 D층에는 공통 단자측 배선 전극(22)이 형성되어 있다. 여기서, 상기 공통 단자측 배선 전극(22)의 형성 위치에 대응하는 C층에 그라운드 전극(11B)이 형성되어 있으므로 공통 단자측 배선 전극(22)과 그라운드 전극(11B)이 소정 간격으로 대향하고, 공통 단자측 배선 전극(22)의 임피던스를 적절한 소정값으로 설정할 수 있다
공통 단자측 배선 전극(22)의 한쪽 끝은 비어 홀(32)을 통해서 표면에 형성된 듀플렉서 소자(101)용의 공통 단자용 랜드에 접속되어 있다. 한편, 공통 단자측 배선 전극(22)의 다른쪽 끝은 비어 홀(41)을 통해서 표면에 형성된 정합 소자(102)용의 한쪽의 그라운드에 접속되어 있다.
표면에 대해서 D층보다 하층이고 적층 기판(10)의 저면 근방의 E층에는 적층 기판(10)을 평면으로부터 바라봐서 대략 전면에 걸쳐 랜드 전극(12)(본 발명의 「제 3 그라운드 전극」에 상당함.)이 형성되어 있다. 그라운드 전극(12)은 비어 홀(42)을 통해서 표면에 형성된 정합 소자(102)용의 다른쪽의 랜드에 접속되어 있다.
적층 기판(10)의 저면에는 외부 접속용 전극(90)이 형성되어 있고, 예를 들면 도 1(B)에 나타내는 바와 같이, 비어 홀(30)을 통해서 상술한 개별 단자측 배선 전극(21)에 접속되어 있다.
이러한 구성으로 함으로써 듀플렉서 소자(101)의 개별 단자측과 듀플렉서 소자(101)의 공통 단자측, 즉 정합 소자(102)측에서 개별 단자측 배선 전극(21) 및 공통 단자측 배선 전극(22)에 근접하는 공통 그라운드 전극이 없다. 이에 따라, 도 1에 나타내는 바와 같은 종래 구성에 의해 생기는 공통 그라운드 전극을 통한 듀플렉서 소자(101)의 공통 단자측으로부터 개별 단자측으로의 신호의 누설을 방지할 수 있다.
또한, 이러한 구성으로 함으로써 개별 단자측 배선 전극(21)과 공통 단자측 배선 전극(22) 사이에 2개의 그라운드 전극(11A, 11B)이 존재한다. 이 구성에서는 개별 단자측 배선 전극(21)과 그라운드 전극(11A)이 결합되고, 공통 단자측 배선 전극(22)과 그라운드 전극(11B)이 결합되는 것은 고려된다. 그러나, 그라운드 전극(11A, 11B)이 각각 다른 층에 형성되어 있기 때문에 그라운드 전극(11A, 11B)이 불필요하게 결합하여 이들 사이에 신호가 누설될 일은 없다. 따라서, 그라운드 전극(11A, 11B)을 통해서 공통 단자측 배선 전극(22)으로부터 개별 단자측 배선 전극(21)으로 신호가 누설되는 것도 방지할 수 있다.
이에 따라, 예를 들면 도 1(A)에 있어서, 송신 신호가 듀플렉서(DPX)의 개별 단자(DRF1)로부터 입력되고 공통 단자(DANT)로부터 출력될 때에 정합 회로(MC) 등을 통해서 송신 신호가 듀플렉서(DPX)의 개별 단자(DRF2)측으로 누설되는 것을 방지할 수 있다. 이 결과, 고주파 모듈(1)은 송신측과 수신측의 아이솔레이션을 듀플렉서(DPX)의 사양에 따라 높은 상태로 확보할 수 있다.
또한, 상술한 실시형태에서는 정합 소자(102)용의 다른쪽의 랜드에 적층 기판(10)의 저면 근방의 그라운드 전극(12)이 비어 홀(42)을 통해서 직접 접속되는 예를 나타냈다. 그러나, 도 2(A), (B)에 나타내는 바와 같은 구성이어도 상술한 도 1(B)의 구성과 같은 작용 효과를 얻을 수 있다. 도 2(A), (B)는 본 실시형태의 고주파 모듈(1)의 다른 적층 구조의 개념을 나타내는 측면 단면도이다.
도 2(A)에 나타내는 적층 기판(10')으로 이루어지는 고주파 모듈(1)은 정합 소자(102)용의 다른쪽의 랜드 전용의 외부 접속용 그라운드 전극(90G)이 형성되어 있다. 정합 소자(102)용의 다른쪽의 랜드는 비어 홀(42')을 통해서 외부 접속용 그라운드 전극(90G)에 접속되어 있고 그라운드 전극(12')에는 접속되어 있지 않다. 이러한 구성에서는 상술한 작용 효과와 함께 신호 라인과 그라운드 사이에 접속되는 정합 소자(102)가 외부 접속용 그라운드 전극(90G)에 직접적으로 접속된다. 이에 따라, 정합 소자(102)용의 다른쪽의 랜드는 적층 기판(10') 내에서 배선 패턴이 라우팅(routing)되지 않고 그라운드에 접속된다. 이에 따라, 상술한 아이솔레이션의 저하를 보다 한층 확실히 방지할 수 있음과 아울러 정합 회로에 대한 기생 성분(기생 인덕터 및 기생 커패시터)을 방지할 수 있다.
또한, 도 2(B)에 나타내는 적층 기판(10")으로 이루어지는 고주파 모듈(1)은 상술한 D층, 즉 공통 단자측 배선 전극(22)이 형성되는 층과 동층에 정합 소자(102)용의 다른쪽의 랜드용 라우팅 전극(23)이 형성되어 있다. 이 라우팅 전극(23)은 비어 홀(42")을 통해서 정합 소자(102)용의 다른쪽의 랜드에 접속됨과 아울러 비어 홀(43)을 통해서 E층의 그라운드 전극(12')에 접속되어 있다. 이러한 구성으로서 상술한 바와 같이, 공통 단자측 배선 전극(22)과 개별 단자측 배선 전극(21) 쌍방에 근접하는 공통 그라운드가 없고, 듀플렉서 소자(101)의 공통 단자측의 배선 패턴과 개별 단자측의 배선 패턴 사이에 2중의 그라운드 전극(11A, 11B)이 개재된다. 이에 따라 상술한 바와 같이, 아이솔레이션을 확보할 수 있다.
이어서, 제 2 실시형태에 의한 고주파 모듈에 대해서 도면을 참조해서 설명한다.
도 3(A), (B)는 본 실시형태의 고주파 모듈(1)의 적층 구조의 개념을 나타내는 측면 단면도이다.
본 실시형태의 고주파 모듈(1)은 제 1 실시형태의 고주파 모듈(1)과 적층 구조가 다를뿐이고, 회로 구성 및 디스크리트형 부품의 실장 배치는 같으므로 적층 구조만을 구체적으로 설명한다. 또한, 개략적으로는 제 1 실시형태에서는 적층 구조에 있어서 2중의 그라운드 전극보다 표면측에 개별 단자측 배선 전극(21)이 형성되고 2중의 그라운드 전극보다 저면측에 공통 단자측 배선 전극(22)이 형성되어 있지만, 본 실시형태는 적층 구조에 있어서 2중의 그라운드 전극보다 표면측에 공통 단자측 배선 전극(22)이 형성되고 2중의 그라운드 전극보다 저면측에 개별 단자측 배선 전극(21)이 형성되어 있다
적층 기판(10A)의 표면에 가까운 A'층에는 공통 단자측 배선 전극(22')이 형성되어 있다. 공통 단자측 배선 전극(22')의 한쪽 끝은 비어 홀(32')을 통해서 표면에 형성된 듀플렉서 소자(101)용의 공통 단자용 랜드에 접속되어 있다. 한편, 공통 단자측 배선 전극(22')의 다른쪽 끝은 비어 홀(41')을 통해서 표면에 형성된 정합 소자(102)용의 한쪽의 랜드에 접속되어 있다.
표면에 대해서 A'층보다 하층측의 B'층에는 그라운드 전극(11A')(본 발명의 「제 1 그라운드 전극」에 상당함.)이 형성되어 있다. 이 그라운드 전극(11A')은 적어도 A'층의 공통 단자측 배선 전극(22')이 형성된 범위를 포함해서 형성된다. 이에 따라, 공통 단자측 배선 전극(22')과 그라운드 전극(11A')이 소정 간격으로 대향하고, 공통 단자측 배선 전극(22')의 임피던스를 적절한 소정값으로 설정할 수 있다. 또한, B'층의 그라운드 전극(11A')은 후술하는 D'층의 개별 단자측 배선 전극(21')이 형성된 범위를 포함하도록 형성되어 있다.
표면에 대해서 B'층보다 하층측이고 B'층에 근접하는 C'층에는 그라운드 전극(11B')(본 발명의 「제 2 그라운드 전극」에 상당함.)이 형성되어 있다. 이 그라운드 전극(11B')은 적어도 후술하는 D층의 개별 단자측 배선 전극(21)을 갖는 범위를 포함하는 형상으로 형성되어 있다. 이에 따라, 개별 단자측 배선 전극(21')과 그라운드 전극(11B')이 소정 간격으로 대향하고, 개별 단자측 배선 전극(21')의 임피던스를 적절한 소정값으로 설정할 수 있다.
표면에 대해서 C'층보다 하층측의 D'층에는 개별 단자측 배선 전극(21')이 형성되어 있고, 상기 개별 단자측 배선 전극(21')은 비어 홀(31')을 통해서 표면에 형성된 듀플렉서 소자(101)용의 개별 단자용 랜드에 접속되어 있다.
표면에 대해서 D'층보다 하층이고 적층 기판(10)의 저면 근방의 E'층에는 적층 기판(10)을 평면으로부터 바라봐서 대략 전면에 걸쳐 랜드 전극(12')(본 발명의 「제 3 그라운드 전극」에 상당함.)이 형성되어 있다.
적층 기판(10A)의 저면에는 외부 접속용 전극(90)이 형성되어 있고, 비어 홀(30')을 통해서 상술한 개별 단자측 배선 전극(21')에 접속되어 있다. 또한, 적층 기판(10A)의 저부면에는 외부 접속용 그라운드 전극(90G)이 형성되어 있고, 비어 홀(42')을 통해서 표면에 형성된 정합 소자(102)용의 다른쪽의 랜드에 접속되어 있다.
도 3(B)에 나타내는 적층 기판(10A')은 도 3(A)에 나타내는 적층 기판(10A)에 대해서 정합 소자(102)용의 다른쪽의 랜드가 비어 홀(42)을 통해서 E'층의 그라운드 전극(12)에 접속되는 점만이 다르고 다른 구성은 도 3(A)의 적층 기판(10A)과 같다.
이러한 본 실시형태에 나타내는 구성이어도 상술한 제 1 실시형태의 적층 구조와 같은 작용 효과를 발휘할 수 있다. 또한, 본 실시형태의 적층 구조를 사용하면 듀플렉서 소자(101)와 정합 소자(102)를 접속하는 배선 전극이 이들이 실장되는 적층 기판(10A)의 표면의 바로 아래에 배치되므로 상기 배선 전극의 전극 길이를 짧게 형성할 수 있다. 이에 따라, 듀플렉서(DPX)의 공통 단자와 정합 회로(MC) 사이를 전송하는 신호의 전송 손실을 저감시킬 수 있다.
그런데, 도 4는 도 3(A)에 나타내는 적층 기판의 보다 구체적인 적층예를 나타내는 것이다. 또한, 도 4에 나타내는 적층 기판은 도 3(A)에 나타낸 적층 기판(10A)에 있어서의 정합 소자(102)용의 다른쪽의 랜드의 그라운드로의 접속 패턴이 약간 다르지만 다른 구성은 같다. 구체적으로는 상기 정합 소자(102)용의 다른쪽의 랜드의 그라운드로의 접속 패턴은 제 1 실시형태의 도 2(B)의 D층과 같은 구조를 사용하고 있다.
도 4의 적층 기판은 12층의 유전체층이 적층된 구조로 이루어진다. 또한, 도 4는 적층 회로 기판의 표면의 층을 제 1 층으로 해서 저면측을 향해서 층 번호가 증가하고, 적층 기판의 저면의 층을 제 12 층으로 하는 적층도이며 이하에서는 이 층 번호에 준해서 설명한다. 또한, 도 4에 있어서 각 층으로 기재되어 있는 O표시는 도전성의 비어 홀을 나타내고, 상기 비어 홀에 의해 적층 방향으로 배열된 각 층의 전극 사이의 도전성이 확보되어 있다.
적층 기판의 표면에 대응하는 제 1 층의 표면측에는 실장 랜드 군이 형성되어 있고, 실장 부품인 듀플렉서 소자(101)[듀플렉서(DPX)], 정합 소자(102)[인덕터(L)]가 소정의 위치 관계로 실장되어 있다. 또한, 도 4의 제 1 층을 평면으로부터 바라본 좌하측에 실장되어 있는 부품은 상술한 스위치 소자(SWIC)이다.
여기서, 디스크리트형 부품의 정합 소자(102)를 사용하면 실장되는 디스크리트형 부품을 교체하는 것만으로 정합 소자(102)의 소자값을 변경할 수 있다. 이에 따라, 상기 정합 소자(102)를 포함하는 정합 회로(MC)의 설계 변경을 용이하게 행할 수 있다.
제 2 층에는 비어 홀 군이 형성되어 있다. 이 비어 홀 군에는 상술한 듀플렉서(DPX)의 공통 단자(DANT)에 대응하는 듀플렉서 소자(101)의 공통 단자용 랜드(Pant)에 접속되는 비어 홀(32')을 포함한다. 또한, 상술한 듀플렉서(DPX)의 개별 단자(DRF1)에 대응하는 듀플렉서 소자(101)의 개별 단자용 랜드(Ptx)에 접속되는 비어 홀(51), 상술한 듀플렉서(DPX)의 개별 단자(DRF2)에 대응하는 듀플렉서 소자(101)의 개별 단자용 랜드(Prx)에 접속되는 비어 홀(31')을 포함한다. 또한 게다가, 상술한 정합 소자(102)의 한쪽의 랜드에 접속되는 비어 홀(41') 및 정합 소자(102)의 다른쪽의 랜드에 접속되는 비어 홀(42')을 포함한다.
제 3 층은 상술한 A'층에 상당하고 공통 단자측 배선 전극(22')이 형성되어 있다. 상기 공통 단자측 배선 전극(22)의 한쪽 끝은 비어 홀(32')에 접속되고 다른쪽 끝은 비어 홀(41')에 접속되어 있다. 또한, 제 3 층에는 라우팅 전극(420)이 형성되어 있어 한쪽 끝이 비어 홀(42')에 접속되고 다른쪽 끝이 3층으로부터 하층으로 연장되는 비어 홀(42")에 접속되어 있다. 또한, 제 3 층에는 제 2 층으로부터 연장되는 비어 홀(31', 51)도 형성되어 있다.
제 4 층에는 제 3 층으로부터 연장되는 비어 홀(31', 42", 51)이 형성되어 있다.
제 5 층은 상술한 B'층에 상당하고 그라운드 전극(11A')이 형성되어 있다. 또한, 제 4 층으로부터 연장되는 비어 홀(31', 42", 51)이 그라운드 전극(11A')에 접속되지 않게 형성되어 있다.
제 6 층은 상술한 C'층에 상당하고 그라운드 전극(11B')이 형성되어 있다. 또한, 제 5 층으로부터 연장되는 비어 홀(31', 42", 51)이 그라운드 전극(11B')에 접속되지 않게 형성되어 있다.
제 7 층에는 제 6 층으로부터 연장되는 비어 홀(31', 42", 51)이 형성되어 있다.
제 8 층은 상술한 D'층에 상당하고 개별 단자측 배선 전극(21')이 형성되어 있다. 개별 단자측 배선 전극(21')의 한쪽 끝은 비어 홀(31')에 접속되고 다른쪽 끝은 8층으로부터 하층으로 연장되는 비어 홀(61)에 접속되어 있다. 또한, 제 8 층에는 제 7 층으로부터 연장되는 비어 홀(42", 51)도 형성되어 있다.
제 9 층에는 제 8 층으로부터 연장되는 비어 홀(42", 51, 61)이 형성되어 있다.
제 10 층은 상술한 E'층에 상당하고 그라운드 전극(12')이 형성되어 있다. 또한, 제 9 층으로부터 연장되는 비어 홀(42", 51, 61)이 그라운드 전극(12')에 접속되지 않게 형성되어 있다.
제 11 층에는 제 10 층으로부터 연장되는 비어 홀(42", 51, 61)이 형성되어 있다.
제 12 층은 그 이면이 적층 기판(10A)의 이면에 상당하고 복수개의 외부 접속용 전극이 형성되어 있다. 이들 복수개의 외부 접속용 전극은 적층 기판(10A)의 측면을 따라 상기 측면 근방에 배열되게 둘레 형상으로 배열되어 있다. 이들 외부 접속용 전극 중에는 비어 홀(42")에 접속되는 외부 접속용 그라운드 전극(90G)이나 듀플렉서 소자(101)의 개별 단자용 랜드(Ptx, Prx)에 각각 도통하는 개별 단자 비어 홀(51, 61)에 접속되는 외부 접속용 전극(90, 90')이 포함된다. 여기서, 외부 접속용 전극(90, 90')은 적층 기판(10A)의 다른 변에 이간되어 배치되어 있다. 이에 따라, 이들 외부 접속용 전극(90, 90')끼리의 결합을 방지할 수 있고 외부 접속용 전극 사이에 의한 누설을 방지할 수 있다.
또한, 상술한 설명에서는 구체적 구성을 도면에 나타내지 않지만 정합 회로로서 다른 회로 소자를 내층 전극에 형성할 경우, 상기 회로 소자는 제 5 층 및 제 6 층의 그라운드 전극(11A', 11B')과 제 10 층의 그라운드 전극(12') 사이의 층에 있어서의 전극 패턴으로 형성해도 좋다. 이에 따라, 이들 내부 형성형의 회로 소자와 디스크리트형 부품 사이의 아이솔레이션을 확보할 수 있다.
또한, 상술한 각 실시형태에서는 공통 단자측 배선 전극(22)을 적층 기판의 내층 전극에 의해 실장하는 구조를 나타냈지만 상기 공통 단자측 배선 전극(22)을 듀플렉서 소자(101) 및 정합 소자(102)가 실장되는 적층 기판의 표면에 형성해도 좋다.
1, 1H : 고주파 모듈
10, 10', 10A, 10A', 10H, 1OH' : 적층 기판
11A, 11A', 11B, 11B', 11H, 12, 12H : 그라운드 전극
21, 21', 21H : 개별 단자측 배선 전극
22, 22', 22H : 공통 단자측 배선 전극
30, 30', 30H, 31, 32, 31', 32', 31H, 32H, 41, 41', 42, 42', 42", 41H, 42H, 43, 51, 61 : 비어 홀
101 : 듀플렉서 소자
102 : 정합 소자
10, 10', 10A, 10A', 10H, 1OH' : 적층 기판
11A, 11A', 11B, 11B', 11H, 12, 12H : 그라운드 전극
21, 21', 21H : 개별 단자측 배선 전극
22, 22', 22H : 공통 단자측 배선 전극
30, 30', 30H, 31, 32, 31', 32', 31H, 32H, 41, 41', 42, 42', 42", 41H, 42H, 43, 51, 61 : 비어 홀
101 : 듀플렉서 소자
102 : 정합 소자
Claims (8)
- 공통 단자와 이 공통 단자에 각각 다른 필터를 통해서 접속되는 복수개의 개별 단자를 갖는 듀플렉서와,
이 듀플렉서의 상기 공통 단자에 접속되는 정합 회로와,
상기 듀플렉서가 실장됨과 아울러 상기 정합 회로가 실장 또는 전극 패턴으로 형성되는 적층 기판에 의해 형성된 고주파 모듈로서:
상기 적층 기판의 소정의 층에 형성된 전극 패턴으로 이루어지는 개별 단자측 배선 전극과,
상기 적층 기판의 상기 개별 단자측 배선 전극과 다른 층에 형성된 전극 패턴으로 이루어지는 공통 단자측 배선 전극과,
상기 공통 단자측 배선 전극이 형성된 층과 상기 개별 단자측 배선 전극이 형성된 층의 적층 방향에 있어서의 중간의 복수의 층에 각각 형성된 제 1 그라운드 전극 및 제 2 그라운드 전극을 구비하는 것을 특징으로 하는 고주파 모듈. - 제 1 항에 있어서,
상기 공통 단자측 배선 전극은 상기 공통 단자와 상기 정합 회로를 접속하는 전극 패턴인 것을 특징으로 하는 고주파 모듈. - 제 1 항 또는 제 2 항에 있어서,
상기 공통 단자측 배선 전극은 상기 정합 회로를 그라운드 전극에 접속하는 전극 패턴인 것을 특징으로 하는 고주파 모듈. - 제 1 항 또는 제 2 항에 있어서,
상기 공통 단자와 상기 정합 회로를 접속하는 전극 패턴은 상기 적층 기판의 상기 듀플렉서의 실장면, 또는 이 듀플렉서의 실장면과 상기 제 1 그라운드 전극 및 상기 제 2 그라운드 전극의 중간층에 형성되어 있는 것을 특징으로 하는 고주파 모듈. - 제 1 항 또는 제 2 항에 있어서,
상기 정합 회로는 상기 적층 기판에 실장되는 실장형 회로 소자를 포함하는 것을 특징으로 하는 고주파 모듈. - 제 1 항 또는 제 2 항에 있어서,
상기 정합 회로가 접속되는 그라운드 전극은 상기 제 1 그라운드 전극 및 상기 제 2 그라운드 전극과는 다른 제 3 그라운드 전극인 것을 특징으로 하는 고주파 모듈. - 제 1 항 또는 제 2 항에 있어서,
상기 정합 회로는 상기 적층 기판에 실장되는 실장형 회로 소자를 포함하고, 이 실장형 회로 소자가 실장되는 실장용 랜드는 상기 제 1 그라운드 전극 및 상기 제 2 그라운드 전극과는 다른 제 3 그라운드 전극에 직접 접속되어 있는 것을 특징으로 하는 고주파 모듈. - 제 1 항 또는 제 2 항에 있어서,
상기 정합 회로는 상기 적층 기판에 실장되는 실장형 회로 소자를 포함하고, 이 실장형 회로 소자가 실장되는 실장용 랜드는 상기 적층 기판에 있어서의 그라운드 접속용의 외부 접속용 전극에 직접 접속되어 있는 것을 특징으로 하는 고주파 모듈.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100101424A KR101124275B1 (ko) | 2009-10-27 | 2010-10-18 | 고주파 모듈 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2009-246198 | 2009-10-27 | ||
| KR1020100101424A KR101124275B1 (ko) | 2009-10-27 | 2010-10-18 | 고주파 모듈 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110046284A KR20110046284A (ko) | 2011-05-04 |
| KR101124275B1 true KR101124275B1 (ko) | 2012-03-27 |
Family
ID=44241198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100101424A KR101124275B1 (ko) | 2009-10-27 | 2010-10-18 | 고주파 모듈 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101124275B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105409121B (zh) | 2013-08-02 | 2017-10-17 | 株式会社村田制作所 | 分波装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070065779A (ko) * | 2005-12-20 | 2007-06-25 | 삼성전자주식회사 | 듀플렉서 및 상기 듀플렉서를 구비한 휴대형 통신장치 |
-
2010
- 2010-10-18 KR KR1020100101424A patent/KR101124275B1/ko active IP Right Grant
Patent Citations (1)
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|---|---|---|---|---|
| KR20070065779A (ko) * | 2005-12-20 | 2007-06-25 | 삼성전자주식회사 | 듀플렉서 및 상기 듀플렉서를 구비한 휴대형 통신장치 |
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| KR20110046284A (ko) | 2011-05-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20101018 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20111031 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20120215 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20120229 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20120302 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20150130 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150130 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20160222 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160222 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170217 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170217 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20180219 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180219 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20200220 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200220 Start annual number: 9 End annual number: 9 |