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KR101095784B1 - 반도체 기억 장치 및 그의 제조 방법 - Google Patents

반도체 기억 장치 및 그의 제조 방법 Download PDF

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KR101095784B1
KR101095784B1 KR1020090060572A KR20090060572A KR101095784B1 KR 101095784 B1 KR101095784 B1 KR 101095784B1 KR 1020090060572 A KR1020090060572 A KR 1020090060572A KR 20090060572 A KR20090060572 A KR 20090060572A KR 101095784 B1 KR101095784 B1 KR 101095784B1
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Abstract

본 발명은 고집적 반도체 장치 내 고집적 반도체 장치 내에 이웃한 게이트 패턴 사이에 나노튜브 공법을 이용하여 캐패시터를 형성한다. 본 발명의 일 실시예에 따른 반도체 기억 장치는 이웃한 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 형성된 캐패시터, 게이트 패턴과 교차하는 방향으로 형성되며 캐패시터의 상부에 연결된 플레이트 라인 및 상기 게이트 패턴과 교차하는 방향으로 형성되며 상기 셀 트랜지스터의 소스/드레인 영역의 타측과 연결되는 비트 라인을 포함한다.
나노튜브, 나노와이어, 캐패시터

Description

반도체 기억 장치 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 기억 장치 내 단위셀에 포함되는 캐패시터를 게이트 패턴의 사이에 형성함으로써 제조 공정에 소요되는 시간과 비용 및 제품의 불량율을 감소시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
반도체 기억 장치는 다수의 단위셀을 포함하고 있고, 각각의 단위셀은 트랜지스터와 캐패시터로 구성되어 있다. “1”의 데이터가 캐패시터에 인가된 경우 저장 노드(SN)에 임시 저장된 전하는 저장 노드(SN)의 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 여러 누설 전류로 인해 시간이 지남에 따라 감소하게 된다. 이를 극복하기 위해, 반도체 기억 장치가 쓰기 동작 중 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 단위셀 내 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다. 캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 예로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하였고 이로 인해 누설 전류를 줄일 수 있었다. 또한, 캐패시터의 정전 용량 값(Cs)을 크게 하기 위하여, 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시켰다.
하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피하다. 특히, 게이트 패턴의 일측에 연결되는 캐패시터는 이웃한 게이트 패턴 사이의 거리가 줄어들면서 게이트 패턴 사이에 위치하지 못하고 게이트 패턴이나 비트 라인보다 높은 위치에 형성하는 것이 일반화 되었다.
도 1은 종래의 반도체 기억 장치를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기억 장치는 반도체 기판에 STI 공법을 통해 형성된 소자분리막(102)에 의해 정의된 활성 영역(104)을 포함한다. 소자분리막(102) 및 활성 영역(104) 상에는 게이트 패턴(106a, 106b)이 형성되어 있고, 도시되지 않았지만 게이트 패턴(106a)의 양측에는 소스/드레인 영역이 형성되어 있다.
이웃한 게이트 패턴 사이에 위치하는 소스/드레인 영역 상에는 랜딩플러그 콘택(108a, 108b)이 형성되어 있다. 활성 영역(104) 상에 형성된 이웃한 게이트 패턴(106a) 사이에 형성된 랜딩플러그 콘택(108a)은 비트라인 콘택(112) 및 비트 라인(110)과 연결되며, 활성 영역(104) 상에 형성된 게이트 패턴(106a)과 소자분리막(102) 상에 형성된 게이트 패턴(106b) 사이에 형성되는 랜딩플러그 콘택(108b)은 캐패시터(120)와 연결된다.
워드 라인의 기능을 하는 게이트 패턴(106a, 106b)과 비트 라인(110)은 서로 교차하는 방향으로 형성되는 데, 도 1과 같이 비트 라인(110)은 게이트 패턴(106a, 106b)의 상부에 위치한다. 한편, 캐패시터(120)는 비트 라인(110)은 전기적으로 연결되지 않아야 하며, 전술한 바와 같이 큰 정전 용량을 가질 수 있어야 하므로 비트 라인(110) 보다 더 상부 영역에 위치하고 수직으로 높은 종횡비를 가지는 기둥 형태로 형성된다. 따라서, 반도체 기억 장치 내에는 게이트 패턴(106a, 106b) 사이에 형성된 랜딩플러그 콘택(108b)과 캐패시터(120)를 연결하기 위한 별도의 저장노드 콘택(114)이 추가로 형성된다.
캐패시터(120)의 상부에는 캐패시터(120)의 일측 전극에 플레이트 전압을 전달하는 플레이트 라인(122)이 형성되어 있고, 플레이트 라인(122) 상에는 여러 전 압을 전달하기 위한 금속 배선 및 퓨즈(M1~M3)가 위치한다. 이상에서 설명하지 않았으나, 반도체 기억 장치 내 여러 구성요소 사이에 전기적인 연결이 불필요한 경우에는 절연막을 형성한다.
도 1에 도시된 반도체 기억 장치의 구조는 캐패시터의 정전용량을 확보하기 위해 착안된 것으로, 캐패시터가 형성되는 평면적을 조금이라도 넓힐 수 있고, 비트 라인 상부의 공간을 활용하여 캐패시터가 확보된 평면적에 최대의 높이를 가지도록 종횡비(aspect ratio)가 높은 물질을 사용하여 기둥 형태로 패턴을 형성하는 것이 가능하다. 이러한 기둥 형태의 캐패시터 패턴은 정전용량을 약 2배정도 증가시킬 수 있는 효과가 있으나, 높은 종횡비로 인해 기둥이 기울어지기 쉬어지고 웨이퍼의 중심부와 주변부에 서로 다른 두께 혹은 크기로 패턴이 형성되면서 캐패시터의 특성이 균일해야 하는 셀 어레이의 제조가 쉽지 않다.
또한, 캐패시터의 상부에 형성되는 금속 배선 및 퓨즈는 반도체 기억 장치 내 포함되는 구성 요소들 중 가장 뒤에 형성되는 것 중 하나인데, 하부에 형성된 캐패시터와 같은 구성요소에 손상이 가지 않도록 하면서 절연막 상에 금속을 증착하고 패터닝하는 공정을 통해 금속 배선 및 퓨즈를 형성하다보니 금속 배선 및 퓨즈의 두께나 크기를 제어하기 어렵다. 이로 인해 반도체 기억 장치의 제조 과정에서 불량률은 높아질 수 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내에 이웃한 게이트 패턴 사이에 나노튜브 공법을 이용하여 캐패시터를 형성함으로써, 캐패시터의 정전용량을 줄이지 않으면서 반도체 장치의 높이를 낮출 수 있고 이에 따라 공정의 수를 줄여 제조에 소요되는 시간과 비용의 감소뿐만 아니라 불량률을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 이웃한 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 형성된 캐패시터, 상기 게이트 패턴과 교차하는 방향으로 형성되며, 상기 캐패시터의 상부에 연결된 플레이트 라인, 및 상기 게이트 패턴과 교차하는 방향으로 형성되며, 상기 셀 트랜지스터의 소스/드레인 영역의 타측과 연결되는 비트 라인을 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 캐패시터의 하부 전극은 상기 소스/드레인 영역의 일측 상부와 상기 게이트 패턴의 측벽에 형성되는 시드(seed)막과 상기 시드막 상에 형성되는 다수의 미세 크기의 도전체 기둥 및 도전체 와이어 중 하나로 구성된 것을 특징으로 한다.
바람직하게는, 상기 도전체 기둥 및 도전체 와이어 중 하나의 길이는 1~1000nm의 크기를 가지는 것을 특징으로 한다.
바람직하게는, 상기 하부 전극은 전이금속물질, 니켈, 철, 코발트, 백금 및 팔라듐의 단원소 혹은 이들의 두가지 이상의 합금 중 어느 하나로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 캐패시터의 하부 전극은 상기 소스/드레인 영역의 일측 상부에만 형성되는 시드(seed)막과 상기 시드막 상에 형성되는 다수의 미세 크기의 도전체 기둥으로 구성된 것을 특징으로 한다.
바람직하게는, 상기 도전체 기둥 및 도전체 와이어 중 하나의 길이는 상기 게이트 패턴의 높이와 실질적으로 동일하게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 비트라인은 상기 플레이트 라인보다 높은 위치에 있으며, 상기 플레이트 막은 상기 캐패시터의 상부전극과 직접 연결된 평면형태로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 플레이트 라인은 상기 비트라인보다 높은 위치에 있으며, 상기 캐패시터는 상기 소스/드레인 영역의 일측 상부부터 상기 플레이트 라인까지의 높이를 가지는 것을 특징으로 한다.
바람직하게는, 상기 플레이트 라인은 상기 비트라인보다 높은 위치에 있으며, 상기 캐패시터는 상기 소스/드레인 영역의 일측 상부부터 상기 플레이트 라인까지의 높이를 가지는 것을 특징으로 한다.
바람직하게는, 상기 캐패시터는 도전막과 다수의 도전체 기둥 혹은 와이어로 구성된 하부전극, 상기 도전막 상부와 상기 다수의 도전체 기둥 혹은 와이어 사이에 형성된 유전막, 및 상기 유전막 상부에 증착된 상부 전극을 포함한다.
바람직하게는, 상기 반도체 기억 장치는 상기 셀 트랜지스터의 소스/드레인 영역의 타측 상부와 상기 비트 라인 사이에 위치하는 랜딩플러그 콘택 및 비트라인 콘택을 더 포함한다.
또한, 본 발명은 이웃한 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 캐패시터를 형성하는 단계, 상기 게이트 패턴과 교차하는 방향으로 상기 캐패시터의 상부에 연결된 플레이트 라인을 형성하는 단계, 및 상기 게이트 패턴과 교차하는 방향으로 상기 셀 트랜지스터의 소스/드레인 영역의 타측과 연결되는 비트 라인을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 캐패시터를 형성하는 단계는 상기 게이트 패턴 사이에 증착된 절연막을 식각하여 상기 소스/드레인 영역의 일측을 노출하는 단계, 상기 소스/드레인 영역 및 상기 게이트 패턴의 측벽 상에 시드(seed) 막을 형성하는 단계, 나노 성장을 통해 다수의 미세 크기의 도전체 기둥/와이어를 형성하는 단계, 상기 시드막과 상기 다수의 도전체 기둥 사이에 유전막 물질을 증착하는 단계 및 상기 유전막 물질 상에 도전 물질을 매립하여 상부전극을 형성하는 단계를 포함한다.
바람직하게는, 상기 시드막은 전이금속물질, 니켈, 철, 코발트, 백금 및 팔라듐의 단원소 혹은 이들의 두가지 이상의 합금 중 어느 하나로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 나노 성장을 통해 다수의 미세 크기의 도전체 기둥/와이어을 형성하는 단계는 상기 시드막 상에 감광물질 또는 탄소 물질을 PVD, CVD, ALD, SPIN 및 SPRAY 방법 중 하나 이상을 이용하여 증착하는 단계, 화학적 기계적 연마공정을 통해 상기 게이트 패턴의 상부에 증착된 상기 시드막을 제거하는 단계, 상기 감광물질 또는 상기 탄소물질을 제거하는 단계 및 상기 시드막을 상기 나노 성장시키는 단계를 포함한다.
바람직하게는, 상기 탄소 물질은 DLC(Diamone like carbon) 및 비정질 탄소(Amorphous Carbon) 중 하나인 것을 특징으로 한다.
바람직하게는, 상기 나노 성장은 CVD, 전기로, RTA, 아크방전, 레이져증착법 중 하나 이상의 방법을 이용하여 CH4.C2H6 혹은 C4F8의 포화 탄화수소 및 불포화 탄화수소, 방향족 탄화수소외 탄소를 포함한 가스의 분위기에서 200 ∼ 1000 ℃이내에서 10 Torr이하의 분위기에서 수행하는 것을 특징으로 한다.
바람직하게는, 상기 나노 성장은 CVD, 전기로, RTA, 아크방전, 레이져증착법 중 하나 이상의 방법을 이용하여 SiH4.Si2H6 혹은 Si4F8의 실리콘이 포함된 가스의 분위기에서 200 ∼ 1000 ℃이내에서 10 Torr이하의 분위기에서 수행하는 것을 특징으로 한다.
바람직하게는, 상기 유전막 물질 상에 도전 물질을 매립하여 상부전극을 형성하는 단계는 상기 유전막 물질 상에 상기 도전 물질을 ALD, CVD, 혹은 MOCVD 방법 중 하나로 1차 증착 단계 및 상기 1차 증착 후 상기 게이트 패턴 사이를 상기 도전 물질로 매립하는 2차 증착 단계를 포함한다.
바람직하게는, 상기 도전 물질은 금속, 실리케이트, 실리사이드, 폴리실리 콘, Poly-SiGe, 비정질 실리콘 및 비정질-SiGe의 단일 물질 혹은 이들의 두가지 이상의 화합물 중 어느 하나로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 기억 장치의 제조 방법은 상기 비트라인이 형성된 후 상기 플레이트 라인이 형성되는 경우, 상기 플레이트 라인을 형성하기 전 상기 캐패시터의 상부전극 상에 플레이트 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 플레이트 라인이 형성된 후 상기 비트 라인이 형성되는 경우, 상기 캐패시터의 상부전극 상에 플레이트 라인을 직접 연결하는 것을 특징으로 한다.
바람직하게는, 상기 비트라인의 형성 후 상기 캐패시터가 형성되는 경우, 상기 캐패시터의 하부전극은 상기 소스/드레인 영역의 일측 상부부터 상기 비트라인 보다 높은 위치까지 형성되는 것을 특징으로 한다.
바람직하게는, 상기 캐패시터의 형성 후 상기 비트라인이 형성되는 경우, 상기 캐패시터의 하부전극은 상기 소스/드레인 영역의 일측 상부부터 상기 비트라인 보다 낮은 위치까지 형성되는 것을 특징으로 한다.
본 발명은 고집적 반도체 기억 장치 내 캐패시터를 이웃한 게이트 패턴 사이에 형성함으로써 랜딩플러그 콘택이나 저장노드 콘택과 같은 부가적인 구성요소를 제거할 수 있으며, 저장노드 콘택없이 캐패시터와 소스/드레인 영역이 연결되면서 저장노드에 저항을 크게 줄일 수 있는 장점이 있다.
또한, 본 발명은 반도체 기억 장치의 높이를 약 50%까지 낮출 수 있어 제조 공정 수를 크게 줄일 수 있고, 그에 따라 제조 비용과 시간이 줄어들며, 제조 과정에서 발생하는 정렬 오차 등으로 인한 제조상 결함이 크게 줄어들어 제품의 불량률이 감소한다.
나아가, 본 발명에서는 캐패시터의 위치가 게이트 패턴 사이에 위치하면서 단위셀이 8F2의 면적을 가지는 경우는 물론 6F2의 면적을 가지는 경우라도 저장노드 콘택을 형성할 필요가 없어지면서 각 구성요소간 레이아웃(layout) 마진이 크게 줄어들지 않아 적용하기 쉬운 장점이 있다.
본 발명의 일 실시예에 따른 반도체 기억 장치에서는 단위셀에 포함되는 캐패시터의 정전용량을 줄이지 않으면서 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 캐패시터를 형성한다. 이를 통해, 반도체 기억 장치의 높이를 크게 줄일 수 있어 제조 공정을 단순화하고 불량을 줄일 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기억 장치는 반도체 기판에 STI 공법을 통해 형성된 소자분리막(202)에 의해 정의된 활성 영역(204)을 포함한다. 소자분리막(202) 및 활성 영역(204) 상에는 게이트 패턴(206a, 206b)이 형성되어 있고, 도시되지 않았지만 게이트 패턴(206a)의 양측에 활성 영역 상에는 이온 주입을 통해 소스/드레 인 영역이 형성되어 있다.
이웃한 게이트 패턴 사이에 위치하는 소스/드레인 영역 상에는 랜딩플러그 콘택(208)이 형성되어 있다. 활성 영역(104) 상에 형성된 이웃한 게이트 패턴(206a) 사이에 형성된 랜딩플러그 콘택(208)은 비트라인 콘택(212) 및 비트 라인(210)과 연결되며, 활성 영역(204) 상에 형성된 게이트 패턴(206a)과 소자분리막(202) 상에 형성된 게이트 패턴(206b) 사이에는 캐패시터(220)가 위치한다.
캐패시터(220)의 상부에는 캐패시터(220)의 일측 전극에 플레이트 전압을 전달하는 플레이트 라인(222)이 형성되어 있고, 플레이트 라인(222) 및 절연막(276)의 상부에는 비트 라인(210)이 형성된다. 비트 라인(210)은 워드 라인의 기능을 하는 게이트 패턴(206a, 206b)과 교차하는 방향으로 형성되는 것이 특징이다. 또한, 비트 라인(210)의 상부에는 여러 전압을 전달하기 위한 금속 배선 및 퓨즈(M1~M3)가 위치한다. 이상에서 설명하지 않았으나, 반도체 기억 장치 내 여러 구성요소 사이에 전기적인 연결이 불필요한 경우에는 절연막을 형성한다. 한편, 본 발명의 일 실시예에 따른 반도체 기억 장치에서는 캐패시터(220)에 플레이트 전압을 인가하기 위한 플레이트 라인이 평면형태의 플레이트 라인(222)으로 형성된 것이 특징이다. 플레이트 라인(222) 형성 후 형성되는 비트라인 콘택(212)은 플레이트 라인(222)을 관통하여 형성된다.
본 발명의 일 실시예에 따른 반도체 기억 장치에서는 캐패시터(220)를 게이트 패턴(206a, 206b) 사이에 형성하면서 높은 종횡비를 가지는 캐패시터를 비트 라인보다 높은 위치에 형성할 필요가 없어져 일반적인 반도체 기억 장치보다 높이를 크게 낮출 수 있게 되었다. 반도체 기억 장치에서 캐패시터는 큰 정전 용량을 가질 수 있어야 함에도, 종래와 달리 본 발명에서는 캐패시터(220)가 게이트 패턴(206a, 206b) 사이에 위치한다. 캐패시터의 정전 용량은 캐패시터에 포함된 전극 면적의 크기에 비례하는 데 좁은 영역에 형성되는 캐패시터의 정전 용량을 크게 하기 위해서, 본 발명에서는 나노 성장법을 이용한다.
도 3a 및 도 3l는 도 2에 도시된 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a에 도시된 바와 같이, 소자분리막(202)에 의해 활성 영역(204)을 정의한 후 게이트 전극, 스페이서 및 하드마스크를 포함하는 게이트 패턴(206a, 206b)을 형성한 후, 게이트 패턴(206a, 206b) 사이에 층간 절연막(252)을 형성한다. 이때, 층간 절연막(252)은 산화막 계열, 질화막 계열, PSG, BPSG, TEOS 혹은 HDP 등으로 형성하는 것도 가능하며, CVD, PVD, ALD, Furnace 혹은 Spin의 방법을 사용하여 증착한다.
도 3b를 참조하면, 층간 절연막(252) 상에 감광막(254)을 증착한 후 패터닝하여 도 2에 도시된 캐패시터(220)가 형성될 위치에 증착된 층간 절연막(252)을 식각하여 활성 영역(202) 내 소스/드레인 영역의 일측을 노출한다. 구체적으로 살펴보면, 기존의 저장노드 영역에 형성되는 랜딩플러그 콘택의 위치를 정의한 마스크를 사용한 포토 공정을 통해 감광막(254)을 패터닝하여 층간 절연막(252)의 일부를 노출시킨다. 이후, 건식 혹은 습식 식각을 통해 노출된 층간 절연막(252)을 제거하여 제 1 콘택홀(256)을 형성한 후, 남아있는 감광막(254)을 제거한다.
도 3c에 도시된 바와 같이, 제 1 콘택홀(256)에 의해 노출된 소스/드레인 영역 및 상기 게이트 패턴의 측벽 상에 시드(seed)막(258)을 형성한다. 이때, 시드막(258)은 전이금속물질, 니켈, 철, 코발트, 백금 및 팔라듐의 단원소 혹은 이들의 두가지 이상의 합금으로 형성할 수 있다.
도 3d를 참조하면, 시드막(258) 상에 감광물질 혹은 탄소 물질을 PVD, CVD, ALD, SPIN 및 SPRAY 방법 중 하나 이상을 이용하여 증착하여 혼합막(260)을 형성한다. 이때, 탄소 물질은 DLC(Diamone like carbon), 비정질 탄소(Amorphous Carbon) 등을 사용할 수 있다.
도 3e에 도시된 바와 같이, 화학적 기계적 연마공정(CMP)을 통해 혼합막(260)을 층간 절연막(252)이 노출될 때까지 식각한다. 화학적 기계적 연마공정(CMP)으로 인해, 층간 절연막(252) 상에 감광물질 혹은 탄소 물질 뿐만 아니라 시드막(258)까지 제거할 수 있다.
도 3f를 참조하면, 게이트 패턴(206a, 206b) 사이 제 1 콘택홀(256)에 증착된 혼합막(260)을 제거하여 시드막(258)을 노출한다. 도 3d 내지 도 3f에서 설명된 혼합막(260)의 증착 공정부터 화학적 기계적 연마공정(CMP) 후 혼합막(260)의 제거공정까지는 층간 절연막(252) 상에 증착된 시드막(258)을 제거하기 위한 목적으로 수행된다. 특히, 혼합막(260)을 감광물질 혹은 탄소물질로 구성한 것은 HF 및 NH3 등의 물질을 이용한 식각 공정으로 시드막(258)에 손상없이 제 1 콘택홀(256) 내 혼합막(260)을 제거하는 것이 용이하기 때문이다.
도 3g에 도시된 바와 같이, 나노튜브 성장을 통해 다수의 미세 크기의 도전체 기둥(262)을 형성한다. 이때, 나노튜브 성장은 CVD, 전기로, RTA, 아크방전, 레이져증착법 중 하나 이상의 방법을 이용하여 CH4.C2H6 혹은 C4F8의 포화 탄화수소 및 불포화 탄화수소, 방향족 탄화수소외 탄소를 포함한 가스의 분위기에서 200 ∼ 1000 ℃이내에서 10 Torr이하의 분위기에서 수행할 수 있다. 만약, 실리콘을 사용하여 성장시키는 경우에는 나노튜브 성장은 CVD, 전기로, RTA, 아크방전, 레이져증착법 중 하나 이상의 방법을 이용하여 SiH4.Si2H6 혹은 Si4F8의 실리콘이 포함된 가스의 분위기에서 200 ∼ 1000 ℃이내에서 10 Torr이하의 분위기에서 수행한다. 이러한 나노튜브 성장으로 형성한 다수의 도전체 기둥(262)은 1~1000nm의 크기를 가지며, 시드막(258) 상에 전반적으로 형성될 수 있다.
도 3h를 참조하면, 시드막(258)과 다수의 도전체 기둥(262) 사이에 유전 물질을 증착하여 유전막(264)을 형성한다. 이때, 유전 물질은 산화막 계열, 질화막 계열, ONO 혹은 높은 유전율(high-K)를 가지는 유전 물질을 사용한다.
도 3i에 도시된 바와 같이, 유전막(264) 상에 도전 물질을 증착하여 상부전극을 형성한다. 이때, 상부전극은 유전막(264) 상에 도전 물질을 ALD, CVD, 혹은 MOCVD 방법 중 하나로 1차 증착하여 형성된 제 1 전극막(266)과 1차 증착 후 상기 게이트 패턴 사이를 도전 물질로 매립하는 2차 증착을 통해 형성된 제 2 전극막(268)으로 구성된다. 본 발명에서 사용되는 상부 전극용 도전 물질은 금속, 실리케이트, 실리사이드, 폴리실리콘, Poly-SiGe, 비정질 실리콘 및 비정질-SiGe의 단일 물질 혹은 이들의 두가지 이상의 화합물 중 어느 하나로 구성될 수 있다. 이후, 층간 절연막(252) 상에 게이트 패턴(206a, 206b)과 교차하는 방향으로 캐패시터의 상부전극에 연결된 플레이트 라인(222)을 형성한다.
전술한 과정을 통해, 캐패시터(220)는 시드층(258)과 다수의 도전체 기둥(262)으로 구성된 하부 전극, 유전막(264), 상부전극으로 형성된다. 이때, 캐패시터(220)의 정전용량을 결정하는 하부전극 및 상부전극의 면적은 다수의 도전체 기둥(262)의 표면적보다 넓어지게 되므로, 캐패시터(220)가 형성되는 영역이 좁더라도 종래의 종횡비가 높은 기둥 패턴으로 형성된 캐패시터와 마찬가지로 큰 정전 용량을 확보할 수 있다.
이후, 비트 라인(210)을 형성하는 과정은 다양한 방법이 존재할 수 있는데, 이하에서 하나의 일례를 설명한다. 도 3j를 참조하면, 게이트 패턴(206a) 사이에 소스/드레인 영역의 타측을 노출하기 위해 감광막(미도시)을 증착한 후 마스크를 이용한 노광공정을 통해 패터닝한다. 이후, 노출된 층간 절연막(252)을 제거하여 셀 트랜지스터의 소스/드레인 영역의 타측을 노출하는 제 2 콘택홀(274)을 형성하고, 남아있는 감광막(272)은 제거한다. 이때, 제 2 콘택홀(274)로 인하여, 도 2에 도시된 바와 같이 플레이트 라인(222)에는 홀이 형성된다.
도 3k에 도시된 바와 같이, 플레이트 라인(222) 상부에 산화공정 혹은 질화공정을 통해 절연막(276)을 형성한다. 이때, 제 2 콘택홀(274)에는 절연막(276)이 형성되지 않아 비어있고, 제 2 콘택홀(274)의 형성시 발생한 플레이트 라인(222)의 홀에 의해 노출된 표면도 플레이트 라인(222) 상부와 같이 산화되면서 일정두께의 산화막이 형성되는 것이 특징이다.
도 3l을 참조하면, 제 2 콘택홀(274)에 도전 물질을 매립하여 랜딩플러그 콘택(208) 및 비트라인 콘택(212)을 형성하고, 워드 라인과 교차하는 방향으로 비트 라인(210)을 형성한다. 이후, 반도체 기억 장치에 포함되는 금속 배선 등의 구성 요소를 형성하기 위한 후속 공정을 수행할 수 있다.
전술한 실시예에서는 나노튜브 성장을 예로 들어 설명하였으나, 본 발명의 다른 실시예에서는 나노튜브(nano-tube) 성장이 아닌 나노와이어(nano-wire) 성장을 이용하는 것도 가능하다. 나노와이어 성장을 이용하는 경우, 게이트 패턴 사이에 위치한 캐패시터의 하부 전극 모양에 기둥대신 와이어 형태로 변화가 발생한다.
도 4a 및 도 4d는 본 발명의 다른 실시예에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 본 발명의 다른 실시예에 따른 반도체 기억 장치의 제조 방법 중 제 1 전극막(466)과 제 2 전극막(468)을 포함하는 캐패시터의 상부 전극을 형상하는 과정까지는 도 3a 내지 도 3i에 도시된 실시예와 동일하다. 이후, 캐패시터의 상부 전극 및 층간 절연막(452) 상부에 제 1 절연막(472)을 증착한다.
도 4b에 도시된 바와 같이, 이웃한 게이트 패턴 사이에 비트라인 콘택을 형성하기 위한 제 2 콘택홀(474)을 형성한다. 자세하게 설명하면, 제 1 절연막(472) 상에 감광막(미도시)을 증착한 후, 제 2 콘택홀(474)의 위치를 정의한 마스크를 이용한 노광 공정을 통해 감광막을 패터닝한다. 이후, 패터닝된 감광막(미도시)을 이용하여 하부에 제 1 절연막(472)와 층간 절연막(452)을 식각하여 제 2 콘택홀(474) 을 형성한 후 남아있는 감광막을 제거한다.
도 4c를 참조하면, 제 2 콘택홀(474)에 도전 물질을 매립하여 랜딩플러그 콘택(408) 및 비트라인 콘택(412)을 형성하고, 제 1 절연막(472) 상에 게이트 패턴과 교차하는 방향으로 비트 라인(410)을 형성한다.
도 4d에 도시된 바와 같이, 비트 라인(410) 상에 제 2 절연막(478)을 증착한 뒤, 캐패시터의 하부 전극을 노출하기 위한 제 3 콘택홀(미도시)을 형성한다. 제 3 콘택홀을 형성하는 과정은 제 2 콘택홀(474)을 형성하는 과정과 유사하며, 제 1 절연막(472)과 제 2 절연막(478)을 식각하여 캐패시터의 하부 전극을 노출한다. 이때, 비트 라인(410)은 제 3 콘택홀이 형성되는 위치와 일정간격 이격되어 있어, 제 3 콘택홀의 형성에 영향을 미치지 않는다. 이후, 제 3 콘택홀에 도전물질을 매립하여 플레이트 콘택(480)을 형성한 후, 제 2 절연막(478) 및 플레이트 콘택(480) 상에 플레이트 라인(422)을 형성한다. 이때, 플레이트 라인(422)은 도 2에서 설명된 플레이트 라인(222)과 같이 평면형태로 형성될 필요는 없으며, 비트라인(410)보다 높은 위치에 형성되므로 통상적인 라인 형태로 형성하는 것이 가능하다.
이와 같이, 본 발명의 다른 실시예에서는 플레이트 콘택(480)을 통해, 플레이트 라인(422)이 비트라인(410)보다 높은 위치에 형성할 수 있다. 그렇지만, 캐패시터는 여전히 이웃한 게이트 패턴의 사이에 위치하고 있어, 반도체 기억 장치의 전체 높이는 크게 낮아진다. 플레이트 라인(422)이 비트라인(410)보다 상부에 위치하게 되면 다수의 셀과 이웃한 다른 구성요소(예를 들면, 센스앰프)에 비트라인(410)을 연결하기가 보다 용이해질 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 기억 장치를 설명하기 위한 단면도이다.
도 2 내지 도 4d에서 설명한 본 발명의 실시예에서는, 캐패시터의 하부전극에 포함되는 나노튜브 혹은 나노와이어가 게이트 패턴 사이에 형성된 콘택홀의 밑면과 측면에 형성되어 있는데, 이는콘택홀의 밑면과 측면에 시드층을 증착한 후 나노 성장을 수행하였기 때문이다. 이와 달리, 도 5를 참조하면, 본 발명의 다른 실시예에서는 콘택홀(미도시)의 측면이 아닌 밑면에만 시드층(558)을 증착한 후 나노 성장을 수행하여 콘택홀의 밑면에서 게이트 패턴과 유사한 높이만큼의 길이를 가지는 나노튜브나 나노와이어(562)를 성장시킬 수도 있다. 콘택홀의 측면과 밑면 모두에서 나노튜브 혹은 나노와이어가 성장된 실시예보다 나노튜브 혹은 나노와이어의 수는 줄어들지만 각각의 나노튜브 혹은 나노와이어의 길이가 길어지기 때문에 하부전극의 면적 측면에서 불리함이 없다. 나노 성장을 통해 형성되는 하부전극의 형태를 제외하면 도 3a 내지 도 3l에서 설명한 실시예 혹은 도 4a 내지 도 4d에서 설명한 실시예에 따라 반도체 기억 장치를 제조할 수 있다.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 기억 장치를 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 기억 장치에서는 비트 라인(610)보다 플레이트 라인(622)이 더 높은 위치에 형성되어 있으며, 나노 성장을 이용한 캐패시터가 소스/드레인 영역의 상부부터 플레이트 라인(622)까지 형성되어 있는 것이 특징이다. 전술한 실시예와 달리, 게이트 패턴(606a, 606b) 을 형성한 후, 비트라인 콘택(612)과 비트 라인(610)을 캐패시터보다 먼저 형성하는 것이 특징이다. 비트 라인(610)의 형성 후, 캐패시터가 위치할 영역에 콘택홀(미도시)을 형성한 후, 시드층(658)을 증착하고 나노 성장을 통해 도전체 기둥 혹은 와이어를 형성한다. 도 6에 설명된 실시예의 경우, 캐패시터의 하부전극이 더욱 넓어짐에 따라 캐패시터의 정전 용량을 더욱 크게 증가시킬 수 있으면서도 반도체 기억 장치의 높이를 종래보다 낮출 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치의 제조 방법은 이웃한 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 캐패시터를 형성하고, 게이트 패턴과 교차하는 방향으로 캐패시터의 상부에 연결된 플레이트 라인 및 플레이트 라인보다 상부에 위치하며 셀 트랜지스터의 소스/드레인 영역의 타측과 연결되는 비트 라인을 형성한다. 이를 통해, 본 발명은 고집적 반도체 기억 장치 내 캐패시터를 이웃한 게이트 패턴 사이에 형성함으로써 랜딩플러그 콘택이나 저장노드 콘택과 같은 부가적인 구성요소를 제거할 수 있다. 특히, 본 발명에서는 저장노드 콘택없이 캐패시터와 소스/드레인 영역이 연결되면서 저장노드에 저항을 줄일 수 있고, 반도체 기억 장치의 높이를 약 50%까지 낮출 수 있어 제조 공정 수를 크게 줄일 수 있어 제조 비용과 시간이 줄어들며, 제조 과정에서 발생하는 정렬 오차 등으로 인한 제조상 결함이 크게 줄어들어 제품의 불량률이 감소한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래의 반도체 기억 장치를 설명하기 위한 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 단면도.
도 3a 및 도 3l는 도 2에 도시된 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 4a 및 도 4d는 본 발명의 다른 실시예에 따른 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 기억 장치를 설명하기 위한 단면도.
도 6는 본 발명의 또 다른 실시예에 따른 반도체 기억 장치를 설명하기 위한 단면도.

Claims (24)

  1. 이웃한 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 형성된 캐패시터;
    상기 게이트 패턴과 교차하는 방향으로 형성되며, 상기 캐패시터의 상부에 연결된 플레이트 라인; 및
    상기 게이트 패턴과 교차하는 방향으로 형성되며, 상기 셀 트랜지스터의 소스/드레인 영역의 타측과 연결되는 비트 라인
    을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 캐패시터의 하부 전극은 상기 소스/드레인 영역의 일측 상부와 상기 게이트 패턴의 측벽에 형성되는 시드(seed)막과 상기 시드막 상에 형성되는 다수의 미세 크기의 도전체 기둥 및 도전체 와이어 중 하나로 구성된 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 도전체 기둥 및 도전체 와이어 중 하나의 길이는 1~1000nm의 크기를 가지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 시드막은 전이금속물질, 니켈, 철, 코발트, 백금 및 팔라듐의 단원소 혹은 이들의 두가지 이상의 합금 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 캐패시터의 하부 전극은 상기 소스/드레인 영역의 일측 상부에만 형성되는 시드(seed)막과 상기 시드막 상에 형성되는 다수의 미세 크기의 도전체 기둥으로 구성된 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 도전체 기둥 및 도전체 와이어 중 하나의 길이는 상기 게이트 패턴의 높이와 실질적으로 동일한 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 비트라인은 상기 플레이트 라인보다 높은 위치에 있으며, 상기 플레이트 라인은 상기 캐패시터의 상부전극과 직접 연결된 평면형태로 형성되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 플레이트 라인은 상기 비트라인보다 높은 위치에 있으며, 상기 플레이트 라인은 상기 캐패시터의 상부전극과 플레이트 콘택을 통해 연결된 라인형태인 것을 특징으로 하는 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 플레이트 라인은 상기 비트라인보다 높은 위치에 있으며, 상기 캐패시터는 상기 소스/드레인 영역의 일측 상부부터 상기 플레이트 라인까지의 높이를 가지는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 캐패시터는
    도전막과 다수의 도전체 기둥 혹은 와이어로 구성된 하부전극;
    상기 도전막 상부와 상기 다수의 도전체 기둥 혹은 와이어 사이에 형성된 유전막; 및
    상기 유전막 상부에 증착된 상부 전극을 포함하는 반도체 기억 장치.
  11. 제1항에 있어서,
    상기 셀 트랜지스터의 소스/드레인 영역의 타측 상부와 상기 비트 라인 사이에 위치하는 랜딩플러그 콘택 및 비트라인 콘택을 더 포함하는 반도체 기억 장치.
  12. 이웃한 셀 트랜지스터의 게이트 패턴 사이 소스/드레인 영역의 일측 상에 캐패시터를 형성하는 단계;
    상기 게이트 패턴과 교차하는 방향으로 상기 캐패시터의 상부에 연결된 플레이트 라인을 형성하는 단계; 및
    상기 게이트 패턴과 교차하는 방향으로 상기 셀 트랜지스터의 소스/드레인 영역의 타측과 연결되는 비트 라인을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 캐패시터를 형성하는 단계는
    상기 게이트 패턴 사이에 증착된 절연막을 식각하여 상기 소스/드레인 영역의 일측을 노출하는 단계;
    상기 소스/드레인 영역 및 상기 게이트 패턴의 측벽 상에 시드(seed) 막을 형성하는 단계;
    나노 성장을 통해 다수의 미세 크기의 도전체 기둥/와이어를 형성하는 단계;
    상기 시드막과 상기 다수의 도전체 기둥 사이에 유전막 물질을 증착하는 단계; 및
    상기 유전막 물질 상에 도전 물질을 매립하여 상부전극을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 시드막은 전이금속물질, 니켈, 철, 코발트, 백금 및 팔라듐의 단원소 혹은 이들의 두가지 이상의 합금 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 나노 성장을 통해 다수의 미세 크기의 도전체 기둥/와이어을 형성하는 단계는
    상기 시드막 상에 감광물질 또는 탄소 물질을 PVD, CVD, ALD, SPIN 및 SPRAY 방법 중 하나 이상을 이용하여 증착하는 단계;
    화학적 기계적 연마공정을 통해 상기 게이트 패턴의 상부에 증착된 상기 시드막을 제거하는 단계;
    상기 감광물질 또는 상기 탄소물질을 제거하는 단계; 및
    상기 시드막을 상기 나노 성장시키는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 탄소 물질은 DLC(Diamone like carbon) 및 비정질 탄소(Amorphous Carbon) 중 하나인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 나노 성장은 CVD, 전기로, RTA, 아크방전, 레이져증착법 중 하나 이상의 방법을 이용하여 CH4.C2H6 혹은 C4F8의 포화 탄화수소 및 불포화 탄화수소, 방향족 탄화수소외 탄소를 포함한 가스의 분위기에서 200 ∼ 1000 ℃이내에서 10 Torr이하의 분위기에서 수행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 나노 성장은 CVD, 전기로, RTA, 아크방전, 레이져증착법 중 하나 이상의 방법을 이용하여 SiH4.Si2H6 혹은 Si4F8의 실리콘이 포함된 가스의 분위기에서 200 ∼ 1000 ℃이내에서 10 Torr이하의 분위기에서 수행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 유전막 물질 상에 도전 물질을 매립하여 상부전극을 형성하는 단계는
    상기 유전막 물질 상에 상기 도전 물질을 ALD, CVD, 혹은 MOCVD 방법 중 하나로 1차 증착 단계; 및
    상기 1차 증착 후 상기 게이트 패턴 사이를 상기 도전 물질로 매립하는 2차 증착 단계를 포함하는 반도체 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 도전 물질은 금속, 실리케이트, 실리사이드, 폴리실리콘, Poly-SiGe, 비정질 실리콘 및 비정질-SiGe의 단일 물질 혹은 이들의 두가지 이상의 화합물 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제12항에 있어서,
    상기 비트라인이 형성된 후 상기 플레이트 라인이 형성되는 경우, 상기 플레이트 라인을 형성하기 전 상기 캐패시터의 상부전극 상에 플레이트 콘택을 형성하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  22. 제12항에 있어서,
    상기 플레이트 라인이 형성된 후 상기 비트 라인이 형성되는 경우, 상기 캐패시터의 상부전극 상에 플레이트 라인을 직접 연결하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  23. 제12항에 있어서,
    상기 비트라인의 형성 후 상기 캐패시터가 형성되는 경우, 상기 캐패시터의 하부전극은 상기 소스/드레인 영역의 일측 상부부터 상기 비트라인 보다 높은 위치까지 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  24. 제12항에 있어서,
    상기 캐패시터의 형성 후 상기 비트라인이 형성되는 경우, 상기 캐패시터의 하부전극은 상기 소스/드레인 영역의 일측 상부부터 상기 비트라인 보다 낮은 위치까지 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5590125B2 (ja) 2010-08-05 2014-09-17 富士通株式会社 半導体装置の製造方法
KR102085523B1 (ko) * 2013-10-02 2020-03-06 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN107425072A (zh) * 2017-09-06 2017-12-01 睿力集成电路有限公司 一种半导体存储器的器件结构
US11825645B2 (en) * 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
KR102763897B1 (ko) * 2020-09-04 2025-02-07 에스케이하이닉스 주식회사 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146520A (ja) 2002-10-23 2004-05-20 Fujitsu Ltd キャパシタ
KR100521988B1 (ko) 2003-01-29 2005-10-17 재단법인서울대학교산학협력재단 나노 구조물을 이용한 커패시터를 포함하는 반도체 소자 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442584A (en) * 1993-09-14 1995-08-15 Goldstar Electron Co., Ltd. Semiconductor memory device and method for fabricating the same dynamic random access memory device construction
KR970011761B1 (ko) * 1994-04-12 1997-07-15 엘지반도체 주식회사 반도체 디램 셀 및 디램셀의 캐패시터 제조 방법
US5595928A (en) * 1995-09-18 1997-01-21 Vanguard International Semiconductor Corporation High density dynamic random access memory cell structure having a polysilicon pillar capacitor
US6710391B2 (en) * 2002-06-26 2004-03-23 Texas Instruments Incorporated Integrated DRAM process/structure using contact pillars
KR100632058B1 (ko) 2002-12-30 2006-10-04 동부일렉트로닉스 주식회사 고집적 반도체 메모리장치 및 그 제조 방법
DE10324081B4 (de) * 2003-05-27 2005-11-17 Infineon Technologies Ag Speichervorrichtung zur Speicherung elektrischer Ladung und Verfahren zur Herstellung derselben
KR100677771B1 (ko) * 2005-03-31 2007-02-02 주식회사 하이닉스반도체 무촉매층으로 성장시킨 나노튜브를 갖는 캐패시터 및 그의제조 방법
KR100771546B1 (ko) * 2006-06-29 2007-10-31 주식회사 하이닉스반도체 메모리 소자의 커패시터 및 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004146520A (ja) 2002-10-23 2004-05-20 Fujitsu Ltd キャパシタ
KR100521988B1 (ko) 2003-01-29 2005-10-17 재단법인서울대학교산학협력재단 나노 구조물을 이용한 커패시터를 포함하는 반도체 소자 및 그 제조 방법

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