KR101095054B1

KR101095054B1 - 고집적 반도체 장치를 위한 퓨즈 구조

Info

Publication number: KR101095054B1
Application number: KR1020090068525A
Authority: KR
Inventors: 신윤호; 홍성택
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-07-27
Filing date: 2009-07-27
Publication date: 2011-12-20
Anticipated expiration: 2029-07-27
Also published as: KR20110011064A

Abstract

본 발명은 블로잉 공정 후에 퓨즈가 블로잉되지 않는 현상을 예방하고 이웃한 퓨즈에 잔유물로 인한 피해를 주지않도록 하여 동작의 신뢰성을 확보할 수 있는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 상부에 트랜치가 형성된 층간절연막, 트랜치의 상부를 덮어 빈 공간을 형성하기 위한 차폐막, 및 차폐막 상에 형성된 퓨즈를 포함한다.

반도체, 퓨즈, 열적 열화, 구리

Description

고집적 반도체 장치를 위한 퓨즈 구조{FUSE STRUCTURE FOR HIGH INTEGRATED SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.

일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다. 퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch)와는 기능에서 차이가 있다.

반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다. 퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing)한다(즉, 끊어지도록 한다).

리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다. 즉, 외부로부터 불량인 단위셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위셀이 액세스되지 못하도록 한다. 이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing)이라 한다.

반도체 기억 장치의 경우 다수의 단위셀을 포함하고 있고 제조 공정 이후 다수의 단위셀 중 결함이 있는 단위셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다.

반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있으며, 이에 따라 내 부에 포함된 단위셀의 개수도 증가하고 결함 발생시 여분의 단위셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다. 반면, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다. 따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.

도 1a 내지 도 1g는 통상적인 반도체 장치 내 퓨즈의 제조 방법 및 블로잉 공정을 설명하기 위한 단면도이다.

도 1a를 참조하면, 반도체 기판(미도시)의 상부에 층간절연막(102)이 형성되어 있다.

도 1b를 참조하면, 제 1 층간절연막(102) 상에 제 1 질화막(104)과 제 1 산화막(106)을 증착한다. 도시되지 않았지만, 제 1 산화막(106) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 사용하여 노출된 산화막(106) 및 질화막(104)을 식각하여 퓨즈가 형성될 트렌치(108)를 형성한다.

도 1c를 참조하면, 트랜치(108) 및 제 1 산화막(106) 상에 금속장벽막(110)을 증착한 후, 금속장벽막(110) 상에 도전층(112)을 형성한다. 이때, 도전층(112)은 구리(Cu)로 형성한다.

도 1d를 참조하면, 제 1 산화막(106)의 상부가 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행하여 도전층(112)을 식각하여 퓨즈(114)를 형성한다.

도 1e를 참조하면, 퓨즈(114)와 제 1 산화막(106)의 상부에 다마 세정 공정을 수행한 후, 퓨즈를 보호하기 위한 제 2 질화막(116)을 형성한다. 제 2 질화막(116) 상에는 제 2 층간절연막(118)을 증착한다.

도 1f는 퓨즈(114)의 단축방향(<i-i'>) 및 장축방향(<ii-ii'>)의 단면을 보여주고 있다. 도 1g를 참조하면, 제 2 층간절연막(118)의 일부를 식각하여 퓨즈(114)의 블로잉 영역을 노출시키는 퓨즈오픈영역(120)을 형성한다.

도 1g는 이웃한 두 개의 퓨즈(114) 중 하나가 블로잉(blowing)된 것을 보여주고 있다. 도시되지 않았지만, 블로잉 공정 시 퓨즈오픈영역(120)에 레이저를 선택적으로 주입하여 퓨즈(114) 내 블로잉 영역을 제거한다. 이웃한 두 개의 퓨즈(114) 중 블로잉된 퓨즈는 전기적으로 끊어진 상태이고, 블로잉되지 않은 퓨즈는 전기적으로 연결된 상태이다. 하지만, 블로잉된 영역의 양측에 남아있는 금속물질(잔유물(122))의 일부가 블로잉 영역이 제거된 자리로 이동하여, 퓨즈(114)의 양끝단이 전기적으로 연결된 것을 알 수 있다.

최근 고집적 반도체 장치는 내부에 포함된 구성요소 중 배선, 퓨즈 등의 크기와 면적이 줄어들면서 저항이 높아짐에 따라, 저항값이 낮은 구리(Cu)를 사용하고 있다. 하지만, 구리(Cu)와 같이 다른 금속 물질에 비하여 강도가 낮고 열전도(heat conduction)도가 높고 부식성(corrosion)이 강한 물질일 경우, 퓨즈가 블로잉되면서 발생한 잔유물들이나 퓨즈에 남아있는 물질들이 고온 혹은 고습 조건에서 전기적 화학적 특성에 따라 이동(Migration)할 수 있다.

도 1g를 참조하면, 블로잉된 퓨즈(114)에서 구리(Cu)의 이동으로 인해 퓨즈(114)의 양 끝단이 전기적으로 연결되어 있다. 이렇듯 구리의 물성으로 인해, 퓨즈가 블로잉으로 인해 끊어져야함에도 불구하고 잔유물(122)에 의해 전기적으로 연결되는 경우가 발생하면 반도체 장치의 동작 안정성이 떨어진다. 아울러, 이러한 구리(Cu)의 이동은 이웃한 퓨즈가 블로잉되는 경우 블로잉되지 않아야할 인접한 퓨즈까지 손상시킬 수도 있다.

전술한 열적 열화 등의 단점을 방지하기 위해 퓨즈를 구리보다 상대적으로 낮은 열전도도를 가지는 알루미늄이나 텅스텐 계열의 금속을 사용하여 제조하였으나, 이러한 금속으로 퓨즈나 배선을 형성하는 경우 극미세 공정에서 저항치가 높은 탓에 처리속도 지연이나 누설전류 등에 의한 전력 손실이 발생할 수 있다. 이를 극복하기 위해서는 퓨즈나 배선의 크기를 크게하여야 하므로, 결과적으로 반도체 장치의 고집적화에 한계를 가져온다. 하지만, 전술한 바와 같이 구리를 사용하여 퓨즈를 형성하는 경우에는 구리의 특징적 물성으로 인하여 퓨즈 형성에 어려움이 발생하기 때문에 고집적 반도체 기억 장치에 적합한 새로운 퓨즈가 요구되고 있다.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 장치 내 퓨즈의 형성시 퓨즈와 퓨즈의 하부에 형성된 절연막 사이에 빈 공간을 형성함으로써, 블로잉 과정 후 퓨즈를 구성하는 물질이 빈 공간에 갇혀 이동하는 것을 방지하여 반도체 장치의 동작의 신뢰성을 높일 수 있는 기술을 제공한다.

본 발명은 상부에 트랜치가 형성된 층간절연막, 상기 트랜치의 상부를 덮어 빈 공간을 형성하기 위한 차폐막 및 상기 차폐막 상에 형성된 퓨즈를 포함하는 반도체 장치를 제공한다.

바람직하게는, 상기 차폐막은 USG(Undoped Silicate Glass)을 포함하는 것을 특징으로 한다.

바람직하게는, 블로잉 공정을 통해 상기 퓨즈의 블로잉 영역이 제거될 때 상기 빈 공간이 노출되는 것을 특징으로 한다.

바람직하게는, 상기 반도체 장치는 상기 차폐막 상에 증착되어 상기 퓨즈를 이웃한 퓨즈로부터 전기적으로 격리하기 위한 절연막; 및 상기 퓨즈와 상기 절연막 상에 증착되어 상기 퓨즈를 보호하기 위한 질화막을 더 포함한다.

바람직하게는, 상기 반도체 장치는 상기 질화막 상에 형성되며, 상기 퓨즈의 블로잉 영역을 노출하는 퓨즈오픈영역을 포함하는 보호막을 더 포함한다.

바람직하게는, 상기 퓨즈는 구리(Cu)를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 트랜치는 상기 퓨즈의 길이방향으로 상기 퓨즈의 하부에 복수개 형성된 것을 특징으로 한다.

바람직하게는, 상기 트랜치는 상기 퓨즈의 블로잉 영역 하부에 위치하는 것을 특징으로 한다.

또한, 본 발명은 층간 절연막의 일부를 식각하여 트랜치를 형성하는 단계; 상기 트랜치 상에 차폐막을 형성하여 빈 공간을 생성하는 단계; 상기 차페막 상에 증착된 절연막을 식각하여 상기 차폐막을 노출하는 단계; 및 상기 노출된 차폐막 상에 도전물질을 매립하여 퓨즈를 형성하는 단계를 포함한다.

바람직하게는, 상기 트랜치를 형성하는 단계는 상기 층간 절연막 상에 감광막 패턴을 형성하는 단계; 및 상기 감광막 패턴을 식각마스크로하여 노출된 상기 층간 절연막의 일부를 식각하는 단계를 포함한다.

바람직하게는, 상기 트랜치는 상기 퓨즈의 블로잉 영역의 하부에 복수개 형성되는 것을 특징으로 한다.

바람직하게는, 상기 차폐막을 노출하는 단계는 상기 차폐막 상에 질화막을 증착하는 단계, 상기 질화막 상에 산화막을 증착하는 단계, 상기 산화막 상에 상기 퓨즈가 형성될 위치를 노출시키는 감광막 패턴을 형성하는 단계, 및 상기 감광막 패턴을 식각마스크로 노출된 상기 산화막 및 상기 질화막을 식각하는 단계를 포함한다.

바람직하게는, 상기 퓨즈를 형성하는 단계는 노출된 상기 차폐막과 상기 절연막 상에 금속장벽막을 형성하는 단계, 상기 금속장벽막 상에 상기 도전물질을 증착하는 단계, 및 상기 절연막의 상부가 노출되도록 평탄화하는 단계를 포함한다.

바람직하게는, 상기 도전물질은 구리를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 반도체 장치의 제조 방법은 상기 퓨즈를 형성한 후, 다마 세정을 수행하는 단계; 상기 퓨즈 상에 질화막을 형성하는 단계; 및 상기 질화막 상에 퓨즈오픈영역을 정의하는 보호막을 형성하는 단계를 더 포함한다.

바람직하게는, 상기 반도체 장치의 제조 방법은 상기 퓨즈를 선택적으로 블로잉시키는 단계를 더 포함한다.

바람직하게는, 상기 블로잉시키는 단계에서 블로잉된 상기 퓨즈의 하부에 상기 차폐막의 일부가 제거되어 상기 빈 공간이 노출되는 것을 특징으로 한다.

본 발명은 고집적 반도체 장치 내 포함된 퓨즈를 구리(Cu)로 형성하는 경우, 퓨즈의 하단에 형성한 빈 공간을 통해 구리가 가지는 물성으로 인해 블로잉(blowing) 과정 후 이동하는 것을 방지함으로써, 블로잉되지 않는 현상을 예방하고 이웃한 퓨즈에 피해를 주지않도록 하여 동작의 신뢰성을 확보할 수 있는 장점이 있다.

나아가, 본 발명은 구리를 이용하여 퓨즈를 형성하면서도 블로잉시 발생하는 열적 열화 혹은 잔유물의 이동 등을 방지하면서도 퓨즈가 낮은 저항값을 가질 수 있어 처리속도 지연이나 누설전류 등에 의한 전력 손실을 방지할 수 있다.

본 발명은 반도체 장치의 집적도가 높아지면서 퓨즈(fuse)의 크기가 작아지면서 저항이 증가로 인한 처리속도 지연이나 전력 손실을 방지하기 위해 구리를 사용하여 퓨즈를 형성함에도 불구하고 특정 퓨즈의 블로잉 공정시 잔유물에 의한 이웃한 퓨즈의 열적 열화를 방지하고 안정적으로 블로잉할 수 있는 구조를 제안한다. 특히, 블로잉 공정시 잔유물에 의한 결함을 극복하기 위해 퓨즈의 하부에 빈공간을 형성하여 퓨즈가 블로잉될 때 잔유물이 빈공간으로 움직이도록 하여 퓨즈가 전기적으로 연결되는 것을 방지한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 2a 내지 2j는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈의 제조 방법 및 블로잉 공정을 설명하기 위한 단면도이다.

도 2a를 참조하면, 반도체 기판(미도시)의 상부에 층간절연막(202)이 형성되어 있다.

도 2b를 참조하면, 층간 절연막(202) 상에 감광막(미도시)을 증착한 후, 노광공정을 수행하여 감광막 패턴(252)을 형성한다.

도 2c를 참조하면, 감광막 패턴(252)을 식각마스크로 하여 노출된 층간 절연막(202)의 일부를 제거하여 복수의 제 1 트랜치(254)를 형성한다. 이후, 남아있는 감광막 패턴(252)은 제거한다. 이때, 복수의 제 1 트랜치(254)는 추후 형성될 퓨즈의 하부에 위치하는 것으로, 퓨즈보다 작은 선폭을 가지며 퓨즈의 길이방향으로 정렬되도록 한다.

도 2d를 참조하면, 제 1 트랜치(254)의 상부에 차폐막(256)을 증착한다. 특히, 차폐막(256)의 형성시, 제 1 트랜치(254)의 내부가 채워지지 않고 빈 공간(258)으로 남도록 한다. 구체적으로 살펴보면, 층간 절연막(202)의 일부를 식각하여 형성된 다수의 제 1 트랜치(254)는 매우 선폭이 좁은 것이 특징이다. 예를 들어, 추후 형성될 하나의 퓨즈의 선폭에 비해 1/3 또는 1/5 보다 더 작을 수도 있다. 차페막(256)의 형성시 USG(Undoped Silicate Glass)와 같은 스텝 커버리지(step coverage)가 좋지 않은 물질을 증착하면, 층간 절연막(202) 상에 평탄한 차폐막(256)을 형성하면서 좁은 제 1 트랜치(254)의 내부를 메우지 않을 수 있다.

도 2e를 참조하면, 차폐막(256) 상에 제 1 질화막(204)과 제 1 산화막(206)을 증착한다. 도시되지 않았지만, 제 1 산화막(206) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각마스크로 사용하여 노출된 산화막(106) 및 질화막(104)을 식각하여 퓨즈가 형성될 영역에 차폐막(256)의 일부를 노출시키는 제 2 트렌치(208)를 형성한다. 이때, 제 2 트랜치(208)에 의해 노출된 차폐막(256)의 하부에는 빈 공간(258)이 위치하게 된다.

도 2f를 참조하면, 제 2 트랜치(208) 및 제 1 산화막(206) 상에 금속장벽막(210)을 증착한 후, 금속장벽막(210) 상에 도전층(212)을 형성한다. 이때, 도전층(212)은 구리(Cu)로 형성한다.

도 2g를 참조하면, 제 1 산화막(206)의 상부가 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행하여 도전층(212)을 식각하여 퓨즈(214)를 형성한다.

도 2h를 참조하면, 퓨즈(214)와 제 1 산화막(206)의 상부에 다마 세정 공정 을 수행한 후, 퓨즈를 보호하기 위한 제 2 질화막(216)을 형성한다. 제 2 질화막(216) 상에는 제 2 층간절연막(218)을 증착한다.

도 2i는 퓨즈(214)의 단축방향(<i-i'>) 및 장축방향(<ii-ii'>)의 단면을 보여주고 있다. 도 2i를 참조하면, 제 2 층간절연막(218)의 일부를 식각하여 퓨즈(214)의 블로잉 영역을 노출시키는 퓨즈오픈영역(220)을 형성한다. 또한, 본 발명의 일 실시예에서는 차폐막(256)의 하부에 형성된 빈 공간(258)은 퓨즈(214) 전체의 하부에 형성되어 있지 않고, 퓨즈오픈영역(220)에 의해 노출된 블로잉 영역의 하부에 형성되어 있는 것이 특징이다.

도 2j는 이웃한 두 개의 퓨즈(214) 중 하나가 블로잉(blowing)된 것을 보여주고 있다. 도시되지 않았지만, 블로잉 공정 시 다수의 퓨즈(214) 중 퓨즈오픈영역(220)에 레이저를 선택적으로 주입하여 특정 퓨즈의 블로잉 영역을 제거한다. 이웃한 두 개의 퓨즈(214) 중 블로잉된 퓨즈는 전기적으로 끊어진 상태이고, 블로잉되지 않은 퓨즈는 전기적으로 연결된 상태이다.

본 발명에서는 블로잉 공정시, 블로잉된 퓨즈의 하부에 형성된 차폐막(256)도 함께 제거되어 빈 공간(258)이 노출되는 것이 특징이다. 블로잉 공정 후 노출된 빈 공간(258)으로 인하여, 퓨즈(214)의 잔유물(222)이 이동하더라도 빈 공간(258) 내에 머무르게 된다. 따라서, 도 1g에 도시된 종래 기술과 달리, 본 발명에서는 블로잉 영역이 제거된 후 남아있는 퓨즈(214)의 양끝단이 전기적으로 연결되지 않는다. 또한, 본 발명에서는 잔유물(222)이 빈 공간(258) 내에 갇히고 이동되지 않게 함으로써 주변에 블로잉되지 않은 다른 퓨즈(214)에 영향을 미치지 못하게 할 수 있다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 상부에 트랜치가 형성된 층간절연막, 트랜치의 상부를 덮어 빈 공간을 형성하기 위한 차폐막, 및 차폐막 상에 형성된 퓨즈를 포함한다. 블로잉 공정이 수행되면, 퓨즈의 블로잉 영역이 제거될 때 차폐막이 함께 제거되면서 빈 공간이 노출되고, 잔유물은 빈 공간에 머무르게 된다. 이를 통해, 블로잉 공정 후에도 퓨즈가 블로잉되지 않는 현상을 예방하고 이웃한 퓨즈에 피해를 주지않을 수 있어, 반도체 장치의 동작의 신뢰성을 향상시킬 수 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1a 내지 도 1g는 통상적인 반도체 장치 내 퓨즈의 제조 방법 및 블로잉 공정을 설명하기 위한 단면도.

도 2a 내지 2j는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈의 제조 방법 및 블로잉 공정을 설명하기 위한 단면도.

Claims

상부에 트랜치가 형성된 층간절연막;

상기 트랜치의 상부를 덮어 빈 공간을 형성하기 위한 차폐막; 및

상기 차폐막 상에 형성된 퓨즈

를 포함하는 반도체 장치.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 차폐막은 USG(Undoped Silicate Glass)을 포함하는 것을 특징으로 하는 반도체 장치.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

블로잉 공정을 통해 상기 퓨즈의 블로잉 영역이 제거될 때 상기 빈 공간이 노출되는 것을 특징으로 하는 반도체 장치.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 차폐막 상에 증착되어 상기 퓨즈를 이웃한 퓨즈로부터 전기적으로 격리하기 위한 절연막; 및

상기 퓨즈와 상기 절연막 상에 증착되어 상기 퓨즈를 보호하기 위한 질화막을 더 포함하는 반도체 장치.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제4항에 있어서,

상기 질화막 상에 형성되며, 상기 퓨즈의 블로잉 영역을 노출하는 퓨즈오픈영역을 포함하는 보호막을 더 포함하는 반도체 장치.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 퓨즈는 구리(Cu)를 포함하는 것을 특징으로 하는 반도체 장치.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,

상기 트랜치는 상기 퓨즈의 길이방향으로 상기 퓨즈의 하부에 복수개 형성된 것을 특징으로 하는 반도체 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제7항에 있어서,

상기 트랜치는 상기 퓨즈의 블로잉 영역 하부에 위치하는 것을 특징으로 하는 반도체 장치.
층간 절연막의 일부를 식각하여 트랜치를 형성하는 단계;

상기 트랜치 상에 차폐막을 형성하여 빈 공간을 생성하는 단계;

상기 차폐막 상에 증착된 절연막을 식각하여 상기 차폐막을 노출하는 단계; 및

상기 노출된 차폐막 상에 도전물질을 매립하여 퓨즈를 형성하는 단계

를 포함하는 반도체 장치의 제조 방법.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 트랜치를 형성하는 단계는

상기 층간 절연막 상에 감광막 패턴을 형성하는 단계; 및

상기 감광막 패턴을 식각마스크로하여 노출된 상기 층간 절연막의 일부를 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
청구항 11은(는) 설정등록료 납부시 포기되었습니다.

제10항에 있어서,

상기 트랜치는 상기 퓨즈의 블로잉 영역의 하부에 복수개 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 차폐막은 USG(Undoped Silicate Glass)을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 차폐막을 노출하는 단계는

상기 차폐막 상에 질화막을 증착하는 단계;

상기 산화막 상에 상기 퓨즈가 형성될 위치를 노출시키는 감광막 패턴을 형성하는 단계; 및

상기 감광막 패턴을 식각마스크로 노출된 상기 산화막 및 상기 질화막을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 퓨즈를 형성하는 단계는

노출된 상기 차폐막과 상기 절연막 상에 금속장벽막을 형성하는 단계;

상기 금속장벽막 상에 상기 도전물질을 증착하는 단계; 및

상기 절연막의 상부가 노출되도록 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제14항에 있어서,

상기 도전물질은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 퓨즈를 형성한 후, 다마 세정을 수행하는 단계;

상기 퓨즈 상에 질화막을 형성하는 단계; 및
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,

상기 퓨즈를 선택적으로 블로잉시키는 단계를 더 포함하는 반도체 장치의 제조 방법.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

제17항에 있어서,

상기 블로잉시키는 단계에서 블로잉된 상기 퓨즈의 하부에 상기 차폐막의 일부가 제거되어 상기 빈 공간이 노출되는 것을 특징으로 하는 반도체 장치의 제조 방법.