[go: up one dir, main page]

KR101043865B1 - 고집적 반도체 장치를 위한 퓨즈 구조 - Google Patents

고집적 반도체 장치를 위한 퓨즈 구조 Download PDF

Info

Publication number
KR101043865B1
KR101043865B1 KR1020090058760A KR20090058760A KR101043865B1 KR 101043865 B1 KR101043865 B1 KR 101043865B1 KR 1020090058760 A KR1020090058760 A KR 1020090058760A KR 20090058760 A KR20090058760 A KR 20090058760A KR 101043865 B1 KR101043865 B1 KR 101043865B1
Authority
KR
South Korea
Prior art keywords
fuse
recesses
insulating film
center
blowing
Prior art date
Application number
KR1020090058760A
Other languages
English (en)
Other versions
KR20110001287A (ko
Inventor
김형규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090058760A priority Critical patent/KR101043865B1/ko
Priority to US12/650,321 priority patent/US8344476B2/en
Publication of KR20110001287A publication Critical patent/KR20110001287A/ko
Application granted granted Critical
Publication of KR101043865B1 publication Critical patent/KR101043865B1/ko
Priority to US13/687,332 priority patent/US9196527B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

본 발명은 블로잉 공정 후에 퓨즈가 블로잉되지 않는 현상을 예방하고 이웃한 퓨즈에 잔유물로 인한 피해를 주지않도록 하여 동작의 신뢰성을 확보할 수 있는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치는 요철 형태의 상부를 포함하는 절연막 및 절연막 상에 형성된 퓨즈를 포함한다.
반도체, 퓨즈, 열적 열화, 구리

Description

고집적 반도체 장치를 위한 퓨즈 구조{FUSE STRUCTURE FOR HIGH INTEGRATED SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.
일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다. 퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch)와는 기능에서 차이가 있다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다. 퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing)한다(즉, 끊어지도록 한다).
리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다. 즉, 외부로부터 불량인 단위셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위셀이 액세스되지 못하도록 한다. 이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing)이라 한다.
반도체 기억 장치의 경우 다수의 단위셀을 포함하고 있고 제조 공정 이후 다수의 단위셀 중 결함이 있는 단위셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다.
반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있으며, 이에 따라 내 부에 포함된 단위셀의 개수도 증가하고 결함 발생시 여분의 단위셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다. 반면, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다. 따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.
도 1a 내지 도 1f는 통상적인 반도체 장치 내 퓨즈의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 층간절연막(102) 상에 질화막(104)이 형성되어 있고, 질화막(104) 상에는 퓨즈가 형성될 트랜치를 형성하기 위한 산화막(106)이 형성되어 있다.
도 1b를 참조하면, 산화막(106) 상에 제 1 감광막 패턴(108)을 형성한 후, 제 1 감광막 패턴(108)을 식각마스크로 하여 노출된 산화막(106) 및 질화막(104)을 제거하여 층간 절연막(102)의 일부를 노출시키는 트랜치(110)를 형성한다.
도 1c를 참조하면, 트랜치(110) 및 산화막(106) 상에 퓨즈를 구성하는 금속층(112)을 형성한다. 이때, 금속층(112)은 구리(Cu)를 포함한다.
도 1d를 참조하면, 금속층(112)에 산화막(106)의 상부가 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행하여 퓨즈(114)를 형성한다.
도 1f를 참조하면, 퓨즈(114)와 산화막(106)의 상부에 다마 세정 공정을 수행한 후, 퓨즈를 보호하기 위한 질화막(116)을 형성한다. 질화막(116) 상에는 패시베이션층(118)을 증착한 후, 패시베이션층(118) 상에 제 2 감광막 패턴(120)을 형성한다. 제 2 감광막 패턴(120)은 퓨즈의 블로잉 영역을 노출시키는 것이 특징이다.
이후, 제 2 감광막 패턴(120)을 식각 마스크로 하여 노출된 패시베이션층(118)을 식각한다. 이때, 패시베이션층(118)을 모두 제거하여 퓨즈(114) 상부에 형성된 질화막(116)을 노출시키거나, 블로잉 공정 시 주입되는 레이저의 에너지에 따라 패시베이션층(118)이 질화막(116) 상에 얇게 남아있도록 할 수도 있다. 이후, 남아있는 제 2 감광막 패턴(120)을 제거한다.
도 2a 및 2b는 도 1a 내지 도 1f에 설명된 통상적인 반도체 장치 내 퓨즈의 문제점을 설명하기 위한 단면도 및 평면도이다.
도 2a를 참조하면, 블로잉 공정 후 퓨즈(114)의 블로잉 영역이 끊어져 있음을 알 수 있다. 퓨즈(114)가 끊어지면서 하부에 층간절연막(102)이 노출되어 있다. 하지만, 블로잉된 영역의 양측에 남아있는 금속물질의 일부가 블로잉 영역 내로 이동한 것을 알 수 있다. 최근 고집적 반도체 장치는 내부에 포함된 구성요소 중 배선, 퓨즈 등의 크기와 면적이 줄어들면서 저항이 높아짐에 따라, 저항값이 낮은 구리(Cu)를 사용하고 있다. 하지만, 구리(Cu)와 같이 다른 금속 물질에 비하여 강도가 낮고 열전도(heat conduction)도가 높고 부식성(corrosion)이 강한 물질일 경우, 퓨즈가 블로잉되면서 발생한 잔유물들이나 퓨즈에 남아있는 물질들이 고온 혹 은 고습 조건에서 전기적 화학적 특성에 따라 이동(Migration)할 수 있다.
도 2b를 참조하면, 다수개의 이웃한 퓨즈(114A~114D)가 블로잉된 후, 일부 퓨즈(114A)에서 구리(Cu)의 이동으로 인해, 퓨즈의 일측에 구리(Cu)의 밀도가 낮아지면서 퓨즈의 양 끝단이 전기적으로 연결되어 있다. 구리의 물성으로 인해, 퓨즈가 블로잉으로 인해 끊어져야함에도 불구하고 전기적으로 연결되는 경우가 발생하면 반도체 장치의 동작 안정성이 떨어진다. 아울러, 이러한 구리(Cu)의 이동은 이웃한 퓨즈가 블로잉되는 경우 블로잉되지 않아야할 인접한 퓨즈까지 손상시킬 수도 있다.
전술한 열적 열화 등의 단점을 방지하기 위해 퓨즈를 구리보다 상대적으로 낮은 열전도도를 가지는 알루미늄이나 텅스텐 계열의 금속을 사용하여 제조하였으나, 이러한 금속으로 퓨즈나 배선을 형성하는 경우 극미세 공정에서 저항치가 높은 탓에 처리속도 지연이나 누설전류 등에 의한 전력 손실이 발생할 수 있다. 이를 극복하기 위해서는 퓨즈나 배선의 크기를 크게하여야 하므로, 결과적으로 반도체 장치의 고집적화에 한계를 가져온다. 하지만, 전술한 바와 같이 구리를 사용하여 퓨즈를 형성하는 경우에는 구리의 특징적 물성으로 인하여 퓨즈 형성에 어려움이 발생하기 때문에 고집적 반도체 기억 장치에 적합한 새로운 퓨즈가 요구되고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 장치 내 퓨즈의 형성시 퓨즈가 형성되는 위치에 다수의 리세스 또는 홈을 포함하는 요철형태의 절연층을 형성한 후 그 상부에 구리를 증착하여 퓨즈를 형성함으로써, 블로잉 과정 후 퓨즈를 구성하는 물질이 리세스 또는 홈에 갇혀 이동하는 것을 방지하여 반도체 장치의 동작의 신뢰성을 높일 수 있는 기술을 제공한다.
본 발명은 요철 형태의 상부를 포함하는 절연막; 및 상기 절연막 상에 형성된 퓨즈를 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 절연막의 상부에 다수의 리세스는 상기 퓨즈의 장축과 직교하는 방향으로 평행하게 형성된 것을 특징으로 한다.
바람직하게는, 상기 리세스의 밑면은 측면이 중심보다 깊은 볼록한 형태로 형성된 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스 중 상기 퓨즈의 블로잉 영역에 가까운 하나가 나머지 보다 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스는 상기 퓨즈의 블로잉 영역에 가까울 수록 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 퓨즈의 장축 방향으로 중심으로부터 양측에 대응하는 절연막의 상부에는 다수의 홈이 형성된 것을 특징으로 한다.
바람직하게는, 상기 다수의 홈은 행방향 및 열방향으로 정렬되어 있으며, 상기 퓨즈의 블로잉 영역에 가까운 것이 나머지 보다 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 절연막의 상부에 요철높이는 상기 퓨즈 두께의 50%정도인 것을 특징으로 한다.
또한, 본 발명은 제 1 절연막을 식각하여 다수의 리세스를 형성하는 단계; 상기 다수의 리세스를 포함한 구조물 상에 제 2 절연막을 증착하는 단계; 상기 제 2 절연막을 식각하여 상기 다수의 리세스가 노출되는 트랜치를 형성하는 단계; 및 상기 트랜치 및 상기 다수의 리세스에 도전물질을 매립하여 퓨즈를 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 제 2 절연막을 증착하기 전, 상기 리세스의 내부와 상기 제 1 절연막 상에 상기 제 1 절연막과 식각비가 다른 제 3 절연막을 증착하는 단계를 더 포함한다.
바람직하게는, 상기 다수의 리세스는 상기 트랜치의 장축과 직교하는 방향으로 평행하게 형성된 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스 중 상기 퓨즈의 블로잉 영역에 가까운 하나가 나머지 보다 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스는 상기 퓨즈의 블로잉 영역에 가까울 수록 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스는 상기 트랜치 장축방향의 중심으로부터 양측 하부에 형성된 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스는 행방향 및 열방향으로 정렬되어 있으며, 상기 퓨즈의 블로잉 영역에 가까운 것이 나머지 보다 폭이 넓은 것을 특징으로 한다.
바람직하게는, 상기 다수의 리세스의 깊이는 상기 트랜치의 깊이의 50%정도인 것을 특징으로 한다.
본 발명은 고집적 반도체 장치 내 포함된 퓨즈를 구리(Cu)로 형성하는 경우, 퓨즈의 하단에 형성한 요철을 통해 구리가 가지는 물성으로 인해 블로잉(blowing) 과정 후 이동하는 것을 방지함으로써, 블로잉되지 않는 현상을 예방하고 이웃한 퓨즈에 피해를 주지않도록 하여 동작의 신뢰성을 확보할 수 있는 장점이 있다.
나아가, 본 발명은 구리를 이용하여 퓨즈를 형성하면서도 블로잉시 발생하는 열적 열화 혹은 잔유물의 이동 등을 방지하면서도 퓨즈가 낮은 저항값을 가질 수 있어 처리속도 지연이나 누설전류 등에 의한 전력 손실을 방지할 수 있다.
본 발명은 반도체 장치의 집적도가 높아지면서 퓨즈(fuse)의 크기가 작아지면서 저항이 증가로 인한 처리속도 지연이나 누설전류로 인해 발생하는 전력 손실을 방지하기 위해 구리를 사용하여 퓨즈를 형성함에도 불구하고 특정 퓨즈의 블로잉 공정시 잔유물에 의한 이웃한 퓨즈의 열적 열화를 방지하고 안정적으로 블로잉할 수 있는 구조를 제안한다. 특히, 블로잉 공정시 잔유물에 의한 결함을 극복하기 위해 퓨즈의 절연층을 요철 형태로 형성하여 블로잉 후 잔유물이 요철 형태의 절연 층으로 인해 이동이 제한되도록 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3a 내지 3c는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도 및 입체도이다. 구체적으로, 도 3a는 반도체 장치 내 퓨즈 박스를 설명하는 평면도이고, 도 3b는 도 3a에 도시된 퓨즈의 입체 구조를 설명하기 위한 입체도이다. 마지막으로, 도 3c는 도 3a에 도시된 절연막을 형성하기 위한 마스크 구조를 설명한다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈 박스(300)에는 다수의 퓨즈(314)가 포함되는데, 각각의 퓨즈(314)는 요철 형태의 상부를 포함하는 절연막(302) 상에 형성되어 있다. 퓨즈(314) 각각은 이웃한 퓨즈(314)와 절연막(302)을 통해 전기적으로 격리되어 있고, 퓨즈(314)의 중심부에는 블로잉 영역이 위치한다. 퓨즈(314)의 하부는 요철 모양으로 형성되어 있는데, 이는 퓨즈(314)의 하부에 위치한 절연막(302)의 상부가 요철 형태로 형성되어 있기 때문이다.
도 3b를 참조하면, 절연막(302)은 이웃한 퓨즈(314) 사이를 전기적으로 절연하기 위한 영역('A')과 퓨즈(314)가 형성되는 공간('C')의 하부에 오목 영역('D') 및 볼록 영역('B')을 포함한다.
도 3a 및 3b를 참조하면, 각각의 퓨즈(314) 하부에는 다수의 오목 영역('D')이 존재하고, 이러한 영역들은 퓨즈(314)의 장축과 직교하는 방향으로 평행하게 형성되어 있다. 하지만, 각각의 오목 영역('D')이 모두 동일한 크기로 형성되는 것이 아니라, 퓨즈(314)의 중심부에 위치한 블로잉 영역에 가까운 곳은 다른 것들보다 더 넓게 형성되는 것이 특징이다.
도 3c는 퓨즈(314)의 하부에 형성된 절연막(302)의 상부에 오목 영역('D')과 볼록 영역('B')을 형성하기 위한 마스크의 구조를 설명하고 있다. 도 3a와 도 3c를 참조하면, 다수의 오목 영역('D') 중 퓨즈(314)의 가운데에 위치하는 블로잉 영역에 가까운 하나가 나머지 보다 폭이 넓게 형성하고 나머지 오목 영역('D')은 모두 동일한 크기로 형성하고 있지만, 본 발명의 다른 실시에에서는 다수의 오목 영역('D')이 퓨즈의 블로잉 영역에 가까울 수록 폭이 넓게 형성할 수도 있다. 블로잉 영역의 주변에 위치한 오목 영역('D')의 폭이 넓은 것은 블로잉 공정 후 양단에 남아있다가 블로잉된 영역으로 이동하는 도전 물질을 오목 영역('D') 내에 가두기 위한 것이다. 퓨즈(314)의 블로잉 영역의 하부에는 볼록 영역('B')을 위치시키고 그 양측에는 폭이 넓은 오목 영역('D')을 형성하면, 블로잉 공정 후에 양단의 도전물질이 블로잉된 영역으로 이동하더라도 오목 영역('D') 내에만 머무르게 할 수 있으므로 볼록 영역('B')을 넘어 블로잉된 퓨즈가 전기적으로 연결되는 것을 방지할 수 있다. 만약, 퓨즈(314)를 구리(Cu)로 형성하는 경우, 구리(Cu)의 물성을 고려하여 절연막(302)의 상부에 오목 영역('D')과 볼록 영역('B')의 단차(즉, 절연막(302)의 요철높이)는 퓨즈(314) 두께의 50%정도로 할 수 있다.
도 4a 내지 도 4h는 도 3a에 도시된 반도체 장치 내 퓨즈의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 절연막(302) 상에 감광막(미도시)을 도포한 후 노광공정 을 통해 패터닝하여 제 1 감광막 패턴(401)을 형성한다.
도 4b를 참조하면, 제 1 감광막 패턴(401)을 식각 마스크로하여 절연막(302)의 상부를 일정 깊이로 식각하여 다수의 리세스(403)를 형성한 후, 남아있는 제 1 감광막 패턴(401)을 제거한다. 여기서, 다수의 리세스(403)는 도 3a에 설명된 절연막(302)의 오목 영역('D')에 대응하고, 각각의 리세스(403) 사이에 식각되지 않은 영역은 볼록 영역('B')에 대응한다.
다수의 리세스(403)의 깊이는 추후 형성될 퓨즈(314)의 두께에 약 50%정도로 한다. 또한, 각각이 리세스(403)는 측면 영역이 중심 영역보다 더 깊이 형성되어 있는데, 이는 절연막(302)을 식각할 때의 조건에 따라 조절이 가능하다. 리세스(403)의 측면 영역이 중심 영역보다 더 깊이 형성되는 경우, 절연막(302)의 요철높이를 보다 더 크게하는 효과가 있다.
도 4c를 참조하면, 다수의 리세스(403)를 포함한 절연막(302) 상에 질화막(304)을 형성한 후, 질화막(304) 상에는 퓨즈가 형성될 트랜치를 형성하기 위한 산화막(306)을 형성한다.
도 4d를 참조하면, 산화막(306) 상에 제 2 감광막 패턴(405)을 형성한 후, 제 2 감광막 패턴(405)을 식각마스크로 하여 노출된 산화막(306) 및 질화막(304)을 제거하여 트랜치(407)를 형성한다. 이때, 트랜치(407)는 다수의 리세스(403)을 통해 절연막(302)에 형성된 오목 영역('D')과 볼록 영역('B')을 노출시킨다.
도 4e를 참조하면, 트랜치(407) 및 산화막(306) 상에 퓨즈를 구성하는 금속층(312)을 형성한다. 일례로, 금속층(312)은 구리(Cu)를 포함한다. 도시되지 않았 지만, 절연층(302)과 산화막(306)으로 구성된 트랜치(407)의 내부에 금속층(312)을 증착하기 전 TiN과 같은 물질을 사용하여 장벽금속막(미도시)을 형성할 수 있다.
도 4f를 참조하면, 금속층(312)에 산화막(306)의 상부가 노출될 때까지 화학적 기계적 연마공정(CMP)을 수행하여 퓨즈(314)를 형성한다.
도 4g를 참조하면, 퓨즈(314)와 산화막(306)의 상부에 다마 세정 공정을 수행한 후, 퓨즈를 보호하기 위한 질화막(316)을 형성한다. 질화막(316) 상에는 패시베이션층(318)을 증착한다.
도 4h를 참조하면, 패시베이션층(318) 상에 제 2 감광막 패턴(320)을 형성하는데, 제 2 감광막 패턴(320)은 퓨즈의 블로잉 영역을 노출시키는 것이 특징이다. 제 2 감광막 패턴(320)을 식각 마스크로 하여 노출된 패시베이션층(318)을 식각한다. 이때, 패시베이션층(318)을 모두 제거하여 퓨즈(314) 상부에 형성된 질화막(316)을 노출시키거나, 블로잉 공정 시 주입되는 레이저의 에너지에 따라 패시베이션층(318)이 질화막(316) 상에 얇게 남아있도록 할 수도 있다. 이후, 남아있는 제 2 감광막 패턴(320)을 제거한다.
도 5는 도 3a에 도시된 반도체 장치 내 퓨즈의 블로잉 공정을 설명하기 위한 단면도이다.
도시된 바와 같이, 블로잉 공정 후 퓨즈(314)의 중심부에 위치한 블로잉 영역이 끊어져 있음을 알 수 있다. 퓨즈(314)가 끊어지면서 하부에 절연막(302)이 노출되어 있다. 이때, 구리(Cu)와 같은 도전물질의 특징으로 인해 블로잉된 영역의 양측에 남아있는 금속물질의 일부가 블로잉 영역 내로 이동하더라도, 절연막(302) 상에 형성된 볼록 영역('B')으로 인해 이동한 금속물질이 전기적으로 연결되지 못한다.
도 6a 내지 6c는 본 발명의 다른 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도 및 입체도이다. 구체적으로, 도 6a는 반도체 장치 내 퓨즈 박스를 설명하는 평면도이고, 도 6b는 도 6a에 도시된 퓨즈의 입체 구조를 설명하기 위한 입체도이다. 마지막으로, 도 6c는 도 6a에 도시된 절연막을 형성하기 위한 마스크 구조를 설명한다.
도 6a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈 박스(600)에는 다수의 퓨즈(614)가 포함되는데, 각각의 퓨즈(614)는 요철 형태의 상부를 포함하는 절연막(602) 상에 형성되어 있다. 도 3a의 실시예와 달리, 퓨즈(614)의 장축 방향으로 중심으로부터 양측에 대응하는 절연막(602)의 상부에 다수의 홈('D')이 형성된 것이 특징이다. 여기서, 다수의 홈('D')은 행방향 및 열방향으로 정렬되어 있으며, 퓨즈(614)의 블로잉 영역에 가까운 것이 나머지 보다 폭이 넓은 것을 특징이다.
도 6b를 참조하면, 절연막(602)은 이웃한 퓨즈(614) 사이를 전기적으로 절연하기 위한 영역('A')과 퓨즈(614)가 형성되는 공간('C')의 하부에 오목 영역('D') 및 볼록 영역('B')을 포함한다. 도 3b와 달리, 본 발명의 다른 실시예에서는 퓨즈(614)의 장축방향 중심부의 하단에 볼록 영역('B')이 형성되어 있는 것이 특징이다. 이러한 절연막(602)의 볼록 영역('B')은 블로잉 공정 후에도 퓨즈(614)를 구성하는 도전물질이 지지되도록 함으로써 블로잉된 영역으로 이동하는 양을 줄일 수 있는 효과가 있다.
도 6c는 퓨즈(614)의 하부에 형성된 절연막(602)의 상부에 오목 영역('D')과 볼록 영역('B')을 형성하기 위한 마스크의 구조를 설명하고 있다. 도 3c에 설명된 마스크와 달리, 퓨즈(614)의 장축방향 중심부의 하단에 절연막(602)의 볼록 영역('B')이 식각되지 않도록 섬(island)형태의 패턴을 포함하고 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치는 구리와 같은 금속물질을 이용하여 형성된 퓨즈의 하부에 절연층을 요철형태로 형성함으로써, 블로잉 공정 후 발생하는 잔유물이 요철형태의 절연층으로 인해 자유롭게 이동할 수 없도록 한다. 이를 위해, 본 발명의 일 실시에에 따른 반도체 장치는 요철 형태의 상부를 포함하는 절연막 및 절연막 상에 형성된 퓨즈를 포함한다.
구체적으로 반도체 장치의 제조 방법을 살펴보면, 제 1 절연막을 식각하여 다수의 리세스를 형성하고, 다수의 리세스를 포함한 구조물 상에 제 2 절연막을 증착한다. 이후, 제 2 절연막을 식각하여 상기 다수의 리세스가 노출되는 트랜치를 형성하고, 트랜치 및 트랜치의 하부에 형성되어 있던 다수의 리세스에 도전물질을 매립하여 퓨즈를 형성한다. 또한, 본 발명에서는 제 2 절연막을 증착하기 전, 상기 리세스의 내부와 상기 제 1 절연막 상에 상기 제 1 절연막과 식각비가 다른 제 3 절연막을 증착하여 이미 형성된 다수의 리세스의 형태 그대로 후속공정에서 노출시킬 수 있도록 한다. 퓨즈를 구성하는 물질로서 구리(Cu)를 사용할 수 있으며, 이경우 구리(Cu)와 하부의 절연막 사이에 TiN와 같은 금속장벽막을 추가로 형성할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1f는 통상적인 반도체 장치 내 퓨즈의 제조 방법을 설명하기 위한 단면도.
도 2a 및 2b는 도 1a 내지 도 1f에 설명된 통상적인 반도체 장치 내 퓨즈의 문제점을 설명하기 위한 단면도 및 평면도.
도 3a 내지 3c는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도 및 입체도.
도 4a 내지 도 4h는 도 3a에 도시된 반도체 장치 내 퓨즈의 제조 방법을 설명하기 위한 단면도.
도 5는 도 3a에 도시된 반도체 장치 내 퓨즈의 블로잉 공정을 설명하기 위한 단면도.
도 6a 내지 6c는 본 발명의 다른 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도 및 입체도.

Claims (16)

  1. 요철 형태의 상부를 포함하는 절연막; 및
    상기 절연막 상에 형성된 퓨즈
    를 포함하며,
    상기 절연막 상부에 구비된 다수의 리세스의 밑면은 측면이 중심보다 깊은 볼록한 형태로 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 절연막의 상부에 다수의 리세스는 상기 퓨즈의 장축과 직교하는 방향으로 평행하게 형성된 것을 특징으로 하는 반도체 장치.
  3. 삭제
  4. 제2항에 있어서,
    상기 다수의 리세스 중 상기 퓨즈 중심부의 블로잉 영역에 가까운 하나가 나머지 보다 폭이 넓은 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 다수의 리세스는 상기 퓨즈 중심부의 블로잉 영역에 가까울 수록 폭이 넓은 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 퓨즈의 장축 방향으로 중심으로부터 양측에 대응하는 절연막의 상부에는 다수의 홈이 형성된 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 다수의 홈은 행방향 및 열방향으로 정렬되어 있으며, 상기 퓨즈 중심부의 블로잉 영역에 가까운 것이 나머지 보다 폭이 넓은 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 절연막의 상부에 요철높이는 상기 퓨즈 두께의 50%인 것을 특징으로 하는 반도체 장치.
  9. 제 1 절연막을 식각하여 다수의 리세스를 형성하는 단계;
    상기 다수의 리세스를 포함한 구조물 상에 제 2 절연막을 증착하는 단계;
    상기 제 2 절연막을 식각하여 상기 다수의 리세스가 노출되는 트랜치를 형성하는 단계; 및
    상기 트랜치 및 상기 다수의 리세스에 도전물질을 매립하여 퓨즈를 형성하는 단계
    를 포함하며,
    상기 절연막 상부에 구비된 다수의 리세스의 밑면은 측면이 중심보다 깊은 볼록한 형태로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제 2 절연막을 증착하기 전, 상기 리세스의 내부와 상기 제 1 절연막 상에 상기 제 1 절연막과 식각비가 다른 제 3 절연막을 증착하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 다수의 리세스는 상기 트랜치의 장축과 직교하는 방향으로 평행하게 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 다수의 리세스 중 상기 퓨즈 중심부의 블로잉 영역에 가까운 하나가 나머지 보다 폭이 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 다수의 리세스는 상기 퓨즈 중심부의 블로잉 영역에 가까울 수록 폭이 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 다수의 리세스는 상기 트랜치 장축방향의 중심으로부터 양측 하부에 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 다수의 리세스는 행방향 및 열방향으로 정렬되어 있으며, 상기 퓨즈 중심부의 블로잉 영역에 가까운 것이 나머지 보다 폭이 넓은 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 다수의 리세스의 깊이는 상기 트랜치의 깊이의 50%인 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020090058760A 2009-06-30 2009-06-30 고집적 반도체 장치를 위한 퓨즈 구조 KR101043865B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090058760A KR101043865B1 (ko) 2009-06-30 2009-06-30 고집적 반도체 장치를 위한 퓨즈 구조
US12/650,321 US8344476B2 (en) 2009-06-30 2009-12-30 Fuse structure for high integrated semiconductor device
US13/687,332 US9196527B2 (en) 2009-06-30 2012-11-28 Fuse structure for high integrated semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090058760A KR101043865B1 (ko) 2009-06-30 2009-06-30 고집적 반도체 장치를 위한 퓨즈 구조

Publications (2)

Publication Number Publication Date
KR20110001287A KR20110001287A (ko) 2011-01-06
KR101043865B1 true KR101043865B1 (ko) 2011-06-22

Family

ID=43379763

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090058760A KR101043865B1 (ko) 2009-06-30 2009-06-30 고집적 반도체 장치를 위한 퓨즈 구조

Country Status (2)

Country Link
US (2) US8344476B2 (ko)
KR (1) KR101043865B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101716113B1 (ko) * 2010-11-03 2017-03-15 삼성전자 주식회사 반도체 소자 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090039200A (ko) * 2007-10-17 2009-04-22 주식회사 하이닉스반도체 퓨즈 박스 및 그 형성 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5672905A (en) * 1992-08-26 1997-09-30 At&T Global Information Solutions Company Semiconductor fuse and method
JP3474415B2 (ja) * 1997-11-27 2003-12-08 株式会社東芝 半導体装置
US7169182B2 (en) * 2001-07-16 2007-01-30 Spinecore, Inc. Implanting an artificial intervertebral disc
US6753210B2 (en) * 2002-09-17 2004-06-22 Taiwan Semiconductor Manufacturing Company Metal fuse for semiconductor devices
EP2002805A3 (en) * 2002-09-19 2009-01-07 Malan De Villiers Intervertebral prosthesis
WO2004066865A2 (en) * 2003-01-31 2004-08-12 Spinalmotion, Inc. Spinal midline indicator
EP1942840A2 (en) * 2005-09-26 2008-07-16 Warsaw Orthopedic, Inc. Hybrid intervertebral spinal fusion implant
KR100843206B1 (ko) * 2006-10-18 2008-07-02 삼성전자주식회사 퓨즈 패턴과 가드링과의 브리지를 방지할 수 있는 반도체 장치
US9059174B2 (en) * 2008-11-05 2015-06-16 Stmicroelectronics, Inc. Method to reduce metal fuse thickness without extra mask

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090039200A (ko) * 2007-10-17 2009-04-22 주식회사 하이닉스반도체 퓨즈 박스 및 그 형성 방법

Also Published As

Publication number Publication date
US20100327402A1 (en) 2010-12-30
US9196527B2 (en) 2015-11-24
US20130089976A1 (en) 2013-04-11
US8344476B2 (en) 2013-01-01
KR20110001287A (ko) 2011-01-06

Similar Documents

Publication Publication Date Title
JP3968045B2 (ja) ヒューズ溶断損傷から保護するための隣接ヒューズ間のクラック止めを含むヒューズ構造
US20090243032A1 (en) Electrical fuse structure
KR101119805B1 (ko) 퓨즈 형성 방법 및 그에 따른 퓨즈 구조
KR100967037B1 (ko) 퓨즈 박스 및 그 형성 방법
KR101043865B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20150032609A (ko) 퓨즈 구조물 및 그 블로잉 방법
KR101119161B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101129860B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101095054B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20120103982A (ko) 퓨즈 패턴 및 그 제조 방법
KR101051176B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20100138058A (ko) 고집적 반도체 장치를 위한 퓨즈 구조
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
KR101033980B1 (ko) 고집적 반도체 장치를 위한 퓨즈 구조
US20220230959A1 (en) Semiconductor structure, method for forming semiconductor structure, and fuse array
KR101087796B1 (ko) 반도체 소자의 퓨즈
CN110556380B (zh) 熔丝单元、熔丝位单元结构及其制造方法
CN113451263A (zh) 电熔丝结构及其形成方法
KR101102048B1 (ko) 반도체 소자의 퓨즈 및 그 제조 방법
KR20110011063A (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR101139485B1 (ko) 반도체소자의 퓨즈 및 그 형성방법
KR20110003678A (ko) 반도체 소자의 퓨즈
KR20110001787A (ko) 반도체 소자의 퓨즈 및 그 형성 방법
KR20110054329A (ko) 고집적 반도체 장치를 위한 퓨즈 구조
KR20060133791A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20090630

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20101217

Patent event code: PE09021S01D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20110531

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110616

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110616

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20140523

Start annual number: 4

End annual number: 4

FPAY Annual fee payment
PR1001 Payment of annual fee
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20160520

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20170526

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20180521

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20190527

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20200526

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20210525

Start annual number: 11

End annual number: 11

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20240327