KR101091390B1

KR101091390B1 - 데이터 통신 장치

Info

Publication number: KR101091390B1
Application number: KR1020040065331A
Authority: KR
Inventors: 아리사와시게루
Original assignee: 소니 주식회사
Priority date: 2003-08-21
Filing date: 2004-08-19
Publication date: 2011-12-07
Also published as: DE602004027778D1; CN1612159A; KR20050020677A; JP2005072138A; JP4403372B2; US7048196B2; US20050127190A1; EP1508871A3; CN100351864C; EP1508871B1; SG109575A1; HK1074902A1; EP1508871A2

Abstract

본 발명은 안테나 수신 신호에 의거한 래치업을 방지한 데이터 통신 장치를 실현하기 위한 것으로서, 상기 목적을 달성하기 위한 수단에 있어서, CMOS 구조를 갖는 리더/라이터 등의 데이터 통신 장치에 있어서, 반도체 회로의 CMOS측의 2개의 MOS의 각 드레인을 각각 출력부로 함과 함께, 전원 접속 MOS의 드레인 출력에 안테나 접속 회로 측으로부터 반도체 회로측으로의 전류의 유입을 방지하는 다이오드를 배치하였다. 본 구성에 의해, 안테나를 통하여 전자파 신호를 수신한 경우라도, 다이오드에 의해 CMOS 내로의 전류 유입이 방지되고, 그 결과, CMOS 구조에 있어서 존재하는 기생 다이오드에 의거한 CMOS 내의 회로에 전류를 계속적으로 발생시키는 래치업이 발생하는 일이 없고, 신뢰성이 높은 데이터 통신 장치가 실현된다.

데이터 통신

Description

데이터 통신 장치{DATA COMMUNICATION DEVICE}

도 1은 리더/라이터 기능과 카드 IC 기능을 일체화한 IC 모듈에 있어서의 외부로부터의 전자파 수신에 의한 영향에 관해 설명하는 도면.

도 2는 일반적인 CMOS 구조의 리더/라이터의 회로 구성을 도시한 도면.

도 3은 일반적인 CMOS 구조의 리더/라이터의 단면 구성을 도시한 도면.

도 4는 본 발명의 제 1의 실시예의 데이터 통신 장치로서의 리더/라이터의 회로 구성을 도시한 도면.

도 5는 본 발명의 제 2의 실시예의 데이터 통신 장치로서의 리더/라이터의 회로 구성을 도시한 도면.

도 6은 본 발명의 제 3의 실시예의 데이터 통신 장치로서의 리더/라이터의 회로 구성을 도시한 도면.

<도면의 부호에 대한 설명>

110 : IC 모듈 111 : IC 카드 회로

112 : 리더/라이터 송신 회로 113 : 리더/라이터 수신 회로

121 : IC 카드용 안테나 122 : 리더/라이터용 안테나

130 : 외부 리더/라이터 200 : 안테나

210 : CMOS 211 : P-MOS

212 : N-MOS 220 : CMOS

221 : P-MOS 222 : N-MOS

230 : 인버터 250 : P형 기반

251 : N영역 252 : P영역

261 : P＋영역 500 : 안테나

510 : CMOS 511 : P-MOS

512 : N-MOS 520 : CMOS

521 : P-MOS 522 : N-MOS

530 : 인버터 571 내지 573 : 다이오드

581 내지 583 : 다이오드 591 : 리미터

기술분야

본 발명은 MOS 트랜지스터의 조합에 의해 구성되는 반도체 회로에 의해 구동하는 안테나를 갖는 리더/라이터 등의 통신기기를 구성하는 데이터 통신 장치에 관한 것이다. 더욱 상세하게는 안테나에 의해 수신되는 외부 자계에 의거한 반도체 회로 내의 래치업 방지 구성을 갖는 데이터 통신 장치에 관한 것이다.

배경 기술

요즘, 무선 데이터 통신을 행하는 비접촉형 IC 카드가 다양한 분야에서 이용 되고 있다. IC 카드는 데이터 처리 수단으로서의 CPU, 데이터 기억 수단으로서의 메모리, 및 데이터 통신 수단을 탑재한 디바이스로서, 예를 들면 IC 카드 내의 메모리에 승차권 정보나 정기 승차권 정보를 격납하고, 역의 개찰에 설치된 리더/라이터에 의해 정보를 판독하고, 판독 정보에 의거한 개찰 제어를 가능하게 하거나, 또는 전자 결제를 행하기 위한 전자 머니로서 이용하거나, 또는 캐시 카드, 사원증, 각종 회원 카드 등의 신분증명서 등으로서 이용하는 등, 다양한 분야에서 이용되고 있다.

IC 카드로부터의 정보의 판독, 또는 IC 카드에 대한 정보의 기록은 IC 카드와의 통신을 실행 가능한 외부 기기, 예를 들면 리더/라이터와의 통신에 의해 행하여진다. 그러나, IC 카드 자신은 내부에 전원을 갖지 않기 때문에, 외부로부터 전력의 공급을 받아서 동작하게 된다. 구체적으로는 IC 카드는 외부 기기로서의 리더/라이터로부터 공급되는 전자파를, IC 카드에 구성된 안테나에 의해 수신하고, 안테나의 양단에 발생한 전압을 정류하여 IC 카드 내의 회로에 대한 전력으로서 공급하는 구성을 갖는다.

이와 같이, IC 카드는 기본적으로, 외부의 리더/라이터로부터의 반송파를 정류하여 직류 전원을 생성하고 이것을 내부의 프로세서나 메모리 등의 회로의 구동용 전원으로 하는 것으로서, 휴대기기 등의 전원을 갖은 장치에 내장하더라도 그 장치 전원을 이용할 수 없다. 그러나, 리더/라이터 기능과 IC 카드 기능을 단일의 반도체 회로 칩상에 일체화하여 구성하면 실장 면적을 저감할 수 있기 때문에, 휴대 전화 등의 소형 기기에 탑재하는데 유리하고, 이와 같은 IC 모듈·칩이 많이 이 용되고 있다. 이와 같은 IC 모듈·칩의 입출력 단자에 리더/라이터용의 안테나와, IC 카드용의 안테나를 접속함에 의해, 외부의 IC 카드 또는 외부의 리더/라이터와 비접촉 통신을 행하는 것이 가능해진다.

휴대기기 등 소형화가 강하게 요구되어 있는 기기에서는 리더/라이터 기능과 IC 카드 기능을 일체화한 IC 모듈·칩을 탑재하는 경우, 리더/라이터용 및 IC 카드용의 2개의 안테나를 겹쳐서 구성하거나, 또는 동일한 안테나를 공용함에 의해 스페이스 효율을 높이고, 비용 저감의 실현을 도모하고 있다. 이와 같은 구성을 개시한 예로서는 예를 들면 특허 문헌 1이 있다.

그러나, 이와 같은 근접 또는 공용 안테나 구성으로 한 경우, IC 카드 기능에 대한 전력 공급을 위해 외부의 리더/라이터 등의 기기로부터 전자파를 안테나에 의해 수신하면, 리더/라이터측의 송신 회로에도 전자파에 의한 전기 신호가 입력되어 리더/라이터측의 반도체 소자 내로 전류가 계속 흐르는 이른바 래치업을 발생시킨다는 문제가 있다. 이것은 리더/라이터측의 반도체 회로로서 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 구조에 기인하는 문제이다.

예를 들면, 도 1에 도시한 바와 같이, IC 카드 회로(111), 리더/라이터 송신 회로(112), 리더/라이터 수신 회로(113)를 구비한 IC 모듈·칩(110)에 있어서, IC 카드용 안테나(121)와, 리더/라이터용 송수신 안테나(122)를 근접하고, 또는 동일한 안테나로서 구성한 경우, 외부 리더/라이터(130)가 출력하는 전자파를 IC 카드용 안테나(121)와, 리더/라이터용 송수신 안테나(122)의 양자에서 수신하는 것으로 된다. 그 결과, 리더/라이터 송신 회로(112)에도 전자파에 의한 전기 신호가 입력 되어 CMOS(Complementary Metal Oxide Semiconductor) 구조를 갖는 리더/라이터의 회로에 래치업을 발생시킨다.

래치업은 반도체 집적 회로로서의 CMOS(Complementary Metal Oxide Semiconductor)의 구조에 기인하여 발생하는 현상이다.

CMOS(Complementary Metal Oxide Semiconductor) 구조에 의해 구성된 리더/라이터의 회로 구성예를 도 2에 도시한다. 도 2에 있어서, 안테나(200)의 양단에는 콘덴서를 통하여 CMOS(210, 220)의 출력단이 접속된다. CMOS(210, 220)는 캐리어가 전자인 N채널의 N-MOS(N채널 MOS 트랜지스터)와, 캐리어가 정공인 P채널의 P-MOS(P채널 MOS 트랜지스터)의 드레인(D)을 상호 접속한 구성을 갖는다.

N-MOS에서는 게이트(G)가 소스(S)에 대해 고전위(positive)가 되면, 소스(S)와 드레인(D) 사이에 N형 채널이 형성되고, 그 사이의 저항치가 감소한다. 이것이 스위치·온에 상당한다. 또한, 게이트가 소스에 대해 저전위(negative)가 되면, 채널이 형성되지 않고, 소스와 드레인 사이의 저항은 크게 되고, 이것이 스위치·오프에 상당한다. 한편, P-MOS에서는 게이트가 소스보다 저전위가 되면, 소스와 드레인사이에 P형 채널이 형성되고, 트랜지스터는 온으로 된다. 또한, 게이트가 소스보다 고전위가 되면, 채널은 형성되지 않고, 트랜지스터는 오프로 된다.

안테나(200)를 통하여 출력되는 신호는 CMOS(210, 220)의 출력(Out1, Out2)에 의해 설정된다. CMOS(210, 220)에는 각각 신호 공급부(도시 생략)로부터 입력 신호(In1, In2)를 입력한다. CMOS(210)에 입력된 신호(In1)는 인버터(230)에 의한 반전 신호이다.

예를 들면, CMOS(210)에 대해 GND 레벨의 입력(In1)이 있은 때, P-MOS(211)가 도통, N-MOS(212)가 비도통의 상태로 되고, VDD 레벨의 신호가 CMOS(210)의 출력(Out1)으로 된다. 또한, 이와 동시에 CMOS(220)에 대해서는 VDD 레벨의 입력(In2)이 입력하고, P-MOS(221)가 비도통, N-MOS(222)가 도통의 상태로 되고, GND 레벨의 신호가 CMOS(220)의 출력(Out2)으로 된다.

한편, CMOS(210)에 대해 VDD 레벨의 입력(In1)이 있은 때, P-MOS(211)가 비도통, N-MOS(212)가 도통의 상태로 되고, GND 레벨의 신호가 CMOS(210)의 출력(Out1)으로 된다. 또한, 이와 동시에 CMOS(220)에 대해서는 GND 레벨의 입력(In2)이 입력하고, P-MOS(221)이 도통, N-MOS(222)가 비도통의 상태로 되고, VDD 레벨의 신호가 CMOS(220)의 출력(Out2)으로 된다.

이들의 2개의 출력 상태가 입력 신호에 의거하여 순차적으로 설정되고, CMOS(210)의 출력(Out1)과 CMOS(220)의 출력(Out2)에 의거한 전류가 안테나(200)로서의 코일부에 발생하고, 입력 신호에 응한 전자파를 외부 출력하고, 외부 기기로서의 예를 들면 리더/라이터의 안테나에 의해 수신되고, 신호가 전달된다.

도 3에, 일반적인 CMOS 구조의 단면도를 도시한다. 도 3의 예는 P형 기반(Psub)(250)의 N영역(Nwell)(251)에 의해 구성되는 P-MOS와, P형 기반(Psub)(250)의 P영역(Pwell)(252)에 의해 구성되는 N-MOS로 이루어지는 CMOS 구조이다. 또한, P형 기반(Psub)(250)과 P영역(Pwell)(252)은 도면에서는 구별하여 도시하고 있지만, 동일 구성을 갖는 영역으로서 설정 가능하다. 도 3의 이 구성은 도 2의 CMOS(210)의 단면 구성, 또는 CMOS(220)의 단면 구성에 상당한다.

CMOS는 이와 같이 캐리어가 전자인 N채널의 N-MOS(N채널 MOS 트랜지스터)와, 캐리어가 정공인 P채널의 P-MOS(P채널 MOS 트랜지스터)에 의해 구성된다.

전술한 바와 같이, N-MOS에서는 게이트(G)가 소스(S)에 대해 고전위(positive)가 되면, 소스(S)와 드레인(D) 사이에 N형 채널이 형성되고, 그 사이의 저항치가 감소한다. 이것이 스위치·온에 상당한다. 또한, 게이트가 소스에 대해 저전위(negative)가 되면, 채널이 형성되지 않고, 소스와 드레인 사이의 저항은 크게 되고, 이것이 스위치·오프에 상당한다. 한편, P-MOS에서는 게이트가 소스보다 저전위가 되면, 소스와 드레인 사이에 P형 채널이 형성되고, 트랜지스터는 온으로 된다. 또한, 게이트가 소스보다 고전위가 되면, 채널은 형성되지 않고, 트랜지스터는 오프로 된다.

도 3의 파선 테두리로 도시한 바와 같이, P-MOS 및 N-MOS 각각의 소스 및 드레인 전극은 각각 PN 접속이 구성되고, 이들의 4개의 부분에는 PN형 다이오드가 구성된다. 이것은 MOS 구성에 있어서 필연적으로 구성되는 다이오드이고, 기생 다이오드라고 불린다.

상기 기생 다이오드에 의거하여, CMOS상에는 도 3에 도시한 PNP 트랜지스터(A), NPN 트랜지스터(B), PNP 트랜지스터(C)의 3개의 트랜지스터를 갖는 회로 구성이 설정되어 버리게 된다. 이와 같은 기생 다이오드에 의거하여 생성되는 회로에 의해 래치업이 발생한다고 생각된다.

래치업의 발생 시퀀스에 관해 설명한다. 래치업은 이하의 (1) 내지 (6)의 순서에 의해 발생하는 것이라고 생각된다.

(1) 우선, 외부로부터의 전자파에 의해 전기 신호가 출력부에 발생하면, P-MOS측의 드레인(D)의 P영역(261)으로부터 N영역(Nwell)(251)에 대해 순방향 전류가 흐른다.

(2) 이 결과, N영역(Nwell)(251) 내의 기생 다이오드에 의거한 PNP 트랜지스터(A)가 ON으로 된다.

(3) PNP 트랜지스터(A)가 ON으로 됨에 의해, 트랜지스터(A)를 통하여 전류가, P영역(252)(=P형 기반(250))에 흐르고, P영역(252) 및 P형 기반(250)의 전위가 상승한다.

(4) 이 결과, P영역(252)에 있어서의 기생 다이오드에 의거한 NPN 트랜지스터(B)가 ON으로 된다.

(5) NPN 트랜지스터(B)가 ON으로 됨으로써, NPN 트랜지스터(B)를 통하여 N영역(251)으로부터 P영역(252)(=P형 기반(250))으로 전류가 흐르고, N영역(251)의 전위가 저하된다.

(6) N영역(251)의 전위 저하에 수반하여, N영역(251) 내의 기생 다이오드에 의거한 PNP 트랜지스터(C)가 ON으로 된다. 이 결과, PNP 트랜지스터(C)를 통하여 전원(VDD)으로부터의 전류가 N영역(251)으로부터 P영역(252)(=P형 기반(250))에 발생하고, P영역(252)(=P형 기반(250))의 전위를 상승시킨다.

(6)은 (3)의 상태와 마찬가지이고, 그 후 (6) →(3) →(4) →(5) →(6) →(3) →(4) …로 (3) 내지 (6)의 상태 변화를 영속적으로 반복하고, 리더/라이터측의 CMOS 구조 내를 전류가 계속 흐르게 된다. 결과로서, 전원, 예를 들면 전지의 전력 소비를 발생시키고, 또한 소자의 열화를 발생시킨다는 문제를 야기한다. 또한, 리더/라이터로서 기능하는 경우의 정상적인 신호 출력도 저해한다는 문제도 발생시키게 된다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 감안하여 이루어진 것으로, 외부로부터 입력되는 신호에 의거하여 발생하는 래치업을 방지하는 것을 가능하게 한 데이터 통신 장치를 제공하는 것을 목적으로 한다.

본 발명의 제 1의 특징은,

데이터 통신 장치로서,

안테나와,

상기 안테나를 통한 통신 데이터 출력을 위한 신호를 생성하는 반도체 회로와,

상기 반도체 회로의 출력부와 상기 안테나를 접속하는 안테나 접속 회로를 가지며,

상기 반도체 회로는,

CMOS(Complementary Metal Oxide Semiconductor) 구조를 갖는 반도체 회로이고, 상기 안테나 접속 회로에 대한 출력부로서, CMOS의 구성 부위로서의 P-MOS 및 N-MOS 중, 전원에 접속된 MOS의 전원 접속 MOS 드레인부와, 그라운드에 접속된 MOS의 그라운드 접속 MOS 드레인부의 2출력 구성을 가지며,

상기 안테나 접속 회로는,

상기 전원 접속 MOS 드레인부의 출력에 CMOS측으로의 전류 유입을 방지하는 전기 소자를 구비한 구성인 것을 특징으로 하는 데이터 통신 장치에 있다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 전기 소자는 다이오드인 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 반도체 회로는 CMOS의 구성 부위로서의 P-MOS를 전원 접속 MOS로 하고, N-MOS를 그라운드 접속 MOS로 하고, 상기 P-MOS 및 N-MOS의 각 드레인부로 이루어지는 2출력 구성을 갖는 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 안테나 접속 회로는 또한, 상기 그라운드 접속 MOS의 드레인부 출력에 CMOS측으로부터 상기 안테나 접속 회로에 대한 전류 유입을 방지하는 전기 소자를 구비한 구성인 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 안테나 접속 회로는 또한, 상기 CMOS의 구성 부위로서의 전원 접속 MOS의 드레인부와, 그라운드 접속 MOS의 드레인부의 2출력부에, 전위 과잉저하 방지용 회로 소자를 접속한 구성을 갖는 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 전위 과잉저하 방지용 회로 소자는 다이오드를 통한 그라운드 접속 구성으로 이루어지는 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 안테나 접속 회로는 또한, 상기 안테나에 병렬하고, 상기 안테나의 양 단부의 전위차의 과잉상승 방지용의 리미터를 접속한 구성인 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 안테나 접속 회로는 상기 안테나의 양 단부 각각에 대응하는 반도체 회로로부터의 출력부의 한쪽만에, 상기 반도체 회로 내의 전원 접속 MOS 드레인부로의 전류 유입을 방지하는 전기 소자를 구비한 구성인 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 데이터 통신 장치는 상기 안테나 또는 상기 안테나에 근접하여 설치된 제 2의 안테나를 통하여 수신하는 전자파에 의거한 전력 공급을 받는 IC 카드 기능을 갖는 구성인 것을 특징으로 한다.

또한, 본 발명의 데이터 통신 장치의 한 실시예에 있어서, 상기 데이터 통신 장치는 상기 안테나를 통한 데이터 통신에 의해, 통신 대상 기기에 대한 데이터 기록 또는 통신 대상 기기로부터의 데이터 판독을 실행하는 리더라이터로서의 기능을 갖음과 함께, 상기 안테나 또는 상기 안테나에 근접하여 설치된 제 2의 안테나를 통하여 수신하는 전자파에 의거한 전력 공급을 받는 IC 카드 기능을 갖는 구성인 것을 특징으로 한다.

또한, 본 발명의 또다른 목적, 특징이나 이점은 후술하는 본 발명의 실시예나 첨부하는 도면에 의거한 보다 상세한 설명에 의해 분명하게 될 것이다.

이하, 도면을 참조하면서 본 발명의 데이터 통신 장치의 실시예에 관해 상세히 설명한다.

본 발명에 관한 데이터 통신 장치는 CMOS(Complementary Metal Oxide Semiconductor) 구조로 이루어지는 반도체 회로부를 가지며, CMOS(Complementary Metal Oxide Semiconductor)에 입력되는 신호에 응한 출력을, 안테나 접속 회로부를 통하여 안테나에 전달하고, 안테나를 통하여 통신 데이터를 출력하는 기기, 예를 들면 리더/라이터로서 적용된다.

제 1의 실시예

본 발명의 제 1 실시예에 관한 CMOS(Complementary Metal Oxide Semiconductor) 구조에 의해 구성된 반도체 회로부를 갖는 데이터 통신 장치로서의 리더/라이터의 회로 구성예를 도 4에 도시한다.

도 4에 있어서, 안테나(500)의 양단에는 콘덴서를 통하여 CMOS(510, 520)의 출력단이 접속된다. 도 4에 있어서, CMOS(510, 520)을 포함하는 좌측의 회로는 IC 모듈로서의 반도체 소자 내부의 회로 구성이고, 우측은 반도체 소자의 출력 핀에 의해 접속된 안테나 접속 회로부로서의 외부 회로이다.

CMOS(510, 520)는 캐리어가 정공인 P채널의 P-MOS(P채널 MOS 트랜지스터)(511, 521)와, 캐리어가 전자인 N채널의 N-MOS(N채널 MOS 트랜지스터)(512, 522)를 갖는다.

CMOS(510, 520)에 있어서, P-MOS(511, 521)가 전원(VDD)에 접속된 전원 접속 MOS이고, N-MOS(512, 522)가 그라운드에 접속된 그라운드 접속 MOS이다. 각 MOS의 드레인(D)은 각각 외부 회로(안테나 접속 회로)에 접속 가능한 출력부로서 설정된 구성이다.

즉, 반도체 소자측의 CMOS(510)는 P-MOS(511)의 드레인부 출력(a1), N-MOS(512)의 드레인부 출력(a2)을 가지며, 또한, CMOS(520)는 P-MOS(521)의 드레인부 출력(b1), N-MOS(522)의 드레인부 출력(b2)을 가지며, 총계 4개의 출력부를 갖고 있다. 이들의 4출력부는 예를 들면 반도체 소자의 출력 핀에 의해 구성된다.

N-MOS(512, 522)에서는 게이트(G)가 소스(S)에 대해 고전위(positive)가 되면, 소스(S)와 드레인(D) 사이에 N형 채널이 형성되고, 그 사이의 저항치가 감소한다. 이것이 스위치·온에 상당한다. 또한, 게이트가 소스에 대해 저전위(negative)가 되면, 채널이 형성되지 않고, 소스와 드레인 사이의 저항은 크게 되고, 이것이 스위치·오프에 상당한다. 한편, P-MOS(511, 521)에서는 게이트가 소스보다 저전위가 되면, 소스와 드레인 사이에 P형 채널이 형성되고, 트랜지스터는 온으로 된다. 또한, 게이트가 소스보다 고전위가 되면, 채널은 형성되지 않고, 트랜지스터는 오프로 된다.

안테나(500)을 통하여 출력되는 신호는 CMOS(510, 520)의 출력(Out1, Out2)에 의해 설정된다. CMOS(510, 520)에는 각각 신호 공급부(도시 생략)로부터 입력 신호(In1, In2)를 입력한다. CMOS(510)에 입력되는 신호(In1)는 인버터(530)에 의 한 반전 신호이고, CMOS(520)에 입력되는 신호(In1)는 비반전 신호이다.

본 발명에 있어서는 CMOS(510), 및 CMOS(520)의 출력측을 2개로 분기하고, 한쪽으로부터의 전류 유입을 방지하는 전기 소자, 예를 들면 다이오드를 통하여 안테나(500) 회로에 접속하고 있다. 구체적으로는 CMOS(510)의 P-MOS(511)의 드레인(D)부로부터의 출력(a1)에 대해, CMOS(510)로부터 외부 회로 방향의 전류 출력만을 허용하는 다이오드(571)를 통하여 안테나(500) 접속 회로에 접속하고, CMOS(510)의 N-MOS(512)의 드레인(D)부로부터의 출력(a2)에 대해, CMOS(510)에 대한 외부 회로로부터의 전류 입력만을 허용하는 다이오드(572)를 통하여 안테나(500) 접속 회로에 접속하고 있다. 또한, 이들의 2분기 출력의 안테나(500) 접속 회로의 접합점에, 전위 과잉저하 방지용 회로 소자, 구체적으로는 다이오드(573)을 통한 그라운드(접지) 접속부를 마련하고 있다.

마찬가지로, CMOS(520)의 P-MOS(521)의 드레인(D)부로부터의 출력(b1)에 대해, CMOS(520)로부터 외부 회로 방향의 전류 출력만을 허용하는 다이오드(581)를 통하여 안테나(500) 접속 회로에 접속하고, CMOS(520)의 N-MOS(582)의 드레인(D)부로부터의 출력(a2)에 대해, CMOS(520)에 대한 외부 회로로부터의 전류 입력만을 허용하는 다이오드(582)를 통하여 안테나(500) 접속 회로에 접속하고 있다. 또한, 이들의 2분기 출력의 안테나(500) 접속 회로의 접합점에 다이오드(583)를 통한 그라운드(접지) 접속부를 마련하고 있다.

예를 들면, CMOS(510)에 대해 GND 레벨의 입력(In1)이 있은 때, P-MOS(511)가 도통, N-MOS(512)가 비도통의 상태로 되고, VDD 레벨의 신호가 P-MOS(511)의 출 력(a1)으로서 설정되고, 다이오드(571)를 통하여, 안테나(500) 접속 회로에 출력된다. 또한, 이와 동시에 CMOS(520)에 대해서는 VDD 레벨의 입력(In2)이 입력하고, P-MOS(521)가 비도통, N-MOS(522)가 도통의 상태로 되고, GND 레벨의 신호가 N-MOS(522)의 출력(b2)으로서 설정되고, 다이오드(582)를 통하는 전류에 의해 안테나(500) 접속 회로의 전위가 GND 레벨로 설정된다.

한편, CMOS(510)에 대해 VDD 레벨의 입력(In1)이 있은 때, P-MOS(511)가 비도통, N-MOS(512)가 도통의 상태로 되고, GND 레벨의 신호가 N-MOS(512)의 출력(a2)으로서 설정되고, 다이오드(572)를 통하는 전류에 의해 안테나(500) 접속 회로의 전위가 GND 레벨로 설정된다. 또한, 이와 동시에 CMOS(520)에 대해서는 GND 레벨의 입력(In2)이 입력하고, P-MOS(521)가 도통, N-MOS(522)가 비도통의 상태로 되고, VDD 레벨의 신호가 P-MOS(521)의 출력(b1)으로서 설정되고, 다이오드(581)를 통하여, 안테나(500) 접속 회로에 출력된다.

이들의 2개의 출력 상태가 입력 신호에 의거하여 순차적으로 설정되고, CMOS(510)의 출력(Out1)과 CMOS(520)의 출력(Out2)에 의거한 전류가 안테나(500)로서의 코일부에 발생하고, 입력 신호에 응한 전자파를 외부 출력하고, 외부 기기로서의 예를 들면 외부의 리더/라이터의 안테나에 의해 수신되고, 신호가 전달된다.

다음에, 안테나(500)를 통하여 외란으로서의 전자파를 수신한 경우의 동작에 관해 설명한다.

외란으로서의 전자파를 안테나(500)가 수신하면, 도면에 도시한 (A) 및 (B)의 포인트, 즉 반도체 소자와 외부 회로의 접속부에 전위 변화가 발생한다. 예를 들면 (A)의 전위가 상승한 경우, 다이오드(571)에 의해 전류의 CMOS(510)의 P-MOS(511)의 출력부(a1)측으로 흐르는 일이 없고, P-MOS(511)의 출력(a1)의 전위의 상승은 방지되고, 전원(VDD)의 전위 상승이 방지된다. 또한, (A)의 전위가 상승한 경우, 다이오드(572)를 통하여 CMOS(510)의 N-MOS(512)의 출력부(a2)측으로 전류가 흐르지만, N-MOS(512)를 통하여 그라운드로 흐를 뿐으로 된다. 따라서 (A)의 전위가 상승한 경우, CMOS(510)의 구성 요소로서의 P-MOS(511)과 P-MOS(511)를 통하는 전류를 발생시키는 래치업을 일으키는 일은 없다.

즉, 전술한 배경 기술의 란에서, 도 3을 참조하여 설명한 바와 같이, 래치업은 이하의 (1) 내지 (6)의 시퀀스에 의해 발생한다. 이하의 설명에 있어서 참조 부호는 도 3을 참조할 것.

(5) NPN 트랜지스터(B)가 ON으로 됨으로써, NPN 트랜지스터(B)를 통하여 N영역(251)으로부터 P영역(252)(=P형 기반(250))에 전류가 흐르고, N영역(251)의 전위가 저하된다.

(6) N영역(251)의 전위 저하에 수반하여, N영역(251) 내의 기생 다이오드에 의거한 PNP 트랜지스터(C)가 ON으로 된다. 이 결과, PNP 트랜지스터(C)를 통하여 전원(VDD)으로부터의 전류가 N영역(251)으로부터 P영역(252)(=P형 기반(250))에 발생하고, P영역(252)(=P형 기반(250))의 전위를 상승시킨다. 이하, (3) 내지 (6)의 반복으로 된다.

본 실시예의 구성에서는 외부로부터의 전자파에 의해 전기 신호가 출력부(A)에 발생한 경우라 하더라도, 상술한 스텝(1)의 P-MOS측의 드레인(D)의 P영역(261)으로부터 N영역(Nwell)(251)에 대해 순방향 전류가 흐르는 일이 없고, 결과로서, 상기 (1) 내지 (6)의 동작이 발생하지 않는다. 따라서, 본 실시예의 구성에 의해, 외부로부터의 신호 안테나(500)를 통하는 신호 입력에 의한 래치업이 방지된다.

도 4에 있어서, CMOS(510)의 동작에 관해 설명하였지만, CMOS(540)에 대해서도 완전히 같은 구성을 가지며, 같은 효과를 이루는 구성으로 되어 있다. (B)의 전위가 상승한 경우, 다이오드(581)에 의해 전류의 CMOS(520)의 P-MOS(521)의 출력부(b1)측으로 흐르는 일이 없고, P-MOS(521)의 출력(b1)의 전위의 상승은 방지되고, 전원(VDD)의 전위 상승이 방지된다. 또한, (B)의 전위가 상승한 경우, 다이오드(582)를 통하여 CMOS(520)의 N-MOS(522)의 출력부(b2)측으로 전류가 흐르지만, N-MOS(522)를 통하여 그라운드로 흐를 뿐으로 된다. 따라서 (A)의 전위가 상승한 경우, CMOS(520)의 구성 요소로서의 P-MOS(521)와 P-MOS(521)를 통하는 전류를 발생시키는 래치업을 일으키는 일은 없다.

또한, 외부로부터의 외란으로서의 수신 전자파에 의해, 예를 들면 (A) (B)의 전위가 저하된 경우, 다이오드(573, 583)에 의해 (A) 및 (B)의 전위의 이상 저하는 방지된다. 예를 들면, (A) 및 (B)점의 전위를 -0.7 이하가 되지 않도록, 다이오드(573, 583)가 설정된다. 따라서, 외부 자계에 의한 안테나(500)를 통하는 신호 입력에 의거한 이상한 전위 저하가 방지되고, (A) 및 (B)점의 전위 저하에 의거한 LSI측과 외부 회로 사이의 전류 발생에 대해서도 방지 가능해진다.

도면에 있어서 안테나(500)에 병렬로 접속된 소자는 내압 대책용의 리미터(591)로서, 안테나(500)의 양단의 전위차를 일정한 임계치 레벨(Vmax) 이하로 억제하기 위해 접속된다. 리미터(591)에 의해, (A) (B)의 이상한 전위차 발생이 억제되고, CMOS의 드레인측의 이상한 전위 상승을 억제하는 것이 가능해진다.

제 2의 실시예

다음에, 본 발명의 제 2의 실시예의 구성에 관해, 도 5를 참조하여 설명한다. 도 5에 있어서, 도 4(제 1의 실시예)와 같은 부위에 대해서는 동일한 참조 부호를 나타내고 있다.

제 2의 실시예의 구성에서는 제 1의 실시예과 마찬가지로, CMOS(510), 및 CMOS(520)의 출력측을 2개로 분기하고 있지만, 한쪽만을 다이오드를 통하여 안테나(500) 회로에 접속하고 있다. 구체적으로는 CMOS(510)의 P-MOS(511)의 드레인(D)부로부터의 출력(a1)에 대해, CMOS(510)로부터 외부 회로 방향의 전류 출력을 허용하는 다이오드(571)을 통하여 안테나(500) 접속 회로에 접속하고 있다.

제 1의 실시예과 달리, CMOS(510)의 N-MOS(512)의 드레인(D)부로부터의 출력(a2)에 대해서는 다이오드를 마련하는 일 없이, 안테나(500) 접속 회로에 접속하고 있다. 또한, 이들의 2분기 출력의 안테나(500) 접속 회로의 접합점에는 제 1의 실시예에서 나타낸 다이오드를 통한 그라운드(접지) 접속부를 마련하지 않는다. CMOS(520)의 출력부도 같은 구성이다.

본 제 2의 실시예의 구성에서도, 제 1의 실시예과 마찬가지로 외란으로서의 전자파를 안테나(500)가 수신한 경우, 도면에 도시한 (A) 및 (B)의 포인트의 전위가 상승한 경우, 다이오드(571, 581)에 의해 CMOS(510)의 P-MOS(511)의 출력부(a1)와, CMOS(520)의 P-MOS(521)의 출력부(b1)의 전위 상승이 방지되고, 래치업의 발생 방지가 가능하다.

제 3의 실시예

다음에, 본 발명의 제 3의 실시예의 구성에 관해, 도 6을 참조하여 설명한다. 도 6에 있어서, 도 4(제 1의 실시예)와 같은 부위에 대해서는 동일한 참조 부호를 나타내고 있다.

제 3의 실시예의 구성에서는 제 1의 실시예과 마찬가지로 CMOS(510), 및 CMOS(520)의 출력측을 2개로 분기하고 있지만, CMOS(510)에 대해서만 다이오드(571, 572)를 접속한 구성으로 하였다.

CMOS(510)의 P-MOS(511)의 드레인(D)부로부터의 출력(a1)에 대해, CMOS(510)로부터 외부 회로 방향의 전류 출력을 허용하는 다이오드(571)을 통하여 안테나(500) 접속 회로에 접속하고, CMOS(510)의 N-MOS(512)의 드레인(D)부로부터의 출력(a2)에 대해, CMOS(510)에 대한 외부 회로로부터의 전류 입력을 허용하는 다이오드(572)를 통하여 안테나(500) 접속 회로에 접속하고 있다. 또한, 이들의 2분기 출력의 안테나(500) 접속 회로의 접합점에 다이오드(573)을 통한 그라운드(접지) 접속부를 마련하고 있다.

한쪽의 CMOS(520)의 출력측은 다이오드를 통하지 않고 단락한 출력부로서 구성하고 있다.

본 구성으로 한 경우에 있어서도, 결과로서는 제 1의 실시예과 마찬가지로, 외란으로서의 전자파를 안테나(500)가 수신한 경우, 도면에 도시한 (A) 포인트의 전위가 상승하지만, 다이오드(571)에 의해 CMOS(510)의 P-MOS(511)의 출력부(a1)의 전위 상승이 방지되고, (A)의 전위 상승에 의거한 CMOS(510)측으로의 전류가 발생하지 않는다. 또한, CMOS(510)측으로의 전류 발생에 의한 (A)의 전위 변화의 발생이 방지되기 때문에, CMOS(520)측에서, 포인트(B)의 전위 변화도 억제되게 되고, 결과로서, CMOS(520)의 P-MOS(521)의 출력부(b1)의 전위 상승도 억제되게 되기 때문에, 래치업의 발생 방지가 가능해진다.

이상, 특정한 실시예를 참조하면서, 본 발명에 관해 상세히 해석하여 왔다. 그러나, 본 발명의 요지를 일탈하지 않는 범위에서 당업자가 상기 실시예의 수정이나 대용을 해낼 수 있는 것은 자명하다. 즉, 예시라는 형태로 본 발명을 개시하여 온 것이고, 한정적으로 해석되어야 할 것이 아니다. 본 발명의 요지를 판단하기 위해서는 모두(冒頭)에 기재한 특허청구의 범위의 란을 참작하여야 한다.

이상, 설명한 바와 같이, 본 발명에 의하면, CMOS 구조를 갖는 리더/라이터 등의 데이터 통신 장치에 있어서, 안테나를 통하여 전자파 신호를 수신한 경우라 하여도, 반도체 회로와, 안테나 접속 회로의 접속부에 배치한 다이오드에 의해, CMOS 구조 내에 대한 전류의 유입의 방지가 가능해지고, 그 결과, CMOS 구조에 있어서 존재하는 기생 다이오드에 의거한 CMOS 내의 회로에 전류를 계속적으로 발생시키는 래치업이 발생하는 일 없이, 신뢰성이 높은 데이터 통신 장치로서 적용 가능해진다.

또한, 본 발명에 의하면, 외부로부터의 전자파 수신에 의해 전력 공급을 받는 카드 IC 기능부와, 리더/라이터부를 병설한 기기에 있어서, 카드 IC측에서 외부로부터의 수신 전자파에 의거한 전력 공급을 받는 경우에 있어도, 리더/라이터부에 래치업이 발생하는 일이 없기 때문에, 카드 IC 기능부와 리더/라이터부를 병설한 기기의 신뢰성을 향상시키는 것이 가능해지고, 카드 IC 기능부와 리더/라이터부를 병설한 신뢰성이 높은 기기로서 이용 가능하다.

본 발명의 구성에 의하면, CMOS 구조를 갖는 리더/라이터 등의 데이터 통신 장치에 있어서, 반도체 회로의 CMOS측의 2개의 MOS의 각 드레인을 각각 출력부로 함과 함께, 전원 접속 MOS의 드레인 출력에 안테나 접속 회로측으로부터 반도체 회로측으로의 전류의 유입을 방지하는 소자, 예를 들면 다이오드를 배치하였기 때문에, 안테나를 통하여 전자파 신호를 수신한 경우라도, 다이오드에 의해 CMOS 내로의 전류 유입이 방지되고, 그 결과, CMOS 구조에 있어서 존재하는 기생 다이오드에 의거한 CMOS 내의 회로에 전류를 계속적으로 발생시키는 래치업이 발생하는 일 없이, 신뢰성이 높은 데이터 통신 장치가 실현된다.

또한, 본 발명에 의하면, 외부로부터의 전자파 수신에 의해 전력 공급을 받는 카드 IC 기능부와, 리더/라이터부를 병설한 기기에 있어서, 카드 IC측에서 외부로부터의 수신 전자파에 의거한 전력 공급을 받는 경우에 있어서도, 리더/라이터부에 래치업이 발생하는 일이 없기 때문에, 카드 IC 기능부와 리더/라이터부를 병설한 기기의 신뢰성을 향상시키는 것이 가능해진다.

또한, 본 발명에 의하면, 외부로부터의 전자파 수신에 의한 래치업을 발생시키는 일이 없고, 전원이 되는 배터리의 낭비를 억제하는 것이 가능해짐과 함께, 소자의 열화도 방지된다.

Claims

데이터 통신 장치로서,

안테나와,

상기 안테나를 통한 통신 데이터 출력을 위한 신호를 생성하는 반도체 회로와,

상기 반도체 회로의 출력부와 상기 안테나를 접속하는 안테나 접속 회로를 가지며,

상기 반도체 회로는,

CMOS(Complementary Metal Oxide Semiconductor) 구조를 갖는 반도체 회로이고, 상기 안테나 접속 회로에 대한 출력부로서, CMOS의 구성 부위로서의 P-MOS 및 N-MOS 중, 전원에 접속된 MOS의 전원 접속 MOS 드레인부와, 그라운드에 접속된 MOS의 그라운드 접속 MOS 드레인부의 2출력 구성을 가지며,

상기 안테나 접속 회로는,

상기 전원 접속 MOS 드레인부의 출력에 CMOS측으로의 전류 유입을 방지하는 전기 소자를 구비하고,

상기 데이터 통신 장치는,

상기 안테나를 통한 데이터 통신에 의해, 통신 대상 기기에 대한 데이터 기록 또는 통신 대상 기기로부터의 데이터 판독을 실행하는 리더라이터로서의 기능을 갖음과 함께, 상기 안테나 또는 상기 안테나에 근접하여 설치된 제 2의 안테나를 통하여 수신하는 전자파에 의거한 전력 공급을 받는 IC 카드 기능을 갖는 구성인 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 전원 접속 MOS 드레인부의 출력에 CMOS측으로의 전류 유입을 방지하는 전기 소자는 다이오드인 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 반도체 회로는 CMOS의 구성 부위로서의 P-MOS를 전원 접속 MOS로 하고, N-MOS를 그라운드 접속 MOS로 하고, 상기 P-MOS 및 N-MOS의 각 드레인부로 이루어지는 2출력 구성을 갖는 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 안테나 접속 회로는 또한,

상기 그라운드 접속 MOS의 드레인부 출력에 CMOS측으로부터 상기 안테나 접속 회로에 대한 전류 유입을 방지하는 전기 소자를 구비한 구성인 것을 특징으로 하는 데이터 통신 장치.
제 4항에 있어서,

상기 그라운드 접속 MOS의 드레인부 출력에 CMOS측으로부터 상기 안테나 접속 회로에 대한 전류 유입을 방지하는 전기 소자는 다이오드인 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 안테나 접속 회로는 또한,

상기 CMOS의 구성 부위로서의 전원 접속 MOS의 드레인부와, 그라운드 접속 MOS의 드레인부의 2출력부에, 전위 과잉저하 방지용 회로 소자를 접속한 구성을 갖는 것을 특징으로 하는 데이터 통신 장치.
제 6항에 있어서,

상기 전위 과잉저하 방지용 회로 소자는 다이오드를 통한 그라운드 접속 구성으로 이루어지는 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 안테나 접속 회로는 또한,

상기 안테나에 병렬하고, 상기 안테나의 양 단부의 전위차의 과잉상승 방지용의 리미터를 접속한 구성인 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 안테나 접속 회로는,

상기 안테나의 양 단부 각각에 대응하는 반도체 회로로부터의 출력부의 한쪽만에, 상기 반도체 회로 내의 전원 접속 MOS 드레인부로의 전류 유입을 방지하는 전기 소자를 구비한 구성인 것을 특징으로 하는 데이터 통신 장치.
제 9항에 있어서,

상기 반도체 회로 내의 전원 접속 MOS 드레인부로의 전류 유입을 방지하는 전기 소자는 다이오드인 것을 특징으로 하는 데이터 통신 장치.
제 1항에 있어서,

상기 데이터 통신 장치는,

상기 안테나 또는 상기 안테나에 근접하여 설치된 제 2의 안테나를 통하여 수신하는 전자파에 의거한 전력 공급을 받는 IC 카드 기능을 갖는 구성인 것을 특징으로 하는 데이터 통신 장치.
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