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KR101087344B1 - 도전성 범프와 그 제조 방법 및 전자 부품 실장 구조체 - Google Patents

도전성 범프와 그 제조 방법 및 전자 부품 실장 구조체 Download PDF

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KR101087344B1
KR101087344B1 KR1020097015956A KR20097015956A KR101087344B1 KR 101087344 B1 KR101087344 B1 KR 101087344B1 KR 1020097015956 A KR1020097015956 A KR 1020097015956A KR 20097015956 A KR20097015956 A KR 20097015956A KR 101087344 B1 KR101087344 B1 KR 101087344B1
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South Korea
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conductive filler
conductive
bump
resin
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다이스케 사쿠라이
요시히코 야기
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파나소닉 주식회사
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Abstract

본 발명은 전자 부품의 전극면에 형성된 도전성 범프로서, 도전성 범프가, 상이한 도전 필러 함유율을 갖는 복수의 감광성 수지층으로 이루어지는 구성을 갖는다. 이에 의해, 전극과 도전성 범프의 접착 강도의 향상과 접속 저항의 저감이라는 상반되는 기능을 구비한 도전성 범프를 실현할 수 있다.

Description

도전성 범프와 그 제조 방법 및 전자 부품 실장 구조체{CONDUCTIVE BUMP, METHOD FOR PRODUCING THE SAME, AND ELECTRONIC COMPONENT MOUNTED STRUCTURE}
본 발명은, 반도체 소자의 전극 단자 또는 회로 기판의 접속 단자 상에 형성된 도전성 범프에 관한 것으로, 특히 협피치화된 반도체 소자를 회로 기판 상의 접속 단자에 확실하게 실장할 수 있는 도전성 범프와 그 제조 방법 및 전자 부품 실장 구조체에 관한 것이다.
최근, 휴대전화나 노트 퍼스널컴퓨터, PDA, 디지털 비디오 카메라 등으로 대표되는 모바일 기기는, 그 소형·박형·경량화·고기능화를 실현하기 위한 기술 개발이 급속하게 진행되고 있다.
이 기술 개발을 지지하는 주요한 전자 부품이 반도체 소자이고, 반도체 소자의 박형, 고밀도화, 즉 배선 룰의 미세화, 전극 단자의 다핀화가 현저하게 진전되고 있다. 그것에 수반하여, 반도체 소자의 절연층은, 저유전율화(Low-k화)의 요구가 강해져, p-SiOC나 유기 폴리머 등의 다공성의 층으로 치환되고 있다. 그러한 것 중, 반도체 소자를 실장 기판에 플립 칩 실장할 때에 이용하는 범프에 관해서도 강한 요구가 이루어지고 있다.
종래, 각종 배선 기판 상에, 예를 들면 반도체 소자 등의 전자 부품을 고밀 도로 실장하는 기술로서, 플립 칩 실장 기술이 있다. 통상의 플립 칩 실장은, 예를 들면 LSI 등의 반도체 소자에 형성된 전극 단자 상에, 예를 들면 약 150μm 직경의 땜납이나 금 등의 금속 범프를 미리 형성한다. 그 후, 반도체 소자를 압접·가열하여, 실장 기판의 접속 단자와 페이스다운 본딩으로 범프 접속하여 실장한다.
특히, 현저한 다핀화에 대응하기 위해, 반도체 소자의 회로 형성면 전체를 이용하여 범프를 형성하고 있다. 이 범프 형성 방식은 에리어 범프 방식이라고 불리는데, 실장 시에 배선 기판의 실장 에리어 전체의 휘어짐으로의 추종이 필요해지므로, 고애스펙트비를 갖는 범프가 요구된다. 예를 들면, 전극 단자수가 5000개를 초과하는 차세대 LSI를 회로 기판에 실장하기 위해서는, 100μm 이하의 협피치에 대응한 고애스펙트의 범프 형성이 필요해진다. 그러나, 현재의 땜납 범프 형성 기술에서는, 그것에 대응하는 것이 어렵다. 종래, 범프 형성 기술로서는, 도금법이나 스크린 인쇄법 등이 이용되고 있는데, 도금법은 협피치에는 적합하지만, 공정이 복잡해지는 점에서 생산성에 문제가 있다. 또, 스크린 인쇄법은, 생산성에는 우수하지만, 마스크를 이용하므로 협피치화와 고애스펙트화의 양립이 곤란하다.
또, 에리어 범프 방식에서는, 반도체 소자의 전극 단자 바로 아래에 취약한 유전체층이나 트랜지스터 등이 배치되어 있다. 그러나, 금속 범프를 이용하여 실장하는 기술에 있어서는, 실장 공정의 압접 시에 높은 가압력이 필요하여 반도체 소자의 전극 단자 바로 아래에 큰 부하가 가해진다. 그 때문에, 다공성이고 취약한 유전체층을 갖는 박형 반도체 소자에서는, 유전체층의 파괴, 소자 깨짐이나 반도체의 소자 특성이 변동한다는 문제가 있다.
이러한 상황에 있어서, 최근 LSI 칩의 전극 단자나 회로 기판의 접속 단자 상에, 땜납 범프를 선택적으로 형성하는 기술이 몇 개 제안되어 있다. 이들의 기술은, 미세 범프의 형성에 적합함과 더불어, 범프의 일괄 형성이 가능하므로 생산성에도 우수하여, 차세대 LSI의 회로 기판으로의 실장에 적합한 기술로서 주목받고 있다.
상기의 기술로서는, 표면에 전극 단자가 형성된 회로 기판을 약제에 담가 접속 단자의 표면에만 점착성 피막을 형성한 후, 그 점착성 피막에 땜납 분말을 접착시키고, 이것을 가열 용융하여 접속 단자 상에 선택적으로 범프를 형성하는 방법이 개시되어 있다(예를 들면, 특허 문헌 1 참조).
그러나, 이들은 반도체 소자의 전극 단자 상 또는 회로 기판의 접속 단자 상에 범프를 형성시키는 방법을 나타내는 것이다. 요컨대, 통상의 플립 칩 실장에서는, 범프를 형성한 후, 반도체 소자를 회로 기판 상에 탑재하고, 땜납 리플로우에 의해 범프를 통해 접속 단자와 전극 단자간의 접합을 행하는 공정 및 회로 기판과 반도체 소자의 사이에 언더필재를 주입하여 반도체 소자를 회로 기판에 고정하는 공정이 필요해진다. 그 결과, 언더필재를 전체에 침투시키기 위해서는 플럭스 세정 공정이 필요해지므로, 비용 상승의 원인이 되고 있다.
이러한 과제를 해결하기 위해, 최근, 반도체 소자의 돌기 전극과 회로 기판 상의 접속 단자간에 도전 입자를 함유하는 이방성 도전 접착제로 이루어지는 필름을 사이에 끼워 가열, 가압함으로써 소정의 도통 부분만 전기적으로 접합하는 방법이 개시되어 있다(예를 들면, 특허 문헌 2 참조).
또, 반도체 소자의 전극 단자와 회로 기판의 랜드간에, 땜납 입자를 함유시킨 열경화성 수지(도전성 접착제)를 공급하고, 반도체 소자를 가압함과 동시에 그 수지를 가열하여 수지가 경화하기 전에 땜납 입자를 용융시키는 예가 개시되어 있다(예를 들면, 특허 문헌 3 참조). 이에 의해, 반도체 소자의 전극 단자와 회로 기판의 랜드간의 전기적 접속을 행함과 동시에 반도체 소자와 회로 기판을 접합하는 것이다.
또, 땜납 입자를 감광성 수지에 함유한 땜납 입자 감광성 수지를 도포한 반도체 소자의 소정의 개소를 노광, 현상함으로써, 땜납 범프를 형성하는 방법이 개시되어 있다(예를 들면, 특허 문헌 4 참조). 이에 의해, 땜납 입자가 수지 내에 분산된 구조의 땜납 범프를 생산성 좋게 형성할 수 있다. 또, 반도체 소자를 클램퍼에 의해 배선 기판에 압착하여 땜납 범프로 접속할 수 있도록 하고 있다.
또, 일반적으로, 실장 기판의 평면도의 제약을 완화할 수 있는 탄성을 갖는 도전성 범프를 이용하여 접속하는 방법에서는, 탄성을 확보하기 위해 수지의 함유량을 늘리면, 높은 도전성을 얻을 수 없다. 그래서, 높은 도전성을 확보하기 위해, 도전 필러의 배합량을 늘리면 수지의 고무 탄성을 충분히 활용할 수 없다. 그 결과, 실장 시에 큰 하중을 필요로 하고, 또 도전성 범프의 높이 편차를 고정밀도로 제어할 필요가 있다는 과제가 있다. 그것들을 해결하기 위해, 코어재를 위스커로 하는 바늘형상의 도전 필러를 고무 탄성을 갖는 수지에 혼합하여, 열 또는 자외선으로 경화하여 형성하는 방법이 개시되어 있다(예를 들면, 특허 문헌 5 참조).
그러나, 상기 각 특허 문헌에 나타난 도전성 범프는, 열경화성 수지 또는 광 경화성 수지에, 땜납 분말이나 Ag, Cu, Au 등의 금속 분말로 이루어지는 도전 필러를 함유시킨 도전성 페이스트에 의해 형성된다. 그 때문에, 접속하는 전자 부품간의 접속 저항을 낮추기 위해, 일정량 이상의 도전 필러를 함유할 필요가 있다. 그 결과, 전극 단자간의 기계적인 접속 강도를 향상시키기 위해 필요한 수지량을 줄이면, 접착 강도의 저하를 발생하여 접속 신뢰성에 과제가 생긴다. 또, 감광성 수지에서는, 일정량 이상의 도전 필러를 함유하면 그것들에 의해 광이 차폐되므로, 특히 전극 단자 부근에서 미반응(미경화) 부분이 발생한 경우, 전극 단자와의 접착력을 확보할 수 없다는 과제가 있다.
[특허 문헌 1] 일본국 특허공개 평7-74459호 공보
[특허 문헌 2] 일본국 특허공개 2000-332055호 공보
[특허 문헌 3] 일본국 특허공개 2004-260131호 공보
[특허 문헌 4] 일본국 특허공개 평5-326524호 공보
[특허 문헌 5] 일본국 특허공개 2004-51755호 공보
본 발명의 도전성 범프는, 전자 부품의 전극면에 형성된 도전성 범프로서, 도전성 범프가, 상이한 도전 필러 함유율을 갖는 복수의 감광성 수지층으로 이루어지는 구성을 갖는다.
이에 의해, 전자 부품의 전극면에 대한 도전성 범프의 밀착성 및 높은 접속 강도와 높은 도전성을 얻을 수 있다.
또, 본 발명의 도전성 범프의 제조 방법은, 용기 내에 충전된 저밀도 도전 필러 수지 페이스트 중에 전자 부품을 침지하는 단계와, 포토마스크의 개구부로부터 자외광 또는 가시광을 조사하여 전자 부품의 전극 상에 저밀도 도전 필러 수지층으로 이루어지는 제1층을 형성하는 단계와, 고밀도 도전 필러 수지 페이스트 중에 전자 부품을 침지하는 단계와, 포토마스크의 개구부로부터 자외광 또는 가시광을 조사하여 저밀도 도전 필러 수지층으로 이루어지는 제1층 상에 고밀도 도전 필러 수지층으로 이루어지는 제2층을 형성하는 단계를 포함한다.
이에 의해, 휘어짐 등을 갖는 반도체 소자나 회로 기판의 형상에 좌우되지 않고, 평면성이 우수한 도전성 범프를 임의의 형상으로 용이하게 제작할 수 있다.
또, 본 발명의 전자 부품 실장 구조체는, 복수의 전극 단자를 설치한 반도체 소자와, 전극 단자와 대향하는 위치에 접속 단자를 설치한 회로 기판을, 전극 단자 상 또는 접속 단자 상에 설치한 상기 도전성 범프를 통해 접속한 구성을 갖는다.
이에 의해, 높은 평면도의 반도체 소자나 회로 기판을 필요로 하지 않고, 높은 접속 강도, 낮은 접속 저항으로 접속된 전자 부품 실장 구조체를 실현할 수 있다.
도 1은, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 구조를 설명하는 단면도이다.
도 2A는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제1층의 패턴 형상의 다른 예 1을 설명하는 평면도이다.
도 2B는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제1층의 패턴 형 상의 다른 예 2를 설명하는 평면도이다.
도 2C는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제1층의 패턴 형상의 다른 예 3을 설명하는 평면도이다.
도 3은, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 흐름도이다.
도 4A는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 4B는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 4C는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 5A는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 5B는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 5C는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 6A는, 본 발명의 실시 형태 2에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 6B는, 본 발명의 실시 형태 2에 있어서의 도전성 범프의 제조 방법을 설 명하는 단면도이다.
도 6C는, 본 발명의 실시 형태 2에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 6D는, 본 발명의 실시 형태 2에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
도 7A는, 본 발명의 실시 형태를 이용하여 제작한 도전성 범프의 일례를 나타낸 SEM 사진을 도시한 도면이다.
도 7B는, 본 발명의 실시 형태를 이용하여 제작한 도전성 범프의 일례를 나타낸 SEM 사진을 도시한 도면이다.
도 8은, 본 발명의 실시 형태에 있어서의 도전 필러의 입자 형상을 파라미터로 한 경우의, 도전 필러의 함유량과 비저항의 관계를 설명하는 도면이다.
도 9는, 본 발명의 실시 형태 3에 있어서의 도전성 범프의 구조를 설명하는 단면 모식도이다.
도 10A는, 본 발명의 실시 형태 3에 있어서의 도전성 범프의 평면 모식도이다.
도 10B는, 본 발명의 실시 형태 3에 있어서의 도전성 범프의 평면 모식도이다.
도 11A는, 본 발명의 실시 형태 4에 있어서의 전자 부품 실장 구조체를 설명하는 부분 단면 모식도이다.
도 11B는, 본 발명의 실시 형태 4에 있어서의 전자 부품 실장 구조체를 설명 하는 부분 단면 모식도이다.
[부호의 설명]
1, 81 : 전자 부품
11, 44, 54, 91 : 반도체 소자
12, 22, 32, 45, 55, 92 : 전극 단자
13, 47, 57, 83, 93 : 도전성 범프
13a, 23a, 32a, 47a, 57a, 83a, 93a : 제1층(저밀도 도전 필러 수지층)
13b, 23b, 33b, 47b, 57b, 83b, 93b : 제2층(고밀도 도전 필러 수지층)
41, 51, 61 : 용기
41a, 51a : 바닥면
43, 53 : 저밀도 페이스트(저밀도 도전 필러 수지 페이스트)
46, 56 : 포토마스트(액정 패널)
46a, 56a : 제1 개구부
46b, 56b : 제2 개구부
46c, 56c : 제3 개구부
46d, 56d : 제4 개구부
46e : 제5 개구부
46f : 제6 개구부
47b1, 57b1 : 1층째
47b2, 57b2 : 2층째
47b3, 57b3 : 3층째
47b4 : 4층째
47b5 : 5층째
48, 58 : 고밀도 페이스트(고밀도 도전 필러 수지 페이스트)
82 : 전극
94 : 회로 기판
95 : 접속 단자
96 : 절연성 시일링 수지
100 : 전자 부품 실장 구조체
이하, 본 발명의 실시 형태에 대해 도면을 참조하면서 설명한다. 또한, 이하의 실시 형태 및 각 도면에 있어서, 동일 구성 요소에는 동일한 부호를 붙여 설명한다.
(실시 형태 1)
이하, 도 1을 이용하여, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 구조에 대해 설명한다. 또한, 이후에서는 전자 부품(1)으로서, 반도체 소자를 이용하고, 또 도전성 범프를 형성하는 예로 설명하지만, 회로 기판에서도 동일하다. 또, 전자 부품의 전극으로서, 반도체 소자에서는 전극 단자, 회로 기판에서는 접속 단자로 표현하여 설명한다.
도 1은, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 구조를 설명하는 단면도이다.
도 1에 나타낸 바와 같이, 도전성 범프(13)는, 예를 들면 외형 사이즈 8mm각의 ROM이나 RAM 등의 반도체 메모리로 이루어지는 반도체 소자(11) 상에, 예를 들면 150μm 피치, 900핀으로 에리어 상에 배치된 100μm각의 전극 단자(12) 상에 설치되어 있다. 그리고, 도전성 범프(13)는, 저밀도 도전 필러 수지층으로 이루어지는 제1층(13a)과, 그 상부에 설치된 1층 이상의 고밀도 도전 필러 수지층으로 이루어지는 제2층(13b)의 복수의 감광성 수지층으로 구성되어 있다. 그리고, 제1층(13a)은, 예를 들면 감광·열가소성 아크릴 올리고머, 아크릴 모노머, 개시제, 커플링제, 밀착성 부여제, 반응성 희석제, 용제 등으로 이루어지는 감광성 수지에 50중량% 이상 80중량% 미만의 3μm의 구형상의 Ag 입자를 도전 필러로서 포함하고 있다. 또, 제2층(13b)은, 상기 감광성 수지에, 80중량% 이상 95중량% 이하의 3μm의 구형상의 Ag 입자를 도전 필러로서 포함하고 있다. 이 때, 제1층(13a)은, 이하에서 상세하게 서술하는 바와 같이, 전극 단자(12)의 일부가 노출되는, 예를 들면 우물정자형의 형상으로 형성되고, 제2층(13b)이 그 노출면과 접촉하여 형성된다. 이 때, 각 층의 두께는, 도전 필러의 크기를 고려하여, 5μm 이상으로 형성하는 것이 바람직하다.
여기에서, 밀도란, 수지에 대한 도전 필러의 양을 의미하고, 저밀도나 고밀도는 도전성 범프를 구성하는 복수의 감광성 수지층에 있어서의 상대적인 양을 표 현하고 있다.
또한, 도 1에서는, 고밀도 도전 필러 수지층(이하, 「제2층」이라고 약칭하는 경우가 있다)(13b)을, 5층 구조로 한 경우를 예로 설명하지만, 이것에 한정되지 않는다. 예를 들면, 전극 단자(12)의 배열 밀도나 형상, 면적 등에 대응하고, 또한 필요로 하는 액스펙트비에 따라 임의의 층수로 형성해도 된다.
또, 도 1에서는, 저밀도 도전 필러 수지층(이하, 「제1층」이라고 약칭하는 경우가 있다)(13a)으로서, 전극 단자(12)의 상면의 적어도 일부가 노출된 형상으로 패턴화되어 형성된 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 제1층의 전기 저항이 낮은 경우, 전극 단자(12)의 전체 면을 제1층(13a)으로 피복하여 형성해도 된다.
상술한 바와 같이, 본 실시 형태의 도전성 범프(13)에 의하면, 제1층의 도전 필러의 밀도를 낮추고, 접착 성분인 수지 재료의 함유율을 높임으로써, 도전성 범프의 제1층과 전극 단자(12)의 접착성을 향상시켜 접속 강도를 높일 수 있다. 예를 들면, 1범프당 전단 강도는 10gf 이상이다. 그리고, 제1층(13a)의 상면에 도전 필러를 고밀도로 배합하여 도전성을 높인 제2층(13b)을 적층함으로써, 접속 저항을 저감할 수 있다. 예를 들면, 1범프당 접속 저항은 200mΩ 이하이다. 그 결과, 종래의 도전성 범프의 과제였던, 기계적 접착 강도와 접속 저항의 저감이라는 상반되는 과제를 극복한 도전성 범프를 실현할 수 있다. 또한, 도전성 범프(13)를 통해, 예를 들면 반도체 소자(11)를 회로 기판 등과 접합하여, 전극 단자와 접속 단자간의 기계적 강도가 높고, 접속 저항이 작은 전자 부품 실장 구조체를 실현할 수 있 다.
여기에서, 반도체 소자(11)로서, 예를 들면 LSI 칩 등의 고밀도 집적 회로 소자나 메모리 등 대용량 기억 소자를 포함하는 기능 소자가 이용된다. 이 때, 반도체 소자(11)의 전극 단자(12)는, 예를 들면 에리어 범프 배치가 가능하게 패턴 형성된 배선(도시 생략)의 일부를 노출시킨 개구부이고, 예를 들면 Al 전극 상에, 0.1μm∼0.3μm의 Ni 배리어층(도시 생략)을 형성하여 설치되어 있다. 또한, 전극 단자(12)의 재료로서, Au, Cu 등의 금속, 배리어층으로서 Ti, Cr, W 등의 금속을 적절히 이용할 수 있다.
또, 저밀도 도전 필러 수지층(13a) 및 고밀도 도전 필러 수지층(13b)에 배합되는 도전 필러로서는, 상기 Ag, Au, Cu, Ni, Pt 등의 금속 입자 이외에, Sn-Ag-In계 합금, Sn-Pb계 합금, Sn-Ag계 합금, Sn-Ag-Bi계 합금, Sn-Ag-Bi-Cu계 합금, Sn-Ag-In-Bi계 합금, Zn-In계 합금, Ag-Sn-Cu계 합금, Sn-Zn-Bi계 합금, In-Sn계 합금, In-Bi-Sn계 합금 및 Sn-Bi계 합금으로부터 선택된 적어도 1종의 땜납 합금을 포함하는 것을 이용해도 된다.
이에 의해, 도전 필러가 저융점을 갖는 땜납 합금 입자이므로, 전자 부품 실장 구조체를 제작할 때의 가열 온도에 의한 감광성 수지의 열화가 적다. 또, 일부의 땜납 합금 입자를 서로 융착시켜 접속할 수 있고, 또한 실장 기판의 전극 단자 중의 원자가 땜납 합금 입자 중으로 확산되므로, 접속 저항을 작게 할 수 있다.
또, 감광성 수지로서, 상기 감광성 에폭시계 수지 외에, 감광성 폴리이미드계 수지 및 감광성 아크릴계 수지, 티올·엔계(thiol-ene) 수지 중 1종을 포함하는 감광성 수지를 이용해도 된다. 이에 의해, 예를 들면 광조형법을 이용하여, 임의로 미세한 형상의 도전성 범프(13)를 효율적으로 형성할 수 있다.
또, 도시 생략하지만, 제1층(13a) 또는 제2층(13b)을 구성하는 감광성 수지 중에, 평균 입경이 5μm 이하인 비늘조각형상, 또는 수 nm∼수100 nm의 구형상의 Au, Cu, Pt 또는 Ag 등의 금속 입자를 포함하고 있어도 된다. 이 경우, 고유 저항률이 작은 미세한 금속 입자에 의한 접촉 면적의 확대에 의해, 전극 단자(12)와 도전성 범프(13)의 접속 저항 또는 도전성 범프(13)의 고유 저항을 더욱 낮출 수 있다.
또한, 본 실시 형태에서는, 도전성 범프(13)를 반도체 소자(11)의 전극 단자(12) 상에 설치하는 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 도전성 범프(13)를, 유리-에폭시 기판, 아라미드 기판, 폴리이미드 기판이나 세라믹 기판 등의 회로 기판의 접속 단자 상에 설치해도 되고, 동일한 효과가 얻어진다.
또, 본 실시 형태에서는, 도전성 범프(13)의 제1층인 저밀도 도전 필러 수지층(13a)의 형상으로서, 우물정자형의 패턴 형상을 갖는 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 도 2A에서 도 2C를 이용하여 설명한 바와 같은, 전극 단자(12) 상에 있어서 각종 형상으로 형성해도 된다.
도 2A에서 도 2C는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제1층의 패턴 형상의 다른 예를 설명하는 평면도이다. 여기에서, 도 2A에서 도 2C에서는, 도전성 범프를 제1층의 위치에 있어서, 그 평면으로 잘라낸 도면으로 도시하고 있다.
도 2A는, 본 실시 형태에 있어서의 도전성 범프의 제1층의 다른 예 1을 설명하는 평면도이다. 요컨대, 제1층(13a)으로서, 전극 단자(12)의 면에 바둑판형상의 블록으로서 형성한 평면도이다. 이 때, 제1층(13a)의 형성 시에는, 바둑판형상의 블록 이외의 전극 단자(12)의 면이 노출된다. 그리고, 제1층(13a)의 상면에 고밀도 도전 필러 수지층의 제2층(13b)을 형성했을 때, 그 노출된 전극 단자(12)의 면은, 제2층(13b)에 의해 충전되고, 전극 단자(12)와 제2층(13b)은 밀착 상태가 된다.
이에 의해, 전극 단자(12)는, 도전성 범프(13)의 바둑판형상의 블록 패턴으로 형성된 제1층(13a)에 의해, 높은 기계적 접속 강도로 유지됨과 더불어, 바둑판형상의 블록 패턴 이외의 전극 단자(12)의 면에 충전된 제2층(13b)에 의해 낮은 접속 저항으로 접속된다.
도 2B는, 본 실시 형태에 있어서의 도전성 범프의 제1층의 다른 예 2를 설명하는 평면도이다. 요컨대, 제1층(23a)의 형상으로서 원형상의 블록을 어레이형상으로 배열한 것이다. 이 때, 원형상의 블록의 간극으로 전극 단자(22)를 노출시키고, 제2층(23b)을 제1층(23a)의 상면에 형성했을 때, 그 노출면에 제2층(23b)이 충전된다.
또한, 도 2C는, 본 실시 형태에 있어서의 도전성 범프의 제1층의 다른 예 3을 설명하는 평면도이다. 요컨대, 제1층(32a)으로서, 전극 단자(32)의 면에, 동심(同心)의 다각형상으로 형성한 것이다. 이 때, 동심의 다각형상의 제1층(32a)에 둘러싸인 전극 단자(32)는 노출하고, 제1층(32a) 상에 제2층(33b)을 형성했을 때, 노출면에 제2층(33b)이 충전된다. 또한, 동심의 다각형상을 동심 원형상으로 해도 된다.
또한, 상기 각 다른 예에 있어서, 제1층과 제2층의 배치는, 도 2A에서 도 2C에 한정되는 것이 아니라, 제1층과 제2층의 패턴이 교체되어 있어도 된다. 또, 각 패턴의 형상으로서, 동일한 치수의 사각형이나 원형으로 설명하였지만, 이것에 한정되지 않고, 상이한 형상이나 치수여도 된다. 또한, 다른 예 3에서는, 제1층(32a)과 제2층(33b)을, 동심의 다각형상이 등간격으로 배치된 예로 설명하였지만, 이것에 한정되지 않고, 상이한 폭이나 간격으로 해도 된다.
이하에, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법에 대해, 도 3을 이용하여 개략을 설명한다. 또한, 상기와 동일하게, 전자 부품으로서 반도체 소자를 예로 설명한다.
도 3은, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 흐름도이다.
우선, 반도체 소자의 전극 단자 상에, 저밀도 도전 필러 수지층(제1층)을, 예를 들면 광조형법을 이용하여 형성한다(단계 S01). 또한, 이 형성 방법은, 특별히 한정되는 것이 아니라, 반도체 소자의 상면에 도포된 저밀도 도전 필러 수지 페이스트를 포토리소그래피법이나 인쇄법 등을 이용하여 제1층을 형성해도 된다.
다음에, 반도체 소자를 세정하여, 제1층의 미노광의 저밀도 도전 필러 수지 페이스트를 제거한다(단계 S02).
다음에, 고밀도 도전 필러 수지 페이스트가 채워진 용기 내에 반도체 소자를 침지하고, 예를 들면 액정 마스크를 포토마스크로서 이용하여, 포토마스크의 개구부를 통해 광조형법에 의해 반도체 소자의 전극 단자 상에 제2층을 형성한다(단계 S03). 이 때, 제2층은, 예를 들면 반도체 소자를 단계적인 끌어올림, 끌어내림이나, 혹은 연속적으로 이동시킴으로써, 적층 구조로 형성된다.
다음에, 제2층을 형성한 후, 반도체 소자를 세정(단계 S04), 건조한다(단계 S05). 이상의 단계에 의해, 기계적 강도와 전기적 접속성이 우수한 도전성 범프가 얻어진다.
이하에, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 광조형법을 이용한 제조 방법에 대해, 도면을 참조하면서 상세하게 설명한다. 또한, 여기에서도, 전자 부품으로서 반도체 소자를 이용한 예로 설명한다.
도 4A에서 도 4C와 도 5A에서 도 5C는, 본 발명의 실시 형태 1에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다.
우선, 도 4A에 나타낸 바와 같이, 용기(41) 중에, 예를 들면 입경 1μm∼5μm의 50중량%의 Sn-3.0Ag-0.5Cu계 땜납 합금 입자(융점은, 220℃) 등의 도전 필러(도시 생략)를 포함하는, 예를 들면 감광성 에폭시계 수지를 수지 성분으로 하는 저밀도 도전 필러 수지 페이스트(43)(이하, 「저밀도 페이스트」라고 기재한다)를 충전한다.
그리고, 스테이지(도시 생략)에 설치한 반도체 소자(44)의 전극 단자(45)를, 용기(41)의 바닥면(41a)과 소정의 간격(H)(예를 들면, 2μm∼5μm)으로 대향시키 고, 저밀도 페이스트(43) 중에 침지한다.
이 때, 용기(41)의 바닥면(41a)에는, 자외광이나 가시광이 투과되는, 예를 들면 석영 등의 무기 재료나 폴리에틸렌테레프탈레이트, 아크릴 등의 유기 재료가 이용된다. 또한, 이형성을 향상시키기 위해, 실리콘 오일, 실리콘계, 불소계 등의 이형제를 코팅해도 된다.
또한, 저밀도 페이스트(43) 중에 함유되는 도전 필러의 함유율을, 약 50중량%로서 설명하였지만, 이것에 한정되지 않는다. 예를 들면 40중량% 이상 70중량% 미만의 범위이면 바람직하다. 40중량%보다 적으면 도전성 범프의 제1층의 전기 저항이 높아지고, 70중량% 이상이면 전극 단자(45)에 대한 접착성이 저하한다. 이 때, 저밀도 페이스트(43)에는, 필요에 따라, 반응성 희석제나 광중합 개시제, 올리고머, 모노머, 분산제, 용매 등이 배합된다.
그 후, 상기 상태에서, 반도체 소자(44)의 전극 단자(45)에 대응하는 소정의 영역에 있는 저밀도 페이스트(43)를, 액정 패널 등을 포토마스크(이하, 「액정 패널」이라고 기재하는 경우가 있다)(46)로서 이용하여, 자외광 또는 가시광을 조사하여 노광한다. 또한, 액정 패널은, 예를 들면 액정 셀이 2차원적으로 배열된, 투과식의 액정층을 투명 기판 사이에 끼워 구성되어 있다.
이 때, 저밀도 페이스트(43)의 노광은, 액정 패널(46)의 소정의 액정 셀에 구동 신호 전압을 인가하여 소정의 형상으로 소정의 위치에 설치한 개구부를 제어하여 제1 개구부(46a)를 형성하고, 자외광 또는 가시광 등의 소정의 파장을 갖는 광을 조사함으로써 행해진다.
상기 단계에 의해, 전극 단자(45) 상에 제1층(47a)이, 높이(두께)(H)로 형성된다. 그 후, 반도체 소자(44)를 저밀도 페이스트(43)의 용기(41)로부터 꺼내어 세정한다.
다음에, 도 4B에 나타낸 바와 같이, 용기(51) 중에, 예를 들면 85중량%의 Sn-3.0Ag-0.5Cu계 땜납 합금 입자 등의 도전 필러를 포함하는, 감광성 에폭시계 수지를 수지 성분으로 하는 고밀도 도전 필러 수지 페이스트(48)(이하, 「고밀도 페이스트」라고 기재한다)를 충전한다.
그리고, 스테이지(도시 생략)에 설치한 반도체 소자(44)의 전극 단자(45) 상에 형성된 제1층(47a)을, 용기(51)의 바닥면(51a)과 소정의 간격(H)(예를 들면, 5μm∼10μm)으로 대향시키고, 고밀도 페이스트(48) 중에 침지한다.
이 때, 용기(41)와 동일하게, 용기(51)의 바닥면(51a)에는, 자외광이나 가시광이 투과되는, 예를 들면 석영 등의 무기 재료나 폴리에틸렌테레프탈레이트, 아크릴 등의 유기 재료가 이용된다.
또한, 용기(51)로서, 용기(41)와는 상이한 용기를 이용한 예로 설명하였지만, 예를 들면, 용기(41)를 이용하여, 저밀도 페이스트(43)를 고밀도 페이스트(48)로 교체하여 이용해도 된다.
또, 상기에서는, 고밀도 페이스트(48) 중의 도전 필러의 함유율을, 약 85중량%로서 설명하였지만, 이것에 한정되지 않는다. 예를 들면 70중량%∼95중량%의 범위이면 되지만, 특히 75중량%∼90중량%가 바람직하다. 그러나, 70중량% 미만이면 도전성 범프로서, 충분한 도전성을 얻을 수 없고, 95중량%를 초과하면 점도가 높아져, 페이스트로서의 특성이 저하한다. 이 때, 고밀도 페이스트(48)에는, 저밀도 페이스트(43)와 동일하게, 반응성 희석제나 광개시제, 올리고머, 모노머, 분산제, 용매 등이 배합된다.
그 후, 상기 상태에서, 제1층(47a)의 소정의 영역에 있는 고밀도 페이스트(48)를, 제1 개구부(46a)보다 작은 액정 패널(46)의 제2 개구부(46b)를 통해, 자외광 또는 가시광 등의 소정의 파장을 갖는 광을 조사하여 노광한다.
상기 단계에 의해, 고밀도 도전 필러 수지층으로 이루어지는 제2층의 1층째(47b1)가, 높이(두께)(H)(예를 들면, 5μm∼10μm)로 형성된다.
다음에, 도 4C에 나타낸 바와 같이, 고밀도 페이스트(48) 중에 침지한 반도체 소자(44)를 위쪽으로 이동시켜, 제2층의 1층째(47b1)의 면과 용기(51)의 바닥면(51a)을 소정의 간격(H)(예를 들면, 5μm∼10μm)으로 대향시킨다. 그리고, 액정 패널(46)의 소정의 액정 셀에 구동 신호 전압을 인가하여 제3 개구부(46c)를 통해, 도 4B와 동일하게 고밀도 페이스트(48)를 노광하여, 고밀도 도전 필러 수지층으로 이루어지는 제2층의 2층째(47b2)를 형성한다.
다음에, 도 5A에서 도 5C에 나타낸 바와 같이, 도 4C와 동일한 방법에 의해, 반도체 소자(44)를 고밀도 페이스트(48) 중에서 순차적으로 끌어올리면서, 액정 패널(46)의 개구부를, 순차적으로 제4 개구부(46d), 제5 개구부(46e), 제6 개구부(46f)로 변화시켜 노광하고, 제2층의 3층째(47b3), 4층째(47b4), 5층째(47b5)가 적층되어 형성된다. 이 경우, 액정 패널(46)의 개구부의 제어 이외는, 도 4C에서 설명한 방법과 동일하게 행할 수 있으므로, 상세한 설명은 생략한다.
다음에, 고밀도 도전 필러 수지층의 형성이 전극 단자(45) 상에 형성된 반도체 소자(44)를 용기(51)로부터 꺼내어, 미노광부의 고밀도 페이스트(48)를 제거한 후, 세정·건조한다.
이상의 단계에 의해, 1층의 저밀도 도전 필러 수지층으로 이루어지는 제1층(47a)과, 5층의 고밀도 도전 필러 수지층으로 이루어지는 제2층(47b)을 갖는 도전성 범프(47)가 제작된다.
본 실시 형태의 제조 방법에 의하면, 액정 패널을 포토마스크(46)로서 이용함으로써, 전극 단자(45)의 형상이나 위치, 개수가 상이한 전자 부품에, 포토마스크(46)를 교환하지 않고, 개구부의 형상, 면적을 임의로 변경하여, 범용성이 높은 도전성 범프를 자유롭게 제작할 수 있다.
또, 포토마스크(46)의 개구부를 액정의 표시 계조(예를 들면, 256계조)를 활용하여, 주변부 부근을 흰색이 아닌 그레이 색조를 이용함으로써, 산란광에 의한 도전 페이스트의 잉여 경화를 줄일 수 있다. 그 결과, 도전성 범프의 단변(端邊)을 샤프하게 할 수 있으므로, 협피치화에 용이하게 대응할 수 있다.
또, 저밀도 페이스트(43)나 고밀도 페이스트(48)는, 반도체 소자(44)와 용기(41, 51)의 바닥면(41a, 51a) 사이에 끼워 넣어진 상태로 광경화되므로, 공기에 노출되는 일이 없다. 그 때문에, 산소 저해의 영향을 받기 쉬운 라디컬 경화계의 감광성 수지를 이용할 수도 있다.
또한, 본 실시 형태에서는, 포토마스크의 개구부가, 제1 개구부로부터 제6 개구부와 상이한 개구부로서 도전성 범프를 형성한 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 동일한 형상의 개구부여도 되고, 또 노광하면서 순차적으로 개구부의 형상을 변화시켜도 된다. 이에 의해, 임의의 형상의 도전성 범프를 형성할 수 있다.
(실시 형태 2)
이하에, 본 발명의 실시 형태 2에 있어서의 도전성 범프의 제조 방법에 대해 도면을 참조하면서, 동일한 구성 요소에는 동일한 부호를 붙여 설명한다.
도 6A에서 도 6D는, 본 발명의 실시 형태 2에 있어서의 도전성 범프의 제조 방법을 설명하는 단면도이다. 도 6A에서 도 6D에 나타낸 바와 같이, 실시 형태 2는, 반도체 소자를 도전성 페이스트 중에 침강시키면서 도전성 범프를 형성하는 점에서, 실시 형태 1과는 상이하다.
우선, 도 6A에 나타낸 바와 같이, 용기(61) 중에, 예를 들면 Ag 입자(평균 입경 0.2μm∼3μm) 70중량부를 포함하는 도전 필러와, 예를 들면 광감광성 수지(아크릴레이트계) 30중량부 등을 수지 성분으로 하는 저밀도 도전 필러 수지 페이스트(53)(이하, 「저밀도 페이스트」라고 기재한다)를 충전한다.
그리고, 스테이지(도시 생략)에 설치한 반도체 소자(54)의 전극 단자(55)를, 저밀도 페이스트(53)의 액표면으로부터 소정의 간격(H)(예를 들면, 1μm∼5μm)의 위치까지 저밀도 페이스트(53) 중에 침지한다.
다음에, 실시 형태 1과 동일하게, 액정 패널로 이루어지는 포토마스크(이하, 「액정 패널」이라고 기재하는 경우가 있다)(56)의 개구부로서 형성한 제1 개구 부(56a)를 통해 자외광 또는 가시광을 조사하고 노광하여, 전극 단자(55) 상에 저밀도 도전 필러 수지층으로 이루어지는 제1층(57a)을 형성한다.
상기 단계에 의해, 저밀도 도전 필러 수지층으로 이루어지는 제1층(57a)이, 높이(두께)(H)로 형성된다. 그 후, 반도체 소자(54)를 저밀도 페이스트(53)의 용기(61)로부터 꺼내어 세정한다.
다음에, 도 6B에 나타낸 바와 같이, 용기(61) 중에, 예를 들면 Ag 입자(평균 입경 0.2μm∼3μm) 90중량부를 포함하는 도전 필러와, 예를 들면 광감광성 수지(아크릴레이트계) 10중량부 등을 수지 성분으로 하는 고밀도 도전 필러 수지 페이스트(58)(이하, 「고밀도 페이스트」라고 기재한다)를 충전한다.
그리고, 스테이지(도시 생략)에 설치한 반도체 소자(54)를, 그 전극 단자(55) 상에 형성된 제1층(57a)의 표면과 고밀도 페이스트의 액면의 사이에 소정의 간격(H)(예를 들면, 1μm∼5μm)을 형성하고, 고밀도 페이스트(58) 중에 침지한다.
그 후, 상기 상태에서, 액정 패널로 이루어지는 포토마스크(56)에 형성한 제2 개구부(56b)를 통해 자외광 또는 가시광을 조사하여 고밀도 페이스트를 노광한다. 상기 단계에 의해, 제1층(57a)의 표면에 고밀도 도전 필러층으로 이루어지는 제2층의 1층째(57b1)가, 높이(두께)(H)(예를 들면, 1μm∼5μm)로 형성된다.
다음에, 도 6C에 나타낸 바와 같이, 고밀도 페이스트(58) 중에 침지한 반도체 소자(54)를, 더욱 침강시켜, 제2층의 1층째(57b1)의 면과 고밀도 페이스트(58)의 액면의 사이에 소정의 간격(H)(예를 들면, 1μm∼5μm)을 형성하여 대향시킨다. 그리고, 액정 패널(56)의 소정의 액정 셀에 구동 신호 전압을 인가함으로써, 제3 개구부(56c)를 통해, 도 6B와 동일하게 고밀도 페이스트(58)를 노광하여, 고밀도 도전 필러 수지층으로 이루어지는 제2층의 2층째(57b2)를 형성한다.
다음에, 도 6D에 나타낸 바와 같이, 반도체 소자(54)를, 고밀도 페이스트(58) 중에서 더욱 침강시켜, 제2층의 2층째(57b2)의 면과 고밀도 페이스트(58)의 액면의 사이에 소정의 간격(H)(예를 들면, 1μm∼5μm)을 형성하여 대향시킨다. 그리고, 액정 패널(56)의 제4 개구부(56d)를 통해 고밀도 페이스트(58)를 노광하여, 도 6C와 동일한 방법에 의해, 제2층의 3층째(57b3)를 형성한다.
다음에, 도시 생략하지만, 고밀도 도전 필러 수지층으로 이루어지는 제2층(57b)이 전극 단자(55) 상에 형성된 반도체 소자(54)를 용기(61)로부터 꺼내어, 미노광부의 고밀도 페이스트(58)를 제거한 후, 세정·건조한다.
이상의 단계에 의해, 1층의 저밀도 도전 필러 수지층으로 이루어지는 제1층(57a)과, 3층의 고밀도 도전 필러 수지층으로 이루어지는 제2층(57b)을 갖는 도전성 범프(57)가 제작된다.
또한, 본 실시 형태에서는, 도전성 범프(57)를 구성하는 고밀도 도전 필러 수지층의 제2층(57b)의 층수를 3층으로 한 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 실시 형태 1의 경우와 동일하게 5층 등, 특성이나 형상 등에 대응하여, 임의의 층수로 해도 된다.
이하에, 본 실시 형태를 이용하여 제작한 도전성 범프의 일례를 나타낸다.
도 7A는 도전성 범프의 SEM 사진을 도시한 도면이고, 도 7B는 저밀도 도전 필러 수지층으로 이루어지는 제1층 상에 고밀도 필러 수지층으로 이루어지는 제2층이 형성되어 있는 단면을 나타낸 SEM 사진을 도시한 도면이다. 도 7A와 도 7B에 나타낸 바와 같이, 제2층 중의 도전 필러는, 제1층 중의 도전 필러보다 고밀도로 포함되어 있는 것을 알 수 있다.
또한, 상기 본 발명의 각 실시 형태에 있어서, 저밀도 도전 필러 수지 페이스트 및 고밀도 도전 필러 수지 페이스트에 이용한 도전 필러로서, 땜납 합금 입자나 Ag 입자를 이용한 예에 대해 설명하였지만, 이것에 한정되지 않는다. 예를 들면, Au, Pt, Ni이나 Cu 등의 금속 입자를 이용해도 된다.
또, 도 8에 나타낸, 도전 필러(Ag)의 형상을 파라미터로 한 경우의, 도전 필러의 함유량과 비저항의 관계로부터, 도전 필러의 입자 형상으로서는, 저밀도 도전 필러 수지 페이스트에는 구형상 입자를, 고밀도 도전 필러 수지 페이스트에는, 비늘조각형상 입자를 이용하는 것이 바람직하다. 그 이유는, 도 8로부터, 구형상의 경우, 30중량%로 수지 성분이 많아도 비저항의 증가가 적다. 또, 비늘조각의 경우, 함유량이 86중량% 이상으로 함으로써, 구형상 입자를 이용하는 경우에 비교하여 더욱 높은 도전성을 얻을 수 있다. 한편, 비늘조각의 경우, 30중량%로 수지 성분이 많으면, 입자의 방향에 의해 도전 필러간의 접촉 면적이 적어진다. 또한, 도전 필러에 의한 광을 차폐하는 면적이 변화하여, 그 영향을 받기 쉬워진다. 그 결과, 수지 성분의 경화 편차가 커짐과 더불어, 비저항의 증가에 의해 도전성 범프의 접속 저항이 높아지므로 바람직하지 않다.
(실시 형태 3)
이하에, 본 발명의 실시 형태 3에 있어서의 도전성 범프에 대해, 도 9를 이용하여 설명한다.
도 9는, 본 발명의 실시 형태 3에 있어서의 도전성 범프의 구조를 설명하는 단면 모식도이다. 도 9에 나타낸 바와 같이, 실시 형태 3은, 전자 부품(81)의 전극(82)의 면에 형성된 도전성 범프(83)를 구성하는 저밀도 도전 필러 수지층의 제1층(83a)의 전체를 고밀도 도전 필러 수지층의 제2층(83b)으로 피복한 점에서, 실시 형태 1과 상이한 것이다.
도 10A와 도 10B는, 도 9에 나타낸 도전성 범프(83)의 평면 모식도이다. 그리고, 도 10A는 사각뿔형이고, 도 10B는 원뿔형으로 한 경우를 나타낸 것이다.
그리고, 도 9에 나타낸 바와 같이, 전극(82)의 면의 중심부에는, 수지 성분이 많고 기계적 접속 강도를 높인 저밀도 도전 필러 수지층으로 이루어지는 제1층(83a)이 형성되고, 그 외주를 피복하도록, 도전 필러가 많고 높은 도전성을 갖는 고밀도 도전 필러 수지층으로 이루어지는 제2층(83b)이 형성되어 있다.
여기에서, 본 실시 형태에 있어서의 도전성 범프(83)의 제조 방법은, 기본적으로 실시 형태 1이나 실시 형태 2와 동일한 방법에 의해, 예를 들면 광조형법에 의해 형성할 수 있다. 요컨대, 우선, 전극(82) 상에, 예를 들면 사각뿔형의 저밀도 도전 필러 수지층으로 이루어지는 제1층(83a)을 형성한다. 다음에, 제1층(83a)의 전체를 피복하도록, 고밀도 도전 필러 수지층으로 이루어지는 제2층(83b)을 형성한다. 이에 의해, 기계적 접착 강도의 향상과 접속 저항의 저감이라는 상반되는 과제를 극복한 도전성 범프(83)를 실현할 수 있다.
또한, 상기 각 실시 형태에서는, 액정 패널로 이루어지는 포토마스크를 이용한 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 고정한 개구부를 갖는 포토마스크나 상이한 개구부의 형상을 갖는 포토마스크를 교환하여 도전성 범프를 형성해도 된다.
또, 상기 각 실시 형태에서는, 포토마스크를 이용하여 일괄로 광 노광하는 예로 설명하였지만, 이것에 한정되지 않는다. 예를 들면, 레이저광을 주사하고 소정의 영역을 노광하여, 순차적으로 도전성 범프를 형성해도 된다.
(실시 형태 4)
이하에, 본 발명의 실시 형태 4에 있어서의 전자 부품 실장 구조체에 대해, 도 11A와 도 11B를 이용하여 설명한다.
도 11A와 도 11B는, 본 발명의 실시 형태 4에 있어서의 전자 부품 실장 구조체를 설명하는 부분 단면 모식도이다. 요컨대, 상기 각 실시 형태에 있어서 제작된 도전성 범프를 통해, 반도체 소자의 전극 단자 또는 회로 기판의 접속 단자를 접속하여 전자 부품 실장 구조체(100)를 구성하는 것이다.
우선, 도 11A에 나타낸 바와 같이, 상기 각 실시 형태에서 형성된 저밀도 도전 필러 수지층의 제1층(93a)과, 그 상면에 형성된 고밀도 도전 필러 수지층의 제2층(93b)으로 이루어지는 도전성 범프(93)를 전극 단자(92) 상에 구비하는 반도체 소자(91)를, 회로 기판(94)의 접속 단자(95)의 위치에 대응하여 배치한다. 이 때, 회로 기판(94) 상에 절연성 시일링 수지(96)를 도포해 둔다.
다음에, 도 11B에 나타낸 바와 같이, 회로 기판(94) 상에 도포된 절연성 시일링 수지(96)를 통해, 반도체 소자(91)와 회로 기판(94)을 가압 및 가열하여, 반도체 소자(91)와 회로 기판(94)을 압착한다.
이 때, 도전성 범프(93)의 선단에 있는 고밀도 도전 필러 수지층(93b)은 회로 기판(94)의 접속 단자(95) 상에 있는 절연성 시일링 수지(96)를 배제하면서 접속 단자(95)에 압접되어 전기적으로 접합함과 더불어, 절연성 시일링 수지(96)의 경화 수축에 의해 접착 고정된다.
본 실시 형태에 의하면, 반도체 소자와 회로 기판을, 전극 단자로의 밀착성이 우수한 저밀도 도전 필러 수지층과, 비저항이 작은 도전성이 우수한 고밀도 도전 필러 수지층으로 이루어지는 도전성 범프로 접속하고 있으므로, 전기적 접속성 및 기계적인 접속 강도가 우수한 전자 부품 실장 구조체(100)를 얻을 수 있다.
본 발명에 의하면, 전극면과의 접착성이 우수하고, 접속 저항이 작은 도전성 범프를 협피치로 형성할 수 있으므로, 소형·박형화가 진행되는 휴대전화, 휴대형 디지털 기기나 디지털 가전 기기 등의 전자 부품의 실장 분야에서 이용하는데 유용하다.

Claims (14)

  1. 전자 부품의 전극면에 형성된 도전성 범프로서,
    상기 도전성 범프가, 상이한 도전 필러 함유율을 갖는 복수의 감광성 수지층으로 이루어지는 것을 특징으로 하는 도전성 범프.
  2. 청구항 1에 있어서,
    상기 복수의 감광성 수지층이, 도전 필러의 함유율이 작은 저밀도 도전 필러 수지층과 상기 도전 필러의 함유율이 큰 고밀도 도전 필러 수지층인 것을 특징으로 하는 도전성 범프.
  3. 청구항 1에 있어서,
    상기 전자 부품이, 회로 기판 또는 반도체 소자인 것을 특징으로 하는 도전성 범프.
  4. 청구항 2에 있어서,
    상기 저밀도 도전 필러 수지층이, 상기 전극면에 접해 형성되어 있는 도전성 범프.
  5. 청구항 4에 있어서,
    상기 저밀도 도전 필러 수지층이, 상기 전극면의 일부가 노출되도록 패턴화된 형상을 구비하는 것을 특징으로 하는 도전성 범프.
  6. 청구항 1에 있어서,
    상기 도전 필러가, Sn-Ag-In계 합금, Sn-Pb계 합금, Sn-Ag계 합금, Sn-Ag-Bi계 합금, Sn-Ag-Bi-Cu계 합금, Sn-Ag-In-Bi계 합금, Zn-In계 합금, Ag-Sn-Cu계 합금, Sn-Zn-Bi계 합금, In-Sn계 합금, In-Bi-Sn계 합금 및 Sn-Bi계 합금으로부터 선택된 적어도 1종의 땜납 합금, 또는 Au, Cu, Pt, Ag으로부터 선택된 적어도 1종의 금속 분말의 적어도 어느 하나를 포함하는 것을 특징으로 하는 도전성 범프.
  7. 청구항 1에 있어서,
    상기 감광성 수지층이, 감광성 에폭시계 수지, 감광성 폴리이미드계 수지 및 감광성 아크릴계 수지 중 적어도 1종을 포함하는 수지 재료로 이루어지는 것을 특징으로 하는 도전성 범프.
  8. 용기 내에 충전된 저밀도 도전 필러 수지 페이스트 중에 전자 부품을 침지하는 단계와,
    포토마스크의 개구부로부터 자외광 또는 가시광을 조사하여 상기 전자 부품의 전극 상에 저밀도 도전 필러 수지층으로 이루어지는 제1층을 형성하는 단계와,
    고밀도 도전 필러 수지 페이스트 중에 상기 전자 부품을 침지하는 단계와,
    상기 포토마스크의 개구부로부터 자외광 또는 가시광을 조사하여 상기 저밀도 도전 필러 수지층으로 이루어지는 상기 제1층 상에 고밀도 도전 필러 수지층으로 이루어지는 제2층을 형성하는 단계를 포함하는 것을 특징으로 하는 도전성 범프의 제조 방법.
  9. 청구항 8에 있어서,
    상기 제1층 또는 상기 제2층을 형성하는 단계가, 상기 용기의 광투과성을 갖는 바닥면으로부터 상기 포토마스크의 개구부를 통해 자외광 또는 가시광을 조사함으로써 상기 전자 부품의 전극 상에, 상기 제1층 또는 상기 제2층을 형성하는 단계인 것을 특징으로 하는 도전성 범프의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제1층 또는 상기 제2층을 형성하는 단계가, 상기 용기에 충전된 저밀도 도전 필러 수지 페이스트 또는 상기 고밀도 도전 필러 수지 페이스트의 액면으로부터 상기 포토마스크의 개구부를 통해 자외광 또는 가시광을 조사함으로써 상기 전자 부품의 전극 상에, 상기 제1층 또는 상기 제2층을 형성하는 단계인 것을 특징으로 하는 도전성 범프의 제조 방법.
  11. 청구항 8에 있어서,
    상기 제2층을 형성하는 단계가, 복수회 행해지는 것을 특징으로 하는 도전성 범프의 제조 방법.
  12. 청구항 8에 있어서,
    상기 제2층을 형성하는 단계가, 연속적으로 행해지는 것을 특징으로 하는 도전성 범프의 제조 방법.
  13. 청구항 8에 있어서,
    상기 포토마스크로서 액정 셀이 2차원적으로 배치된 투과식의 액정 패널을 이용하여, 상기 개구부의 크기 및 상기 개구부의 위치를 상기 액정 패널에 인가하는 구동 신호 전압에 의해 전기적으로 제어하는 것을 특징으로 도전성 범프의 제조 방법.
  14. 복수의 전극 단자를 설치한 반도체 소자와,
    상기 전극 단자와 대향하는 위치에 접속 단자를 설치한 회로 기판을,
    상기 전극 단자 상 또는 상기 접속 단자 상에 설치한 청구항 1에 기재된 도전성 범프를 통해 접속한 것을 특징으로 하는 전자 부품 실장 구조체.
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