KR101052078B1

KR101052078B1 - 반도체 메모리 장치 및 그 동작 방법

Info

Publication number: KR101052078B1
Application number: KR1020100017996A
Authority: KR
Inventors: 김승봉
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2011-07-27
Anticipated expiration: 2030-02-26

Abstract

오픈 비트 라인 구조가지며, 리페어 대상 메모리 셀을 리던던시 메모리 셀로 대치할 수 있는 반도체 메모리 장치에 관한 것으로, 다수의 메모리 셀 매트가 배치된 코어 영역, 로우 어드레스를 디코딩하여 상기 다수의 메모리 셀 매트 각각에 대응하는 다수의 메모리셀 매트정보를 출력하기 위한 다수의 로우디코딩수단, 상기 다수의 메모리셀 매트정보 중 일부를 합산하여 매트합산정보를 출력하기 위한 매트정보 합산수단, 상기 매트합산정보에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하기 위한 컬럼퓨즈수단, 및 상기 리던던시 어드레스와 외부에서 입력되는 컬럼 어드레스를 비교하여 상기 다수의 메모리 셀 매트에 배치된 다수의 리던던시 비트라인 중 해당 리던던시 비트라인을 선택하기 위한 컬럼디코딩수단을 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 오픈 비트 라인 구조의 반도체 메모리 장치에 관한 것으로, 보다 자세히는 리페어 대상 메모리 셀을 리던던시 메모리 셀로 대치할 수 있는 반도체 메모리 장치에 관한 것이다.

일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내에는 무수히 많은 메모리 셀(memory cell)이 구비되어 있으며, 반도체 메모리 장치의 집적도가 급속도로 증가함에 따라 그 메모리 셀의 개수 역시 증가하고 있다. 이러한 메모리 셀은 규칙적으로 배열된 메모리 셀 어레이(memory cell array)를 이루며, 이를 메모리 셀 매트(memory cell mat)라고 한다.

한편, 반도체 메모리 장치의 메모리 셀들 중 1개라도 불량(fail)이 발생하게 되면, 해당 반도체 메모리 장치는 원하는 동작을 수행하지 못하게 되어 폐기 처분된다. 요즈음 반도체 메모리 장치의 공정 기술이 발전함에 따라 확률적으로 소량의 메모리 셀에만 불량이 발생하며, 이와 같이 몇 개의 메모리 셀에 발생한 불량으로 인하여 반도체 메모리 장치를 폐기 처분하기에는 제품의 수율(yield)을 고려해 볼 때 매우 비효율적이다. 따라서, 이를 보완하기 위하여 반도체 메모리 장치 내에는 노말 메모리 셀(nomal memory cell) 뿐만 아니라 별도로 설계된 리던던시 메모리 셀(redundancy memory cell)을 더 구비하고 있으며, 만약 노말 메모리 셀에 불량이 발생하는 경우 이를 리던던시 메모리 셀로 대치하여 사용하고 있다. 이하, 노말 메모리 셀 중 불량이 발생하여 리던던시 메모리 셀로 대치되어야 하는 메모리 셀을 '리페어 대상 메모리 셀'이라 칭하기로 한다.

한편, 반도체 메모리 장치의 메모리 셀 구조는 크게 폴디드 비트 라인(folded bit line) 구조와 오픈 비트 라인(open bit line) 구조로 나뉠 수 있으며, 아래와 같은 차이점이 있다.

우선, 폴디드 비트 라인 구조는 반도체 메모리 장치의 코어(core) 영역에 배치되는 비트 라인 감지 증폭기(bit line sense amplifier)를 기준으로 동일한 메모리 셀 매트에 데이터가 구동되는 비트라인(예컨대, 정 비트라인)과 증폭 동작시 기준이 되는 비트라인(예컨대, 부 비트라인)이 배치된다. 때문에, 정 비트라인과 부 비트라인에 동일한 노이즈(noise)가 반영되고, 이렇게 발생한 노이즈는 서로 상쇄 작용을 한다. 이러한 상쇄 동작을 통해 폴디드 비트 라인 구조는 노이즈에 대하여 안정적인 동작을 보장한다. 이어서, 오픈 비트 라인 구조는 비트 라인 감지 증폭기를 기준으로 서로 다른 메모리 셀 매트에 정 비트라인과 부 비트라인이 배치된다. 따라서, 정 비트라인에 발생하는 노이즈와 부 비트 라인에 발생하는 노이즈가 서로 다르기 때문에 오픈 비트 라인 구조는 이러한 노이즈에 열악하다.

다음으로, 폴디드 비트 라인 구조의 경우 단위 메모리 셀 구조가 8F2 로 설계되며, 오픈 비트 라인 구조의 경우 단위 메모리 셀 구조가 6F2 로 설계된다. 이러한 단위 메모리 셀 구조는 반도체 메모리 장치의 크기를 결정하는 요소가 되며, 동일한 데이터 저장량을 대비하여 볼 때 오픈 비트 라인 구조를 가지는 반도체 메모리 장치가 폴디드 비트 라인 구조를 가지는 반도체 메모리 장치보다 작게 설계될 수 있다.

도 1 은 기존의 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.

도 1 을 참조하면, 반도체 메모리 장치는 코어 영역(110)과, 다수의 로우 디코딩부(120)와, 컬럼 퓨즈부(130), 및 컬럼 디코딩부(140)를 구비한다.

코어 영역(110)은 다수의 메모리 셀 매트와 다수의 감지증폭부를 포함하며, 각각의 메모리 셀 매트에는 노말 메모리 셀과 리던던시 메모리 셀이 배치된다. 여기서, 감지증폭부는 해당 감지증폭부의 위쪽과 아래쪽에 배치된 메모리 셀 매트의 정 비트라인과 부 비트라인이 연결되어 있다.

다수의 로우 디코딩부(120)는 로우 어드레스(XADD)를 입력받아 디코딩하여 다수의 워드라인(WL1, WL2, ... WLi, 여기서, i는 자연수) 중 어느 하나를 선택하여 활성화시키고, 활성화되는 워드라인이 포함된 메모리 셀 매트의 정보(예컨대, XMAT<1>, XMAT2, XMAT<3>을 포함하며, 이하 '메모리셀 매트정보'라고 칭함)를 출력한다.

한편, 컬럼 퓨즈부(130)는 다수의 로우 디코딩부(120)에서 생성되는 메모리셀 매트정보(XMAT)에 응답하여 리던던시 어드레스(RYADD)을 출력한다. 컬럼 퓨즈부(130)는 테스트 동작시 검출되는 리페어 대상 메모리 셀에 대응하는 어드레스가 프로그램되어 있으며, 로우 어드레스(XADD)에 대응하는 메모리셀 매트정보(XMAT)에 응답하여 프로그래밍된 어드레스를 리던던시 어드레스(RYADD)로 출력한다.

컬럼 디코딩부(140)는 컬럼 어드레스(YADD)와 리던던시 어드레스(RYADD)를 비교하여, 노말 컬럼 선택신호(YS0, YS1, ...) 또는 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다. 다시 말하면, 컬럼 어드레스(YADD)가 리페어 대상 메모리 셀에 대응하는 어드레스가 아닌 경우 컬럼 디코딩부(140)는 컬럼 어드레스(YADD)에 대응하는 노말 컬럼 선택신호(YS0, YS1, ...)를 활성화시키고, 컬럼 어드레스(YADD)가 리페어 대상 메모리 셀에 대응하는 어드레스인 경우 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다.

이하, 일반적인 반도체 메모리 장치의 리페어 동작을 살펴보기로 한다. 설명의 편의를 위하여 제2 메모리 셀 매트(112)의 제1 정 비트라인(BL1)에 리페어 대상 메모리 셀이 포함되어 있다고 가정하기로 한다.

우선, 로우 어드레스(XADD)가 인가되면 다수의 로우 디코딩부(120)는 이를 디코딩하여 다수의 워드라인(WL1, WL2, ... WLi) 중 어느 하나를 활성화시킨다. 이때, 활성화된 워드라인에 연결된 정 비트라인과 정 리던던시 비트라인으로 데이터가 전달되고, 이 데이터는 감지 증폭부(114)를 통해 감지 증폭된다. 이때, 제2 메모리 셀 매트(112)의 정 비트라인과 정 리던던시 비트라인은 데이터가 구동되는 비트라인이고, 제3 메모리 셀 매트(113)의 부 비트라인과 부 리던던시 비트라인은 기준이되는 비트라인이 된다.

한편, 제2 로우 디코딩부(122)는 로우 어드레스(XADD)에 응답하여 제2 메모리셀 매트정보(XMAT<2>)를 예컨대, 논리'하이(high)'로 활성화시킨다. 이와 함께 제1 및 제3 로우 디코딩부(121, 123)에서 출력되는 제1 및 제2 메모리셀 매트정보(XMAT<1>, XMAT<3>)는 논리'로우(low)'로 비활성화된다. 이어서, 컬럼 퓨즈부(130)는 활성화된 제2 메모리셀 매트정보(XMAT<2>)에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스(RYADD)를 출력한다. 이때, 출력되는 리던던시 어드레스(RYADD)는 반도체 메모리 장치의 테스트 동작시 검출되는 리페어 대상 메모리 셀에 대응하는 어드레스를 퓨즈에 프로그래밍한 결과물이다.

이후, 컬럼 어드레스(YADD)가 인가되면 컬럼 디코딩부(140)는 컬럼 어드레스(YADD)와 리던던시 어드레스(RYADD)를 비교하고, 이 두 어드레스가 동일한 경우 노말 컬럼 선택신호(YS0, YS1, ...)가 아닌 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다. 이렇게 활성화된 리던던시 컬럼 선택신호(RYS0, RYS1, ...)에 따라 제1 정/부 리던던시 비트라인(RBL1, /RBL1)에 대응하여 감지 증폭된 데이터는 로컬 입출력 데이터 라인(LIO1 또는 LIO3)을 통해 출력된다.

이하, 기존의 회로 구성에 있어서 문제가 되는 부분을 살펴보기로 한다.

위의 설명에서는 제1 정 비트라인(BL1)에 리페어 대상 메모리 셀이 포함하는 경우를 일례로 하였다. 이 경우 제1 정/부 비트라인(BL1, /BL1)이 제1 정/부 리던던시 비트라인(RBL1, /RBL1)으로 대치되기 때문에 제1 정 비트라인(BL1)에 대응하는 동작을 정상적으로 수행하는 것이 가능하다. 하지만, 제1 정 비트라인(BL1)에 리페어 대상 메모리 셀이 포함되고, 제1 부 비트라인(/BL1)에 리페어 대상 메모리 셀이 포함되지 않는 경우 제1 부 비트라인(/BL1)에 대응하여 정상적인 동작을 보장하기 어렵다.

즉, 제1 부 비트라인(/BL1)에 대응하는 동작을 수행하는 경우 제1 부 비트라인(/BL1)은 데이터가 전달되는 비트라인이 되고, 제1 정 비트라인(BL1)은 이에 대응하여 기준전압 값을 유지해야하는 비트라인이 된다. 하지만, 제1 정 비트라인(BL1)의 경우 리페어 대상 메모리 셀을 포함한 것으로 이에 따른 여러 가지 이유로 인하여 원하는 기준전압 값을 유지하지 못하게 된다. 따라서, 제1 부 비트라인(/BL1)에 정상적인 데이터가 전달되더라도 제1 정 비트라인(BL1)의 기준전압 값이 원하는 전압레벨을 유지하지 못하기 때문에 결국 정상적인 감지 증폭 동작을 수행하지 못하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 감지증폭부를 공유한 다수의 메모리 셀 매트 정보를 이용하여 리페어 대상 메모리 셀을 포함하는 비트라인을 리더던시 비트라인으로 대치하고, 리페어 대상 메모리 셀을 포함하는 비트라인과 쌍을 이루는 비트라인 역시 리던던시 비트라인으로 대치할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리 셀 매트가 배치된 코어 영역; 로우 어드레스를 디코딩하여 상기 다수의 메모리 셀 매트 각각에 대응하는 다수의 메모리셀 매트정보를 출력하기 위한 다수의 로우디코딩수단; 상기 다수의 메모리셀 매트정보 중 일부를 합산하여 매트합산정보를 출력하기 위한 매트정보 합산수단; 상기 매트합산정보에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하기 위한 컬럼퓨즈수단; 및 상기 리던던시 어드레스와 외부에서 입력되는 컬럼 어드레스를 비교하여 상기 다수의 메모리 셀 매트에 배치된 다수의 리던던시 비트라인 중 해당 리던던시 비트라인을 선택하기 위한 컬럼디코딩수단을 구비한다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 제1 메모리 셀 매트와 제2 메모리 셀 매트에 공유되며, 상기 제1 및 제2 메모리 셀 매트에 각각 배치된 노말 비트라인 및 리던던시 비트라인을 통해 전달되는 데이터를 감지 증폭하기 위한 감지 증폭수단; 로우 어드레스를 디코딩하여 상기 제1 및 제2 메모리 셀 매트에 대응하는 제1 및 제2 메모리셀 매트정보를 출력하기 위한 로우디코딩수단; 상기 제1 및 제2 메모리셀 매트정보를 합산하여 매트합산정보를 출력하기 위한 매트정보 합산수단; 상기 매트합산정보에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하기 위한 컬럼퓨즈수단; 및 상기 리던던시 어드레스와 외부에서 입력되는 컬럼 어드레스를 비교하여 상기 노말 비트라인 또는 상기 리던던시 비트라인을 선택하기 위한 컬럼디코딩수단을 구비한다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 서로 쌍을 이루는 제1 및 제2 노말 비트라인이 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 동작 방법에 있어서, 상기 제1 노말 비트라인 - 리페어 대상 메모리 셀을 포함 - 에 대응하는 컬럼 어드레스가 인가되는 경우 프로그래밍된 리던던시 어드레스에 응답하여 리던던시 비트라인을 선택하는 단계; 및 상기 제2 노말 비트라인에 대응하는 컬럼 어드레스가 인가되는 경우 상기 리던던시 어드레스에 응답하여 상기 리던던시 비트라인을 선택하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치의 동작 방법은, 오픈 비트 라인 구조의 다수의 메모리 셀 매트 중 일부를 각각 공유하는 다수의 감지증폭수단을 가지는 반도체 메모리 장치의 동작 방법에 있어서, 상기 다수의 감지증폭수단 중 리페어 대상 메모리 셀과 연결된 감지증폭수단의 정보를 생성하는 단계; 상기 감지증폭수단에서 감지 증폭 동작을 수행하는 경우 상기 감지증폭수단의 정보에 따라 상기 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하는 단계; 및 상기 리던던시 어드레스와 컬럼 어드레스를 비교하여 노말 비트라인 또는 리던던시 비트라인을 선택하는 단계를 포함한다.

본 발명에 따른 실시예는 감지증폭부를 공유한 다수의 메모리 셀 매트 정보를 이용하여 리페어 대상 메모리 셀을 포함하는 정/부 비트라인을 정/부 리던던시 비트라인으로 대치함으로써, 정/부 비트라인 중 리페어 대상 메모리 셀을 포함하지 않는 비트라인과 관련된 동작을 정상적으로 유지해주는 것이 가능하다.

본 발명은 리페어 대상 메모리 셀을 포함하는 비트라인과 관련된 동작뿐 아니라 리페어 대상 메모리 셀을 포함하지 않는 비트라인과 관련된 동작을 정상적으로 수행해 줌으로써, 반도체 메모리 장치의 신뢰성을 높여주는 효과를 얻을 수 있다.

도 1 은 기존의 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 2 는 본 발명의 실시예에 따른 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 3 은 도 2 의 매트정보 합산부(230)를 설명하기 위한 회로도.
도 4 는 도 3 의 컬럼 퓨즈부(240)를 설명하기 위한 블록도.
도 5 는 도 4 의 리던던시 어드레스 생성부(410)를 설명하기 위한 회로도.
도 6 은 도 4 의 활성화 제어부(420)를 설명하기 위한 회로도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.

도 2 는 본 발명의 실시예에 따른 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.

도 2 를 참조하면, 반도체 메모리 장치는 코어 영역(210)과, 다수의 로우 디코딩부(220)와, 매트정보 합산부(230)와, 컬럼 퓨즈부(240), 및 컬럼 디코딩부(250)를 구비한다.

코어 영역(210)은 다수의 메모리 셀 매트와 다수의 감지증폭부를 포함하며, 각각의 메모리 셀 매트는 노말 메모리 셀과 리던던시 메모리 셀이 배치된다. 여기서, 감지증폭부는 해당 감지증폭부의 위쪽과 아랫쪽에 배치된 메모리 셀 매트의 정 비트라인과 부 비트라인이 연결되어 있다.

다수의 로우 디코딩부(220)는 로우 어드레스(XADD)를 입력받아 디코딩하여 다수의 워드라인(WL1, WL2, ... WLi) 중 어느 하나를 선택하여 활성화시키고, 활성화되는 워드라인이 포함된 메모리셀 매트정보(XMAT<1>, XMAT2, XMAT<3> 를 포함)를 출력한다. 도 2 에는 설명의 편의를 위하여 3개의 메모리셀 매트정보(XMAT)를 도시하였으며, 반도체 메모리 장치는 이보다 많은 메모리셀 매트정보(XMAT)를 포함한다.

한편, 매트정보 합산부(230)는 다수의 메모리셀 매트정보(XMAT<1>, XMAT2, XMAT<3>) 중 일부를 합산하여 다수의 매트합산정보(S_XMAT)를 생성한다. 본 발명의 실시예에 따른 반도체 메모리 장치는 기존과 대비하여 매트정보 합산부(230)가 추가되었으며, 이에 따라 컬럼 퓨즈부(240) 역시 변경되었다. 매트정보 합산부(230)와 컬럼 퓨즈부(240)의 회로 구성 및 회로 동작은 이후 다시 살펴보기로 한다. 참고로, 본 발명에 따른 실시예에는 메모리셀 매트정보(XMAT)가 3개인 것을 일례로 하였으며, 이 경우 매트합산정보(S_XMAT)는 2개가 될 수 있다. 이후 다시 살펴보겠지만, 매트합산정보(S_XMAT)는 로우 어드레스(XADD)와 컬럼 어드레스(YADD)에 대응하여 선택되는 정/부 비트라인(BL, /BL)을 감지 증폭하는 감지 증폭부의 정보에 대응한다.

이어서, 컬럼 퓨즈부(240)는 테스트 동작시 검출되는 리페어 대상 메모리 셀에 대응하는 어드레스가 프로그램되어 있으며, 매트합산정보(S_XMAT)에 응답하여 프로그래밍된 어드레스를 리던던시 어드레스(RYADD)로 출력한다. 그리고, 컬럼 디코딩부(250)는 컬럼 어드레스(YADD)와 리던던시 어드레스(RYADD)를 비교하여, 노말 컬럼 선택신호(YS0, YS1, ...) 또는 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다. 다시 말하면, 컬럼 어드레스(YADD)가 리페어 대상 메모리 셀에 대응하는 어드레스가 아닌 경우 컬럼 디코딩부(250)는 컬럼 어드레스(YADD)에 대응하는 노말 컬럼 선택신호(YS0, YS1, ...)를 활성화시키고, 컬럼 어드레스(YADD)가 리페어 대상 메모리 셀에 대응하는 어드레스인 경우 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다.

도 3 은 도 2 의 매트정보 합산부(230)를 설명하기 위한 회로도이다.

도 2 와 도 3 을 참조하면, 매트정보 합산부(230)는 XMAT<n-1> 메모리셀 매트정보와 XMAT<n> 메모리셀 매트정보를 입력받는 부정 논리 합 게이트(NOR)와, 부정 논리 합 게이트(NOR)의 출력신호를 반전하여 S_XMAT<n-1&n> 매트합산정보를 출력하기 위한 인버터(INV)를 구비한다. 여기서, n은 자연수이며, 메모리 셀 매트의 개수에 대응하는 값을 가질 수 있다.

이하, 도 2 및 도 3 을 참조하여 매트정보 합산부(230)의 간단한 동작을 살펴보기로 한다.

우선, 도 3 의 메모리셀 매트정보(XMAT1, XMAT2, XMAT3)는 각각 제1 내지 제3 메모리 셀 매트(211, 212, 213) 중 로우 어드레스(XADD)에 응답하여 활성화되는 메모리 셀 매트의 정보를 가진다. 이때, 매트정보 합산부(230)에서 생성되는 S_XMAT<n-1&n> 매트합산정보는 XMAT<n-1> 메모리셀 매트정보와 XMAT<n> 메모리셀 매트정보 중 어느 하나가 활성화되는 경우 활성화되는 신호이다. 예컨대, 제2 메모리 셀 매트(212)에 대응하는 워드라인(WL1, WL2, ... WLi)이 활성화되는 경우 XMAT<2> 메모리셀 매트정보는 논리'하이'로 활성화되고, 그외의 XMAT<1> 메모리셀 매트정보와 XMAT<3> 메모리셀 매트정보는 논리'로우'로 비활성화된다. 따라서, S_XMAT<1&2> 매트합산정보와 S_XMAT<2&3> 매트합산정보는 논리'하이'가 된다. 다른 예로, 제3 메모리 셀 매트(213)에 대응하는 워드라인(도시되지 않음)이 활성화되는 경우 XMAT<3> 메모리셀 매트정보가 논리'하이'가 되기 때문에 S_XMAT<2&3> 매트합산정보와 S_XMAT<3&4> 매트합산정보는 논리'하이'가 된다.

도 4 는 도 3 의 컬럼 퓨즈부(240)를 설명하기 위한 블록도이다.

도 4 를 참조하면, 컬럼 퓨즈부(240)는 다수의 활성화신호(EN)와 다수의 매트합산정보(S_XMAT)에 응답하여 다수의 리던던시 어드레스(RYADD)를 생성하기 위한 리던던시 어드레스 생성부(410)와, 다수의 매트합산정보(S_XMAT)에 응답하여 리던던시 어드레스 생성부(410)의 활성화 동작을 제어하기 위한 다수의 활성화신호(EN)를 생성하는 활성화제어부(420)를 구비한다.

우선, 도 5 는 도 4 의 리던던시 어드레스 생성부(410)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 하나의 리던던시 어드레스(RYADD)를 생성하는 구성을 일례로 하였다.

도 5 를 참조하면, 리던던시 어드레스 생성부(410)는 다수의 매트합산정보(S_XMAT<n-1&n>)와 다수의 활성화신호(EN<n-1&n)에 응답하여 다수의 리던던시 어드레스(RYADD)을 생성하기 위한 것으로, 퓨즈부(510)와, 퓨즈선택부(520)와, 리셋부(530), 및 출력부(540)를 구비한다.

퓨즈부(510)는 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍하기 위한 것으로 다수의 퓨즈(fuse)로 구성되며, 각 퓨즈는 리페어 대상 메모리 셀에 대응하는 어드레스에 따라 컷팅되거나 컷팅되지 않는다. 여기서, 프로그래밍은 퓨즈를 컷팅하거나 컷팅하지 않는 일련의 동작을 의미한다.

퓨즈선택부(520)는 다수의 매트합산정보(S_XMAT<n-1&n>)와 다수의 활성화신호(EN<n-1&n>)에 응답하여 다수의 퓨즈 중 어느 하나의 퓨즈를 선택하기 위한 것으로, 선택부(521)와 활성화부(522)를 구비한다.

여기서, 선택부(521)는 다수의 매트합산정보(S_XMAT<n-1&n>)에 응답하여 원하는 퓨즈를 선택하기 위한 것으로, 활성화부(522)의 각 NMOS 트랜지스터와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 다수의 매트합산정보(S_XMAT<n-1&n>)를 각각 게이트로 입력받는 다수의 NMOS 트랜지스터로 구성된다. 이어서, 활성화부(522)는 다수의 활성화신호(EN<n-1&n>)에 응답하여 선택부(521)의 각 NMOS 트랜지스터를 활성화시켜주기 위한 것으로, 퓨즈부(510)의 각 퓨즈와 선택부(521)의 각 NMOS 트랜지스터 사이에 소오스-드레인 경로가 형성되고 다수의 활성화신호(EN<n-1&n>)를 각각 게이트로 입력받는 다수의 NMOS 트랜지스터로 구성된다.

한편, 리셋부(530)는 리셋신호(RSTB)에 응답하여 퓨즈부(510)의 공통 노드를 프리차징시키기 위한 것으로, 전원전압단(VDD)과 공통 노드 사이에 소오스-드레인 경로가 형성되고 리셋신호(RSTB)를 게이트로 입력받는 PMOS 트랜지스터로 구성된다. 이어서, 출력부(540)는 퓨즈선택부(520)에 의하여 선택된 퓨즈에 프로그래밍된 어드레스를 리던던시 어드레시 어드레스(RYADD)를 출력하기 위한 것으로, 인버터(inver)로 구성된 래치와 그 래치의 출력을 입력받아 리던던시 어드레스(RYADD)로 출력하기 위한 인버터로 구성된다.

도 6 은 도 4 의 활성화 제어부(420)를 설명하기 위한 회로도이다. 참고로, 활성화 제어부(420)는 다수의 활성화신호(EN<n-1&n>)를 생성하기 위하여 모두 n개의 제어신호 생성부를 구비하고 있으며, 각각의 구성이 서로 유사하다. 이하, 설명의 편의를 위하여 S_XMAT<0:1> 매트합산정보를 입력받아 EN<0&1> 활성화신호를 생성하는 제어신호 생성부(610)을 대표로 설명하기로 한다.

도 6 을 참조하면, 제어신호 생성부(610)는 퓨즈부(611)와, 선택부(612)와, 리셋부(613), 및 출력부(614)를 구비한다.

퓨즈부(611)는 리페어 대상 메모리 셀이 포함된 비트라인이 배치된 메모리 셀 매트와 그 비트라인에 대응하는 비트라인이 배치된 메모리 셀 매트에 따라 컷팅 여부가 결정되는 퓨즈로 구성된다. 다시 말하면, 제2 메모리 셀 매트(212, 도 2 참조)의 제1 정 비트라인(BL1)에 리페어 대상 메모리 셀이 포함되는 경우 제1 정 비트라인(BL1)은 제2 메모리 셀 매트(212)에 배치되고, 제1 정 비트라인(BL1)에 대응하는 제1 부 비트라인(/BL1)은 제3 메모리 셀 매트(213)에 배치된다. 따라서, 제어신호 생성부(616) 중 제2 및 제3 메모리 셀 매트(212, 213)에 대응하는 활성화 제어부(도시되지 않음)의 퓨즈는 컷팅된다.

여기서, 퓨즈 컷팅 여부는 제1 정 비트라인(BL1)과 제1 부 비트라인(/BL1)이 연결된 감지 증폭부(214)의 정보에도 대응된다. 즉, 리페어 대상 메모리 셀을 포함하는 제1 정 비트라인(BL1)의 경우 그와 쌍을 이루는 제1 부 비트라인(/BL1)이 제2 메모리 셀 매트(212)와 제3 메모리 셀 매트(213)를 공유하는 감지 증폭부(214)에 연결되어 있기 때문에 그 감지 증폭부(214)의 정보에 따라 해당 퓨즈를 컷팅할 수 있다.

선택부(612)는 S_XMAT<0:1> 매트합산정보에 응답하여 퓨즈부(611)를 선택하기 위한 것으로, 퓨즈부(611)와 접지전압단(VSS) 사이에 소오스-드레인 경로가 형성되고 S_XMAT<0:1> 매트합산정보를 게이트로 입력받는 NMOS 트랜지스터로 구성된다.

리셋부(613)는 출력부(614)의 입력단을 리셋신호(RSTB)에 응답하여 리셋시키고, 출력부(614)는 리셋부(613)의 리셋 동작 이후 퓨즈부(611)에 구비되는 퓨즈의 컷팅 여부에 따라 EN<0&1> 활성화신호를 구동한다. 참고로, 도면에는 도시되지 않았지만, 본 발명의 실시예에 따른 반도체 메모리 장치는 도 5 의 리던던시 어드레스(RYADD)를 최종적으로 컬럼 디코딩부(250)로 전달하기 위한 전달 회로를 구비할 수 있으며, 이 전달 회로의 경우 EN<0&1> 활성화신호에 의하여 제어되는 것이 가능하다.

이하, 도 2 내지 도 6 을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 리페어 동작을 살펴보기로 한다. 설명의 편의를 위하여 제2 메모리 셀 매트(212)의 제1 정 비트라인(BL1)에 리페어 대상 메모리 셀이 포함되어 있다고 가정하기로 한다. 위에서 설명한 바와 같이, 제1 정 비트라인(BL1)은 제2 메모리 셀 매트(212)에 배치되고, 제1 정 비트라인(BL1)에 대응하는 제1 부 비트라인(/BL1)은 제3 메모리 셀 매트(213)에 배치되기 때문에 이에 대응하는 제어신호 생성부의 퓨즈는 컷팅된다.

우선, 로우 어드레스(XADD)가 인가되면 다수의 로우 디코딩부(220)는 이를 디코딩하여 다수의 워드라인(WL1, WL2, ... WLi) 중 어느 하나를 활성화시킨다. 이때, 활성화된 워드라인에 연결된 정 비트라인과 정 리던던시 비트라인으로 데이터가 전달되고, 이 데이터는 감지 증폭부(214)를 통해 감지 증폭된다.

한편, 제2 로우 디코딩부(222)는 로우 어드레스(XADD)에 응답하여 XMAT<2> 메모리셀 매트정보를 예컨대, 논리'하이'로 활성화시킨다. 이와 함께 제1 및 제3 로우 디코딩부(221, 223)에서 출력되는 XMAT<1> 메모리셀 매트정보와 XMAT<3> 메모리셀 매트정보는 논리'로우'로 비활성화된다. 따라서, S_XMAT<1&2> 매트합산정보와 S_MAT<2&3> 매트합산정보가 논리'하이'로 활성화된다.

한편, 활성화 제어부(420)는 S_MAT<2&3> 매트합산정보와 컷팅된 퓨즈에 따라 EN<2&3> 활성화신호를 논리'하이'로 출력한다. 이때, 활성화 제어부(420)에는 논리'하이'로 활성화된 S_XMAT<1&2> 매트합산정보가 입력되지만 이에 대응하는 퓨즈가 컷팅되지 않기 때문에 EN<1&2> 활성화신호는 논리'로우'가 된다. 이어서, 리던던시 어드레스 생성부(410)는 S_XMAT<2&3> 매트합산정보와 EN<2&3> 활성화신호에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스(RYADD)를 출력한다.

이후, 컬럼 어드레스(YADD)가 인가되면 컬럼 디코딩부(250)는 컬럼 어드레스(YADD)와 리던던시 어드레스(RYADD)를 비교하고, 이 두 어드레스가 동일한 경우 노말 컬럼 선택신호(YS0, YS1, ...)가 아닌 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다. 이렇게 활성화된 리던던시 컬럼 선택신호(RYS0, RYS1, ...)에 따라 제1 정/부 리던던시 비트라인(RBL1, /RBL1)에 대응하여 감지 증폭된 데이터는 로컬 입출력 데이터 라인(LIO1 또는 LIO3)을 통해 출력된다.

이하, 기존의 회로 구성에서 문제가 되었던 부분을 살펴보기로 한다. 즉, 제3 메모리 셀 매트(213)에 배치된 제1 부 비트라인(/BL1)과 관련된 동작을 살펴보기로 한다.

우선, 로우 어드레스(XADD)가 인가되면 다수의 로우 디코딩부(220)는 이를 디코딩하여 제3 메모리 셀 매트(213)의 다수의 워드라인(도시되지 않음) 중 어느 하나를 활성화시킨다. 이때, 활성화된 워드라인에 연결된 부 비트라인과 부 리던던시 비트라인으로 데이터가 전달되고, 이 데이터는 감지 증폭부(214)를 통해 감지 증폭된다.

한편, 제3 로우 디코딩부(223)는 로우 어드레스(XADD)에 응답하여 XMAT<3> 메모리셀 매트정보를 논리'하이'로 활성화시킨다. 이와 함께 제1 및 제2 로우 디코딩부(221, 222)에서 출력되는 XMAT<1> 메모리셀 매트정보와 XMAT<2> 메모리셀 매트정보는 논리'로우'로 비활성화된다. 따라서 S_XMAT<2&3> 매트합산정보와 S_MAT<3&4> 매트합산정보가 논리'하이'로 활성화된다.

한편, 활성화 제어부(420)는 S_MAT<2&3> 매트합산정보에 응답하여 EN<2&3> 활성화신호를 논리'하이'로 출력한다. 이때, 활성화 제어부(420)에는 논리'하이'로 활성화된 S_XMAT<3&4> 매트합산정보가 입력되지만, 이에 대응하는 퓨즈가 컷팅되어 있지 않기 때문에 EN<3&4> 활성화신호는 논리'로우'가 된다. 이어서, 리던던시 어드레스 생성부(410)는 S_XMAT<2&3> 매트합산정보와 EN<2&3> 활성화신호에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스(RYADD)를 출력한다.

이후, 컬럼 어드레스(YADD)가 인가되면 컬럼 디코딩부(250)는 컬럼 어드레스(YADD)와 리던던시 어드레스(RYADD)를 비교하고, 이 두 어드레스가 동일한 경우 노말 컬럼 선택신호(YS0, YS1, ...)가 아닌 리던던시 컬럼 선택신호(RYS0, RYS1, ...)를 활성화시킨다. 따라서, 제1 정/부 리던던시 비트라인(RBL1, /RBL1)에 대응하여 감지 증폭된 데이터가 로컬 입출력 데이터 라인(LIO1 또는 LIO3)을 통해 출력된다.

즉, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 정 비트라인(BL1)과 제1 부 비트라인(/BL1)이 배치된 제1 및 제2 메모리 셀 매트(212, 213) 정보를 합산하여 S_XMAT<2&3> 매트합산정보를 생성하고, 이를 이용하여 제1 정 비트라인(BL1) 및 제2 부 비트라인(/BL1)과 관련된 동작을 수행하는 경우 제1 정/부 리던던시 비트라인(RBL1, /RBL1)으로 대치하는 것이 가능하다.

이를 다시 말하면, 로우 어드레스(RADD)와 컬럼 어드레스(XADD)에 의하여 리페어 대상 메모리 셀이 선택되는 경우 컬럼 퓨즈부(240)는 리페어 대상 메모리 셀이 연결된 감지 증폭부의 정보에 따라 리던던시 어드레스를 출력한다. 즉, 리페어 대상 메모리 셀이 포함된 제1 정 비트라인(BL1)은 제2 메모리 셀 매트(212)와 제3 메모리 셀 매트(213) 사이에 배치된 감지 증폭부(214)에 연결되어 있으며, 컬럼 퓨즈부(240)는 이 감지 증폭부(214)가 로우 어드레스(RADD)와 컬럼 어드레스(XADD)에 의하여 데이터를 감지 증폭하는 경우 리던던시 어드레스를 출력한다. 결국, 제2 메모리 셀 매트(212)의 제1 정 비트라인(BL1)이 선택되는 경우 제1 정/부 리던던시 비트라인(RBL1, /RBL1)이 선택되고, 제3 메모리 셀 매트(213)의 제1 부 비트라인(/BL1)이 선택되는 경우 역시 제1 정/부 리던던시 비트라인(RBL1, /RBL1)이 선택된다.

전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 리페어 대상 메모리 셀을 포함한 비트라인이 선택되는 경우 이를 리던던시 비트라인으로 대치하는 것이 가능하고, 리페어 대상 메모리 셀을 포함한 비트라인과 쌍을 이루는 비트라인이 선택되는 경우 역시 리던던시 비트라인으로 대치하는 것이 가능하다. 따라서, 기존에 문제가 되던 부분을 원천적으로 방지하는 것이 가능하며, 이를 통해 항상 안정적인 감지 증폭 동작을 보장받을 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

210 : 코어 영역 220 : 다수의 로우 디코딩부
230 : 매트정보 합산부 240 : 컬럼 퓨즈부
250 : 컬럼 디코딩부

Claims

다수의 메모리 셀 매트가 배치된 코어 영역;
로우 어드레스를 디코딩하여 상기 다수의 메모리 셀 매트 각각에 대응하는 다수의 메모리셀 매트정보를 출력하기 위한 다수의 로우디코딩수단;
상기 다수의 메모리셀 매트정보 중 일부를 합산하여 매트합산정보를 출력하기 위한 매트정보 합산수단;
상기 매트합산정보에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하기 위한 컬럼퓨즈수단; 및
상기 리던던시 어드레스와 외부에서 입력되는 컬럼 어드레스를 비교하여 상기 다수의 메모리 셀 매트에 배치된 다수의 리던던시 비트라인 중 해당 리던던시 비트라인을 선택하기 위한 컬럼디코딩수단
을 구비하는 반도체 메모리 장치.
청구항 2은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,
상기 다수의 메모리 셀 매트는 오픈 비트 라인 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
청구항 3은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,
상기 로우디코딩수단은 상기 로우 어드레스에 응답하여 상기 다수의 메모리 셀 매트에 배치된 다수의 워드라인을 선택적으로 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,
상기 다수의 메모리 셀 매트 중 두개의 메모리 셀 매트에 공유되며, 전달되는 데이터를 감지 증폭하기 위한 감지증폭수단을 더 구비하는 반도체 메모리 장치.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.

제4항에 있어서,
상기 매트합산정보는 상기 감지증폭수단에 공유된 메모리 셀 매트에 대응하는 메모리셀 매트정보 중 어느 하나가 활성화되는 경우 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.

제1항에 있어서,
상기 컬럼퓨즈수단은,
상기 매트합산정보와 활성화신호에 응답하여 상기 리던던시 어드레스를 생성하기 위한 어드레스 생성부; 및
상기 어드레스 생성부의 활성화 동작을 제어하기 위한 활성화신호를 상기 매트합산정보에 응답하여 생성하는 활성화제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.

제6항에 있어서,
상기 어드레스 생성부는,
다수의 퓨즈로 구성되며, 상기 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍하기 위한 퓨즈부;
상기 매트합산정보와 상기 활성화신호에 응답하여 상기 퓨즈부 중 어느 하나의 퓨즈를 선택하기 위한 퓨즈선택부; 및
상기 퓨즈선택부에 의하여 선택된 퓨즈에 프로그래밍된 어드레스를 상기 리던던시 어드레스로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.

제7항에 있어서,
상기 퓨즈선택부는,
상기 매트합산정보에 응답하여 해당 퓨즈를 선택하기 위한 선택부; 및
상기 활성화신호에 응답하여 상기 선택부를 활성화시켜 주기 위한 활성화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.

제6항에 있어서,
상기 활성화제어부는 상기 매트합산정보에 응답하여 상기 활성화신호를 생성하기 위한 다수의 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.

제9항에 있어서,
상기 다수의 제어신호 생성부는 각각,
상기 리페어 대상 메모리 셀이 포함된 비트라인이 배치된 메모리 셀 매트와 상기 비트라인에 대응하는 비트라인이 배치된 메모리 셀 매트에 따라 프로그래밍되는 퓨즈부;
상기 매트합산정보에 응답하여 상기 퓨즈부를 선택하기 위한 선택부; 및
상기 퓨즈부의 컷팅 여부에 따라 상기 활성화신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제1 메모리 셀 매트와 제2 메모리 셀 매트에 공유되며, 상기 제1 및 제2 메모리 셀 매트에 각각 배치된 노말 비트라인 및 리던던시 비트라인을 통해 전달되는 데이터를 감지 증폭하기 위한 감지 증폭수단;
로우 어드레스를 디코딩하여 상기 제1 및 제2 메모리 셀 매트에 대응하는 제1 및 제2 메모리셀 매트정보를 출력하기 위한 로우디코딩수단;
상기 제1 및 제2 메모리셀 매트정보를 합산하여 매트합산정보를 출력하기 위한 매트정보 합산수단;
상기 매트합산정보에 응답하여 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하기 위한 컬럼퓨즈수단; 및
상기 리던던시 어드레스와 외부에서 입력되는 컬럼 어드레스를 비교하여 상기 노말 비트라인 또는 상기 리던던시 비트라인을 선택하기 위한 컬럼디코딩수단
을 구비하는 반도체 메모리 장치.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.

제11항에 있어서,
상기 다수의 메모리 셀 매트는 오픈 비트 라인 구조를 가지는 것을 특징으로 하는 반도체 메모리 장치.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.

제11항에 있어서,
상기 로우디코딩수단은 상기 로우 어드레스에 응답하여 상기 제1 및 제2 메모리 셀 매트에 배치된 다수의 워드라인을 선택적으로 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.

제11항에 있어서,
상기 매트합산정보는 상기 제1 및 제2 메모리셀 매트정보 중 어느 하나가 활성화되는 경우 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.

제11항에 있어서,
상기 컬럼퓨즈수단은,
상기 매트합산정보와 활성화신호에 응답하여 상기 리던던시 어드레스를 생성하기 위한 어드레스 생성부; 및
상기 어드레스 생성부의 활성화 동작을 제어하기 위한 활성화신호를 상기 매트합산정보에 응답하여 생성하는 활성화제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.

제15항에 있어서,
상기 어드레스 생성부는,
다수의 퓨즈로 구성되며, 상기 리페어 대상 메모리 셀에 대응하는 어드레스를 프로그래밍하기 위한 퓨즈부;
상기 매트합산정보와 상기 활성화신호에 응답하여 상기 퓨즈부 중 어느 하나의 퓨즈를 선택하기 위한 퓨즈선택부; 및
상기 퓨즈선택부에 의하여 선택된 퓨즈에 프로그래밍된 어드레스를 상기 리던던시 어드레스로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.

제16항에 있어서,
상기 퓨즈선택부는,
상기 매트합산정보에 응답하여 해당 퓨즈를 선택하기 위한 선택부; 및
상기 활성화신호에 응답하여 상기 선택부를 활성화시켜 주기 위한 활성화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.

제15항에 있어서,
상기 활성화제어부는,
상기 리페어 대상 메모리 셀이 포함된 비트라인이 배치된 상기 제1 메모리 셀 매트와 상기 비트라인에 대응하는 비트라인이 배치된 상기 제2 메모리 셀 매트에 따라 프로그래밍되는 퓨즈부;
상기 매트합산정보에 응답하여 상기 퓨즈부를 선택하기 위한 선택부; 및
상기 퓨즈부의 컷팅 여부에 따라 상기 활성화신호를 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
청구항 19은(는) 설정등록료 납부시 포기되었습니다.

제18항에 있어서,
상기 퓨즈부의 컷팅 여부는 상기 리페어 대상 메모리 셀을 포함한 비트라인과 연결된 상기 감지 증폭수단의 정보에 따라 결정되는 것을 특징으로 하는 반도체 메모리 장치.
서로 쌍을 이루는 제1 및 제2 노말 비트라인이 오픈 비트 라인 구조를 가지는 반도체 메모리 장치의 동작 방법에 있어서,
상기 제1 노말 비트라인 - 리페어 대상 메모리 셀을 포함 - 에 대응하는 컬럼 어드레스가 인가되는 경우 프로그래밍된 리던던시 어드레스에 응답하여 리던던시 비트라인을 선택하는 단계; 및
상기 제2 노말 비트라인에 대응하는 컬럼 어드레스가 인가되는 경우 상기 리던던시 어드레스에 응답하여 상기 리던던시 비트라인을 선택하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
청구항 21은(는) 설정등록료 납부시 포기되었습니다.

제20항에 있어서,
상기 리던던시 비트라인을 선택하는 단계는 해당 컬럼 어드레스와 상기 리던던시 어드레스가 동일한 경우 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
오픈 비트 라인 구조의 다수의 메모리 셀 매트 중 일부를 각각 공유하는 다수의 감지증폭수단을 가지는 반도체 메모리 장치의 동작 방법에 있어서,
상기 다수의 감지증폭수단 중 리페어 대상 메모리 셀과 연결된 감지증폭수단의 정보를 생성하는 단계;
상기 감지증폭수단에서 감지 증폭 동작을 수행하는 경우 상기 감지증폭수단의 정보에 따라 상기 리페어 대상 메모리 셀에 대응하는 리던던시 어드레스를 출력하는 단계; 및
상기 리던던시 어드레스와 컬럼 어드레스를 비교하여 노말 비트라인 또는 리던던시 비트라인을 선택하는 단계
를 포함하는 반도체 메모리 장치의 동작 방법.
청구항 23은(는) 설정등록료 납부시 포기되었습니다.

제22항에 있어서,
상기 감지증폭수단의 정보를 생성하는 단계는,
상기 감지증폭수단의 정보를 퓨즈에 프로그래밍하는 단계; 및
상기 감지증폭수단을 공유하는 다수의 메모리 셀 매트의 정보에 따라 상기 퓨즈에 프로그래밍된 정보를 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
청구항 24은(는) 설정등록료 납부시 포기되었습니다.

제22항에 있어서,
상기 리던던시 어드레스는 상기 다수의 메모리 셀 매트 중 활성화된 메모리 셀 매트의 정보와 상기 감지증폭수단의 정보에 응답하여 출력되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.