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KR101048353B1 - Memory device using 2-terminal magnetic memory cell and spin FET - Google Patents

Memory device using 2-terminal magnetic memory cell and spin FET Download PDF

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KR101048353B1
KR101048353B1 KR1020090106097A KR20090106097A KR101048353B1 KR 101048353 B1 KR101048353 B1 KR 101048353B1 KR 1020090106097 A KR1020090106097 A KR 1020090106097A KR 20090106097 A KR20090106097 A KR 20090106097A KR 101048353 B1 KR101048353 B1 KR 101048353B1
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송윤흡
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한양대학교 산학협력단
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Abstract

본 발명은 10 nm 이하에서도 소자 특성이 열화되지 않고, 신뢰성을 확보할 수 있는 새로운 개념의 메모리 소자에 관한 것이다. 본 발명에 따른 메모리 소자는 워드라인과, 비트라인과, 워드라인과 비트라인 사이에 설치되는 2 단자 마그네틱 메모리 셀(2-terminal magnetic memory cell)과, 워드라인과 비트라인의 일단에 설치되는 스핀 FET(spin-field effect transistor)를 구비한다.The present invention relates to a memory device of a new concept that can secure reliability without deteriorating device characteristics even at 10 nm or less. A memory device according to the present invention includes a word line, a bit line, a 2-terminal magnetic memory cell provided between the word line and the bit line, and a spin provided at one end of the word line and the bit line. And a spin-field effect transistor (FET).

Description

2 단자 마그네틱 메모리 셀과 스핀 ＦＥＴ를 이용한 메모리 소자{Memory device using 2-terminal magnetic memory cell and spin-field effect transistor}Memory device using 2-terminal magnetic memory cell and spin-field effect transistor

본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 2 단자 마그네틱 메모리 셀과 스핀 FET를 이용한 메모리 소자에 관한 것이다.The present invention relates to a nonvolatile memory device, and more particularly, to a memory device using a two-terminal magnetic memory cell and a spin FET.

현재까지의 반도체 메모리 소자의 개발은 실리콘(Si) 기반, 그리고 CMOS 기반으로 하여 신 재료 및 소자 구조 개선 등으로 신뢰성을 유지하면서 대용량의 시장 추세에 대응하여 왔다. 그러나 실리콘 기반 메모리 소자의 스케일링(scaling) 한계 등으로 새로운 방식의 메모리 소자의 필요성이 대두되고 있다. 낸드 플래시 메모리(NAND flash memory)의 경우, 30nm 이하에서는 플로팅 게이트 셀(Floating Gate Cell) 구조에서 전하 트랩 플래시(charge trap flash, CTF) 메모리 구조로 변경이 예측되고, DRAM 및 NOR 플래시 메모리는 30nm 이하에서 STT(spin transfer torque)-MRAM으로 대체가 예상된다. 그러나 CTF 메모리나 STT-MRAM 역시 20nm 또는 10nm 이하에서는 소자 신뢰성 저하와 스케일링 문제로 보다 새로운 개념의 메모리 소자가 요구되고 있다.Until now, semiconductor memory devices have been developed based on silicon (Si) and CMOS, and have responded to market trends of high capacity while maintaining reliability by improving new materials and device structures. However, there is a need for a new memory device due to scaling limitations of silicon-based memory devices. In the case of NAND flash memory, a change from a floating gate cell structure to a charge trap flash (CTF) memory structure is predicted at 30 nm or less, and DRAM and NOR flash memory are 30 nm or less. Is expected to be replaced by spin transfer torque (STT) -MRAM. However, CTF memory and STT-MRAM also require a new concept of memory devices in the 20nm or 10nm or less due to device reliability degradation and scaling issues.

지금까지의 메모리 소자는 하나의 트랜지스터(transistor) 또는 하나의 트랜지스터(transistor)와 하나의 저장매체(storage site)로 구성되는 3 단자(3-terminal) 소자 중심으로 개발되어 왔다. 이와 같은 3 단자 소자는 기본적으로 실리콘 기판 상에 형성된 MOS 구조의 선택 트랜지스터(selective transistor)가 필수적으로 필요하게 되는데, 실리콘 기반의 소자 스케일링 한계로 인해 10nm 이하에서는 MOS 기반의 선택 트랜지스터 제작이 불가능하리라 예측된다. 또한 대용량 메모리 소자에서 이용되는 설계 기술 기반의 Multi-level-Cell(MLC) 기술도 메모리 소자의 체적이 줄어듦에 따라 소자 특성의 열화 및 신뢰성 문제점이 심각하리라 예측된다. 따라서 이러한 문제점을 해결하기 위한 새로운 개념의 메모리 소자가 요구되고 있다. Until now, memory devices have been developed around a three-terminal device composed of one transistor or one transistor and one storage site. Such a three-terminal device basically requires a selective transistor having a MOS structure formed on a silicon substrate, and it is impossible to manufacture a MOS-based select transistor below 10 nm due to silicon-based device scaling limitations. do. In addition, multi-level-cell (MLC) technology based on design technology used in high-capacity memory devices is expected to seriously degrade device characteristics and reliability problems as the volume of memory devices decreases. Therefore, a new concept of memory device is required to solve this problem.

본 발명이 해결하고자 하는 기술적 과제는 10 nm 이하에서도 소자 특성이 열화되지 않고 신뢰성을 확보할 수 있는 새로운 개념의 메모리 소자를 제공하는 데에 있다.The technical problem to be solved by the present invention is to provide a memory device of a new concept that can ensure the reliability without deterioration of device characteristics even below 10 nm.

상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 메모리 소자는 워드라인; 비트라인; 상기 워드라인과 비트라인 사이에 설치되는 2 단자 마그네틱 메모리 셀(2-terminal magnetic memory cell); 및 상기 워드라인과 비트라인의 일단에 설치되는 스핀 FET(spin-field effect transistor);를 구비한다.In order to solve the above technical problem, a memory device according to the present invention is a word line; Bitline; A two-terminal magnetic memory cell disposed between the word line and the bit line; And a spin-field effect transistor (FET) disposed at one end of the word line and the bit line.

본 발명에 따른 메모리 소자에 있어서, 상기 마그네틱 메모리 셀과 상기 스핀 FET의 소스 영역과 드레인 영역은 제1 강자성층, 제1 절연층, 제2강자성층, 제2 절연층 및 전도층이 순차적으로 적층되어 있을 수 있다. 그리고 상기 제1 강자성층과 제2 강자성층은 반금속(half-metal)로 이루어질 수 있으며, 반금속은 Co2FeAl0.5Si0.5와 같은 호이슬러 합금(Heusler alloy)일 수 있고, 상기 제1 절연층과 제2 절연층은 Al2O3 및 MgO 중 적어도 하나로 이루어질 수 있다.In the memory device according to the present invention, the source region and the drain region of the magnetic memory cell and the spin FET are sequentially stacked with a first ferromagnetic layer, a first insulating layer, a second ferromagnetic layer, a second insulating layer, and a conductive layer. It may be. In addition, the first ferromagnetic layer and the second ferromagnetic layer may be made of a half-metal, the semi-metal may be a Heusler alloy such as Co 2 FeAl 0.5 Si 0.5 , the first insulation The layer and the second insulating layer may be made of at least one of Al 2 O 3 and MgO.

본 발명에 따른 메모리 소자는 2 단자 마그네틱 메모리 셀과 스핀 FET를 이용하므로, 종래의 3 단자 소자에 비해 획기적으로 셀의 면적을 감소시킬 수 있다. 즉, 종래의 셀 당 하나씩 구비하는 선택 트랜지스터를 워드라인 당, 비트라인 당 하나씩만 배치함으로써, 셀의 면적을 현저히 감소시킬 수 있게 된다. 또한, 본 발명에 따른 메모리 소자는 수직 방향으로 제한 없이 셀을 배치할 수 있으므로 집적도를 현격하게 증가시킬 수 있다.Since the memory device according to the present invention uses a two-terminal magnetic memory cell and a spin FET, it is possible to significantly reduce the area of the cell compared to the conventional three-terminal device. That is, by arranging only one selection transistor per word line and one bit line per word line, the area of a cell can be significantly reduced. In addition, since the memory device according to the present invention can arrange the cells without limitation in the vertical direction, the integration degree can be increased significantly.

이하에서 첨부된 도면들을 참조하여 본 발명에 따른 2 단자 마그네틱 메모리 셀과 스핀 FET를 이용한 메모리 소자의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. Hereinafter, exemplary embodiments of a memory device using a 2-terminal magnetic memory cell and a spin FET according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you.

도 1은 본 발명에 따른 메모리 소자에 대한 바람직한 일 실시예의 개략적인 구조를 나타낸 도면이다.1 is a view showing a schematic structure of a preferred embodiment of a memory device according to the present invention.

도 1을 참조하면, 본 발명에 따른 메모리 소자(100)는 워드라인(110), 비트라인(120), 2 단자 마그네틱 메모리 셀(130) 및 스핀 FET(140)를 구비한다.Referring to FIG. 1, a memory device 100 according to the present invention includes a word line 110, a bit line 120, a two-terminal magnetic memory cell 130, and a spin FET 140.

워드라인(110)은 행 방향으로 배열되어 있는 2 단자 마그네틱 메모리 셀(130)을 연결한다. 비트라인(120)은 열 방향으로 배열되어 있는 2 단자 마그네틱 메모리 셀(130)을 연결한다.The word line 110 connects two-terminal magnetic memory cells 130 arranged in a row direction. The bit line 120 connects two terminal magnetic memory cells 130 arranged in a column direction.

2 단자(2-termainal) 마그네틱 메모리 셀(magnetic memory cell)(130)은 워드라인(110)과 비트라인(120)이 교차되는 영역에서 워드라인(110)과 비트라인(120) 의 사이에 설치되며, 2 단자 메모리 소자 형태로 이루어진다. 이 2 단자 메모리 소자는 자성물질을 구비하며, 자성물질의 자화 방향에 따라 정보를 저장하는 메모리 소자로서, 자화 방향을 스위칭하여 정보를 기록하는 스위칭 소자이다. 2 단자 메모리 소자는 정류 특성비 특성 확보가 관건인데, 이를 위해, 2 단자 메모리 소자는 더블 터널 정션(double tunnel junction, DJT) 구조로 이루어질 수 있다. DTJ 구조로 이루어진 2 단자 마그네틱 메모리 셀(130)에 대한 개략적인 구조를 도 2에 나타내었다.The two-terminal magnetic memory cell 130 is installed between the word line 110 and the bit line 120 in an area where the word line 110 and the bit line 120 cross each other. It is made in the form of a 2-terminal memory element. The two-terminal memory element is a memory element having a magnetic material and storing information in accordance with the magnetization direction of the magnetic material. It is important to secure the rectification characteristic ratio characteristics of the two-terminal memory device. For this purpose, the two-terminal memory device may have a double tunnel junction (DJT) structure. A schematic structure of a two-terminal magnetic memory cell 130 having a DTJ structure is shown in FIG. 2.

도 2는 본 발명에 이용되는 2 단자 마그네틱 메모리 셀(130)의 개략적인 구조를 나타낸 도면이다.2 is a view showing a schematic structure of a two-terminal magnetic memory cell 130 used in the present invention.

도 2를 참조하면, 2 단자 마그네틱 메모리 셀(130)은 DTJ 구조로 이루어지도록 제1 강자성층(131), 제1 절연층(132), 제2 강자성층(133), 제2 절연층(134) 및 전도층(135)이 순차적으로 적층되어 있는 형태를 갖는다.Referring to FIG. 2, the two-terminal magnetic memory cell 130 includes a first ferromagnetic layer 131, a first insulating layer 132, a second ferromagnetic layer 133, and a second insulating layer 134 to have a DTJ structure. ) And the conductive layer 135 are sequentially stacked.

그러나 2 단자 마그네틱 메모리 셀(130)이 DTJ 구조로 이루어지더라도 정류 특성비는 최고 100 정도이어서 스위칭 소자로 사용하기에 적절하지 않은 점이 있다. 스위칭 특성이 명확히 나타나는 2 단자 마그네틱 메모리 셀로 사용하는 것이 가능하기 위해서는 제1 강자성층(131)과 제2 강자성층(133)이 반금속(half-metal)으로 이루어짐이 바람직하다. 특히, 제1 강자성층(131)과 제2 강자성층(133)이 반금속 중 Co2FeAl0 .5Si0 .5와 같은 호이슬러 합금(Heusler alloy)으로 이루어지는 경우 1000 이상의 정류 특성비를 획득할 수 있다. 그리고 TMR(tunnel magnetoresistance) 값 측정을 명확하게 하기 위해, 제1 절연층(132)과 제2 절연층(134)은 Al2O3, MgO 및 이들의 조합으로 이루어질 수 있다. However, even if the two-terminal magnetic memory cell 130 has a DTJ structure, the rectification characteristic ratio is about 100, which is not suitable for use as a switching element. The first ferromagnetic layer 131 and the second ferromagnetic layer 133 may be made of half-metal in order to be used as a two-terminal magnetic memory cell in which switching characteristics are clearly shown. In particular, the first ferromagnetic layer 131 and the second ferromagnetic layer 133 is obtained a rectifying property than 1000 when made of a semi-metal Heusler alloy (Heusler alloy), such as Co 2 FeAl 0 .5 Si 0 .5 ratio can do. The first insulating layer 132 and the second insulating layer 134 may be made of Al 2 O 3 , MgO, and combinations thereof to clarify the measurement of the tunnel magnetoresistance (TMR) value.

이와 같이 정보를 저장하는 메모리 셀을 2 단자 마그네틱 메모리 셀(130)로 구성하게 되면, 종래의 3 단자 소자를 메모리 셀에 이용하는 경우에 비해, 획기적으로 셀의 면적을 감소시킬 수 있다. 따라서 셀 집적화의 한계를 극복하고 셀 비트 용량(cell bit capacity)을 증가시킬 수 있게 된다.When the memory cell for storing information is configured as the two-terminal magnetic memory cell 130 as described above, the area of the cell can be significantly reduced as compared with the case where the conventional three-terminal element is used for the memory cell. Therefore, it is possible to overcome the limitations of cell integration and increase cell bit capacity.

스핀 FET(spin-field effect transistor)(140)는 워드라인(110)과 비트라인(120)의 일단에 설치되는 선택 트랜지스터(selective transistor)이다. 스핀 FET(140)는 소스와 드레인이 자성물질로 이루어진 트랜지스터로서, 소스는 스핀이 주입되는 역할을 하고, 게이트 하부의 채널이 열리게 되면, 드레인에서 스핀을 검출하게 되는 트랜지스터이다. 스핀 FET(140)의 소스와 드레인은 2 단자 마그네틱 셀(130)과 마찬가지로 DTJ의 구조를 가질 수 있는데, 이를 도 3에 나타내었다.The spin-field effect transistor 140 is a selective transistor provided at one end of the word line 110 and the bit line 120. The spin FET 140 is a transistor in which a source and a drain are made of a magnetic material, and a source serves to inject spin, and when a channel under the gate is opened, the spin FET 140 detects spin in the drain. The source and drain of the spin FET 140 may have a structure of a DTJ similar to the two-terminal magnetic cell 130, which is illustrated in FIG. 3.

도 3은 본 발명에 이용되는 스핀 FET(140)의 개략적인 구조를 나타낸 도면이다.3 shows a schematic structure of the spin FET 140 used in the present invention.

도 3을 참조하면, 스핀 FET(140)는 기판(141) 상에 소스 영역(142), 게이트(143) 및 드레인 영역(144)이 형성되어 있는 구조이다.Referring to FIG. 3, the spin FET 140 has a structure in which a source region 142, a gate 143, and a drain region 144 are formed on a substrate 141.

기판(141)은 실리콘 기판이 이용될 수 있으며, 게이트(143)는 폴리 실리콘이 이용될 수 있다. 그리고 소스 영역(142)과 드레인 영역(144)은 DTJ 구조로 이루어질 수 있다.The substrate 141 may be a silicon substrate, and the gate 143 may be polysilicon. The source region 142 and the drain region 144 may have a DTJ structure.

이를 위해, 소스 영역(142)과 드레인 영역(144)은 각각 제1 강자성층(151, 161), 제1 절연층(152, 162), 제2 강자성층(153, 163), 제2 절연층(154, 164) 및 전도층(155, 165)이 순차적으로 적층되어 있는 형태를 갖는다. 이때, 제1 강자성층(151, 161)과 제2 강자성층(153, 163)은 2 단자 마그네틱 메모리 셀(130)과 동일한 물질로 형성되도록 반금속(half-metal), 특히, 반금속 중 Co2FeAl0 .5Si0 .5와 같은 호이슬러 합금(Heusler alloy)으로 이루어지는 것이 바람직하다. 제1 절연층(152, 162)과 제2 절연층(154, 164) 또한, 2 단자 마그네틱 메모리 셀(130)과 동일한 물질로 형성되도록 Al2O3, MgO 및 이들의 조합으로 이루어지는 것이 바람직하다.To this end, the source region 142 and the drain region 144 may be formed of the first ferromagnetic layers 151 and 161, the first insulating layers 152 and 162, the second ferromagnetic layers 153 and 163, and the second insulating layer, respectively. 154 and 164 and conductive layers 155 and 165 are sequentially stacked. In this case, the first ferromagnetic layers 151 and 161 and the second ferromagnetic layers 153 and 163 may be formed of the same material as that of the two-terminal magnetic memory cell 130. 2 FeAl 0 .5 is preferably made of a Heusler alloy (Heusler alloy) such as Si 0 .5. The first insulating layers 152 and 162 and the second insulating layers 154 and 164 may also be made of Al 2 O 3 , MgO, or a combination thereof to be formed of the same material as the two-terminal magnetic memory cell 130. .

그리고 소스 영역(142)의 제1 강자성층(151)과 드레인 영역(144)의 제1 강자성층(161)은 2 단자 마그네틱 메모리 셀(130)의 제1 강자성층(131)과 동일한 자성 물질로 이루어질 수 있고, 소스 영역(142)의 제2 강자성층(153)과 드레인 영역(144)의 제2 강자성층(163)은 2 단자 마그네틱 메모리 셀(130)의 제2 강자성층(133)과 동일한 자성 물질로 이루어질 수 있다. 그리고 소스 영역(142)의 제1 절연층(152)과 드레인 영역(144)의 제1 절연층(162)은 2 단자 마그네틱 메모리 셀(130)의 제1 절연층(132)과 동일한 절연 물질로 이루어질 수 있고, 소스 영역(142)의 제2 절연층(154)과 드레인 영역(144)의 제2 절연층(164)은 2 단자 마그네틱 메모리 셀(130)의 제2 절연층(134)과 동일한 절연 물질로 이루어질 수 있다.The first ferromagnetic layer 151 of the source region 142 and the first ferromagnetic layer 161 of the drain region 144 are made of the same magnetic material as the first ferromagnetic layer 131 of the two-terminal magnetic memory cell 130. The second ferromagnetic layer 153 of the source region 142 and the second ferromagnetic layer 163 of the drain region 144 may be the same as the second ferromagnetic layer 133 of the two-terminal magnetic memory cell 130. It may be made of a magnetic material. The first insulating layer 152 of the source region 142 and the first insulating layer 162 of the drain region 144 are made of the same insulating material as the first insulating layer 132 of the two-terminal magnetic memory cell 130. The second insulating layer 154 of the source region 142 and the second insulating layer 164 of the drain region 144 may be the same as the second insulating layer 134 of the two-terminal magnetic memory cell 130. It may be made of an insulating material.

이와 같이 선택 트랜지스터가 스핀 FET(140)로 구성되면, 10 nm 이하의 메모리 소자를 구현하는 것이 가능하게 될 뿐 아니라, 스핀 FET는 MOS 기반의 트랜지스 터가 아니므로, 수직 방향으로 적층하는 것이 가능하게 되어 셀 용량(cell capacity)를 획기적으로 향상시킬 수 있게 된다.In this way, when the selection transistor is composed of the spin FET 140, not only can it implement a memory element of 10 nm or less, but also because the spin FET is not a MOS-based transistor, it is possible to stack in the vertical direction. As a result, the cell capacity can be dramatically improved.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific preferred embodiments described above, and the present invention belongs to the present invention without departing from the gist of the present invention as claimed in the claims. Various modifications can be made by those skilled in the art, and such changes are within the scope of the claims.

도 1은 본 발명에 따른 2 단자 마그네틱 메모리 셀과 스핀 FET를 이용한 메모리 소자에 대한 바람직한 일 실시예의 개략적인 구조를 나타낸 도면이다.1 is a schematic diagram of a preferred embodiment of a memory device using a two-terminal magnetic memory cell and a spin FET according to the present invention.

도 2는 본 발명에 이용되는 2 단자 마그네틱 메모리 셀에 대한 바람직한 일 예의 개략적인 구조를 나타낸 도면이다.2 is a view showing a schematic structure of a preferred example of a two-terminal magnetic memory cell used in the present invention.

도 3은 본 발명에 이용되는 스핀 FET에 대한 바람직한 일 예의 개략적인 구조를 나타낸 도면이다.3 is a view showing a schematic structure of a preferred example of the spin FET used in the present invention.

Claims (8)

워드라인;Wordline; 비트라인;Bitline; 상기 워드라인과 비트라인 사이에 설치되는 2 단자 마그네틱 메모리 셀(2-terminal magnetic memory cell); 및A two-terminal magnetic memory cell disposed between the word line and the bit line; And 상기 워드라인과 비트라인의 일단에 설치되는 스핀 FET(spin-field effect transistor);를 포함하는 것을 특징으로 하는 메모리 소자.And a spin-field effect transistor (FET) disposed at one end of the word line and the bit line. 제1항에 있어서,The method of claim 1, 상기 2 단자 마그네틱 메모리 셀은 제1 강자성층, 제1 절연층, 제2 강자성층, 제2 절연층 및 전도층이 순차적으로 적층되어 있는 것을 특징으로 하는 메모리 소자.The two-terminal magnetic memory cell is characterized in that the first ferromagnetic layer, the first insulating layer, the second ferromagnetic layer, the second insulating layer and the conductive layer are sequentially stacked. 제1항에 있어서,The method of claim 1, 상기 스핀 FET의 소스 영역과 드레인 영역은 제1 강자성층, 제1 절연층, 제2 강자성층, 제2 절연층 및 전도층이 순차적으로 적층되어 있는 것을 특징으로 하는 메모리 소자.The source region and the drain region of the spin FET, characterized in that the first ferromagnetic layer, the first insulating layer, the second ferromagnetic layer, the second insulating layer and the conductive layer are sequentially stacked. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 제1 강자성층과 제2 강자성층은 반금속(half-metal)로 이루어진 것을 특징으로 하는 메모리 소자.The first ferromagnetic layer and the second ferromagnetic layer is a memory device, characterized in that made of a half-metal (half-metal). 제4항에 있어서,5. The method of claim 4, 상기 반금속은 호이슬러 합금(Heusler alloy)인 것을 특징으로 하는 메모리 소자.The semimetal is a memory device, characterized in that the Heusler alloy (Heusler alloy). 제5항에 있어서,The method of claim 5, 상기 호이슬러 합금은 Co2FeAl0 .5Si0 .5인 것을 특징으로 하는 메모리 소자.The Heusler alloys memory element, characterized in that Co 2 FeAl 0 .5 Si 0 .5 . 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 제1 절연층과 제2 절연층은 Al2O3 및 MgO 중 적어도 하나로 이루어진 것을 특징으로 하는 메모리 소자.The first insulating layer and the second insulating layer is a memory device, characterized in that made of at least one of Al 2 O 3 and MgO. 제2항 또는 제3항에 있어서,The method according to claim 2 or 3, 상기 2 단자 마그네틱 메모리 셀을 이루는 제1 강자성층과 제2 강자성층 및 상기 스핀 FET의 소스 영역과 드레인 영역을 이루는 제1 강자성층과 제2 강자성층은 동일한 자성 물질로 이루어지고, 상기 2 단자 마그네틱 메모리 셀을 이루는 제1 절연층과 제2 절연층 및 상기 스핀 FET의 소스 영역과 드레인 영역을 이루는 제1 절연층과 제2 절연층은 동일한 절연 물질로 이루어지는 것을 특징으로 하는 메모리 소자.The first ferromagnetic layer and the second ferromagnetic layer constituting the two-terminal magnetic memory cell, the first ferromagnetic layer and the second ferromagnetic layer constituting the source region and the drain region of the spin FET are made of the same magnetic material, and the two-terminal magnetic The first insulating layer and the second insulating layer constituting the memory cell, and the first insulating layer and the second insulating layer constituting the source region and the drain region of the spin FET is made of the same insulating material.
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