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KR101033700B1 - 동일 기판 상에 도전 타입이 같은 로우 및 하이 퍼포먼스장치를 갖는 반도체 장치 구조 - Google Patents

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KR101033700B1
KR101033700B1 KR1020087017547A KR20087017547A KR101033700B1 KR 101033700 B1 KR101033700 B1 KR 101033700B1 KR 1020087017547 A KR1020087017547 A KR 1020087017547A KR 20087017547 A KR20087017547 A KR 20087017547A KR 101033700 B1 KR101033700 B1 KR 101033700B1
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듀레세티 치담바라오
잉 리
라지브 말리크
쉬리쉬 나라시마
시드하르타 판다
브라이언 테시어
리차드 와이즈
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명은 반도체 장치 구조를 제조하는 방법을 제공한다. 본 발명의 일 실시예에 따르면, 기판 상에, 제1 스페이서(SP)를 갖는 제1 게이트(G1), 제2 스페이서(SP)를 갖는 제2 게이트(G2), 상기 제1 게이트 및 상기 제2 게이트에 각각 인접하고 동일한 도전 타입을 갖는 소스(S) 및 드레인(D) 영역, 상기 제1 게이트와 상기 제2 게이트 중간에 배치된 분리 영역(STI)을 형성하고, 상기 제1 게이트, 상기 제2 게이트, 및 각각의 소스 및 드레인 영역 상에 실리사이드를 형성하고, 추가 스페이스(RSPS)를 제 1 스페이서 위에 형성하여 중간 구조를 만들고, 중간 구조 전체에 대하여 스트레스 층을 배치한다.
반도체, CMOS, 반도체 장치 구조

Description

동일 기판 상에 도전 타입이 같은 로우 및 하이 퍼포먼스 장치를 갖는 반도체 장치 구조{SEMICONDUCTOR DEVICE STRUCTURE HAVING LOW AND HIGH PERFORMANCE DEVICES OF SAME CONDUCTIVE TYPE ON SAME SUBSTRATE}
본 발명은 MOS(Metal Oxide Semiconductor) 장치 구조의 제조 방법에 관한 것이며, 더 구체적으로는 스페이서 및 필름을 사용하여 MOS 전계 효과 트렌지스터(예를 들면, nFETs, pFETs)의 성능 및 채널 스트레스에 영향을 주는 MOS 장치 구조의 제조 방법, 그리고 그 결과로 제조되는 장치 구조에 관한 것이다.
MOSFET 및 이의 다양한 제조 방법이 널리 알려져 있다. 통상적으로, MOSFET은 적합한 기판 내에 또는 기판 상에 형성된 표면에 소스 및 드레인 영역을 포함하고 있으며, 이들 사이에 배치된 게이트를 포함하고 있다. 게이트 영역 상에, 그리고 소스 및 드레인 영역 상에 실리사이드 전기 층 또는 콘택트(contacts)가 형성된다. 일반적으로 통상적인 실리사이드 공정은 다음과 같다. 소스 및 드레인 이온 주입에 이어, 금속 피착을 하고, 이온 주입되거나 도핑된 실리콘을 열처리를 통해 금속과 반응시켜 실리사이드를 형성한다. 기판은, 예를 들어 벌크 반도체(예를 들면, 실리콘), 또는 실리콘 온 인슐레이터(SOI) 기판을 포함한다. 예를 들어, Rausch 등의, 2005년 4월 16일에 등록된 미국특허 6,930,030 B2, "METHOD OF FORMING AN ELECTRONIC DEVICE ON A RECESS IN THE SURFACE OF THIN FILM OF SILICON ETCHED TO A PRECISE THICKNESS"를 본 명세서 전체에 걸쳐 참조로서 포함한다. `030 특허의 도 2M의 일부를 재도시한 본원의 도 8에서는, SOI 기판에 형성된 nFET 장치의 폴리실리콘 게이트(44)의 상면에 실리사이드 층/콘택트(54)가 배치된 것을 도시하고 있다. 또한, 산화막(42)이 게이트 및 게이트의 측벽에 배치된 스페이서(48) 아래에 배치된 것으로 도시되어 있다.
CMOS 기술에서는, CMOS가 요구되는 동작을 수행할 수 있도록 nFET 및 pFET 장치를 최적화한다. 따라서, nFET과 pFET 장치에는 전혀 다른 불순물 종(dopant species)이 사용된다. 이들 불순물 종은 확산도, 최대 활성 농도 등과 같은 물리적 특성이 매우 다르다. 종래의 CMOS 기술에서는, 보통, nFET과 pFET이 동일한 스페이서 처리 및 토폴로지를 공유한다. CMOS의 동작을 최적화하기 위해서, 스페이서는 통상적으로 최대폭을 가질 수 있으며, nFET과 pFET 간에 동작을 트레이드오프(trade-off)하도록 설계되었다. 예를 들어, 아르센(Arsen)과 보론(Boron)을 각각 nFET 및 pFET의 소스 및 드레인 불순물로 사용하는 경우, 아르센(Arsen)은 보론(Boron) 보다 훨씬 느리게 확산되기 때문에, nFET의 경우 스페이서가 좁은 것이 더 좋은 반면, pFET의 경우 스페이서가 좀 더 넓은 것이 더 좋다. 이 경우, pFET이 제한 요소이다. 따라서, 모든 스페이서의 최대폭은 pFET에 최적화되어 있으며, nFET의 동작과 트레이드오프의 관계에 있다.
또한, nFET 장치(n-type field effect transistor device) 및 pFET 장치(p-type field effect transistor device)의 동작성을 향상시키기 위해서, nFET의 채 널에 신장 스트레스(tensile stress)를 가하고, pFET의 채널에 압축 스트레스를 가하며, 그리고/또는 스페이서 폭을 서로 다르게 하여, 실리사이드와, 예를 들면 채널과의 거리를 조절하도록 하는 것이 알려져 있다.
예를 들어, Chidambarrao 등의, 2003년 9월 22일 출원되고 2005년 03년 22일 등록된 미국 특허 번호 6,869,866 B1, SILICIDE PROXIMITY STRUCTURE FOR CMOS DEVICE PERFORMANCE IMPROVEENTS, Chidambarrao 등의, 2003년 9월 10일 출원되고 2005년 5월 10일에 등록된 미국 특허 번호 6,890,808 B2, METHOD AND STURCTURE FOR IMPROVED MOSFETS USING POLY/SILICIDE GATE HEIGHT CONTROL, 및 Fung 등의, 2002년 10월 21일 출원되고, 2004년 10월 19일 등록된 미국 특허 번호 6,806,584 B2, SEMICONDUCTOR DEVICE STRUCTURE INCLUDED MULTIPLE FETS HAVING DIFFERENT SPACER SIDTHS를, 본 명세서의 전체에 걸쳐 참조로서 포함한다.
그러나, 본 발명자들은, 종래 기술에 따른 방법 및 그에 따라 제조된 장치 구조를 개선하여, 동일 기판에 동일한 도전 타입을 갖는 로우 및 하이 퍼포먼스 장치를 모두 제공할 수 있다고 본다.
본 발명의 목적은 상기 종래 기술을 개선하여, 동일 기판에 동일한 도전 타입을 갖는 로우 및 하이 퍼포먼스 장치를 모두 제공하는 데 있다.
본 발명의 제1 특징에 따르면, 도전 타입이 동일한 로우 퍼포먼스 반도체 장치 및 하이 퍼포먼스 반도체 장치를 하나의 기판 상에 제조하는 방법을 제공하며, 이는 종래의 반도체 장치 구조의 제조 프로세스와 간단하게 호환 가능하다.
본 발명의 제2 특징에 따르면, 로우 퍼포먼스 반도체 장치 및 하이 퍼포먼스 반도체 장치를 포함한 반도체 장치 구조를 제공하며, 두 반도체 장치는 모두 nFETs으로 이루어져 있다.
본 발명의 제3 특징에 따르면, 로우 퍼포먼스 반도체 장치 및 하이 퍼포먼스 반도체 장치를 포함한 반도체 장치 구조를 제공하며, 두 반도체 장치는 모두 pFETs으로 이루어져 있다.
본 발명에 따른 하나의 실시예에 따르면, 기판을 제공하는 단계, 기판 위에 제1 스페이서를 갖는 제1 게이트, 제2 스페이서를 갖는 제2 게이트, 상기 제1 게이트 및 상기 제2 게이트 각각에 인접한 동일한 도전 타입을 갖는 소스 및 드레인 영역, 상기 제1 게이트 및 상기 제2 게이트 사이의 중간에 배치된 분리 영역(isolation region)을 형성하고, 상기 제1 게이트, 상기 제2 게이트 및 각각의 소스 및 드레인 영역 위에 실리사이드를 형성하는 단계, 및 상기 제1 스페이서 위에만 별도의 스페이서를 형성하여 중간 구조(intermediate structure)를 생성하고, 상기 중간 구조 전체 위에 스트레스 층을 배치하는 단계를 포함한다.
본 발명에 따른 또 다른 실시예에 따르면, 동일한 기판 상에 배치된 제1 전계 효과 트렌지스터 및 제2 전계 효과 트렌지스터를 포함하며, 이들 트랜지스터는 서로 도전 타입이 같고 측벽 스페이서, 상기 제1 전계 효과 트렌지스터의 측벽 스페이서 상에만 배치된 추가 스페이서(additional spacers), 및 스트레스 필름을 포함하는데, 상기 스트레스 필름은, 상기 제1 전계 효과 트렌지스터, 상기 추가 스페이서, 및 상기 제2 전계 효과 트렌지스터 위에 배치되어 있다. 따라서, 제1 전계 효과 트렌지스터의 채널에 가해지는 최대 스트레스와 제2 전계 효과 트렌지스터의 채널에 가해지는 최대 스트레스는 서로 다르다.
제1 전계 효과 트렌지스터의 채널에 가해지는 최대 스트레스는 제2 전계 효과 트렌지스터의 채널에 가해지는 최대 스트레스보다 적은 것이 바람직하다.
본원의 또 다른 특징 및 이점은, 도면을 참고하여 다음에서 좀 더 상세하게 설명할 것이다.
본 발명은 동일한 도전 타입을 갖는 로우 및 하이 퍼포먼스 장치 모두를 동일 기판에 제공할 수 있다.
도 1 내지 5는, 각각 채널 C를 가진 두 개의 nFETs을 포함하는 장치 구조를 제조하기 위해 사용되는 본원의 일 실시예에 따른 여러 순차적 단계에서의 반도체 장치 구조의 측면을 단계적으로 도시한 것으로, 측벽 스페이서(SP) 및 추가 스페이서(RSPS)의 폭은, 최대 결합폭 W이다.
도 6은, 90nm 기술 및 50nm 1.2 GPa 스트레스 필름(30)의 경우에 있어서, 하나의 장치의 채널에 가해지는 최대 스트레스와, 두 개의 추가 스페이서(RSPS) 및 두 개의 종래의 측벽 스페이서(SP)의 최대 결합폭(2W)간의 관계를 예시적인 범례와 함께 보여주는 도면이다.
도 7은, 두 개의 pFETs을 포함한 본원 발명에 따른 반도체 장치 구조의 측면을 개략적으로 도시한 도면이다.
도 8은, 종래 기술에 따른 nFET의 측면을 개략적으로 도시한 도면이다.
이하, 도 1 내지 7을 참고하여, 두 개의 nFETs을 포함하는 반도체 장치 구조를 제조하기 위한 본 발명의 바람직한 실시예를 설명한다. 그러나, 당업자라면, 본 명세서를 바탕으로 본 발명이 두 개의 pFETs을 포함하는 반도체 장치 구조의 제조에도 적용될 수 있음을 이해할 수 있을 것이다.
먼저, 도 1을 참조하면, 기판(10)은, 기판(10) 상면에 형성되고 제1 측벽 스페이서(SP)를 갖는 제1 게이트(G1) 및 제2 측벽 스페이서(SP)를 갖는 제2 게이트(G2), 제1 게이트 및 제2 게이트 근방에 각각 형성되고 적절하게 이온 주입된 소스 및 드레인 영역(S, D), 제1 게이트 및 제2 게이트 사이의 중간에 배치된 분리 영역(STI), 제1 및 제2 게이트와 각각의 소스 및 드레인 영역에 배치된 실리사이드를 가지고 있다.
반도체 기판(10)은, 예를 들면, 벌크 실리콘(Si) 기판 또는 실리콘 온 인슐레이터(SOI) 기판이다. 또는, 기판(10)은 하나 이상의 표면 오리엔테이션을 포함하는 하이브리드 기판이다. 또는, 기판은 Si 대신에 Ge 또는 3족과 5족 원소의 조합 또는 2족과 5족 원소의 조합 등을 반도체 물질로서 포함한다.
(통상적인) 초기 기판 세정 절차 이후에, 분리 공정을 실행한다. 반도체 제조 분야에서 잘 알려진 바와 같이, 분리 공정은 선택한 반도체 장치를 다른 장치와 전기적으로 분리시키기 위해 사용된다. 분리 공정은 표준 또는 변형된 STI(Shallow trench isolation) 공정이다. 분리 영역(STI)은 도 1에 도시되어 있 다. 또는, 분리 공정은, 반도체 제조 장치 분야에서 잘 알려진 바와 같이, LOCOS 처리 또는 메사 분리 공정(mesa isolation)을 통해서도 가능하다. 알려진 또는 종래의 다양한 반도체 장치 제조 과정은, 예를 들어, VLSI technology, 2판, S.M.Sze 저, (mcgraw Hill Publishing Co., 1988) 등에 개시되어 있다.
분리 영역(STI)이 형성된 후, 통상적인 게이트 산화막 예비 세척 공정이 수행된다. 공지된 하이 퍼포먼스 장치(high performance)(예를 들면, 논리) 또는 로우 퍼포먼스 장치(low performance)(예를 들면, 메모리 또는 아날로그) 제조 공정의 경우에서와 같이, 두께가 서로 다른 게이트 산화막을 갖는 장치를 제조하기 위해 종래의 다양한 게이트 산화막 공정이 사용될 수 있다. 게이트 산화막(3)의 형성에는, 예를 들어, 종래의 열 산화 공정(thermal oxidation process)을 이용한다. 게이트 산화막(3)은, N2O, NO, O2 , 또는 이들의 화합물을 이용하여 형성한다. 산화막(3)은, 종래의 플라즈마 처리를 이용하여 질화시켜도 좋다. 또는, 베이스 산화막을 이용하여 게이트 산화막(3)을 형성하고, 알루미늄 산화막, 하프늄 산화막, 또는 다른 high k 게이트 유전체와 같은 high k 게이트 유전체 물질을 피착한다. 게이트 유전체 물질은, 예를 들어, 약 (+10%) 0.6 nm ~ 약 7 nm의 범위에서 선택된 하나의 대략 (+10%) 균일한 두께를 가진다.
다음으로, 종래와 같이, 게이트 전극 또는 게이트(G1, G2)를 형성한다. 바람직하게, 각각의 게이트(G1, G2)는, 실란(SiH4)과 같은 반응 가스를 이용한 저압 화학 증착(LPCVD)에 의해 증착된 폴리실리콘 층(도시하지 않음)으로 형성된다. 층 의 두께는 약 1000~3000 암스트롱 사이이다. 이 층은, 아세닉 (As75) 또는 인 (P31)의 이온 주입을 통해 n 타입 도전형으로 도핑한다. 이온 주입 후 층의 최종 도핑 농도는 약 1.0 E 18 ~ 1.0 E 21 ions/cm3 사이가 바람직하다. 종래의 포토리소그래픽 기술 및 이방성 플라즈마 에칭(anisotropic plasma etching)을 사용하여 폴리실리콘 층을 패터닝함으로써, 장치 영역 위에 게이트 전극을 형성한다. 폴리실리콘 층은, 반응성 이온 에칭(RIE) 또는 고밀도 플라즈마(HDP) 에칭을 이용하고, 염소분자(Cl2)와 같은 에칭 가스를 사용하여 플라즈마 에칭된다.
포토리지스트 마스크(도시하지 않음)를, 예를 들어 산소(O2) 플라즈마 에칭을 통해 제거한 후, As 또는 P와 같은 제2 도전 타입의 불순물을 이용한 이온 주입을 통해, 약하게 도핑된 소스 및 드레인(lighty doped source and drain; LDD), 또는 연장 영역(extension areas; 도시하지 않음)을 상기 게이트 전극 근방의 장치 영역에 형성한다. 폴리실리콘 측벽의 재산화 또는 오프셋 스페이서를 사용하여 LDD 이온 주입을 상쇄시킬 수 있다. 통상적으로, LDD 영역은 약 1.0 E 19 ~ 5.0 E 20 atoms/cm3 의 농도로 도핑한다. 다음으로, 종래 기술을 이용하여 절연 보호 층(도시하지 않음)을 피착하고 이방성 플라즈마 에칭하여 게이트 전극(G1, G2)의 측벽에 측벽 스페이서(SP)를 형성한다.
전형적으로, 절연층은 실리콘 산화막(SiO2)이며, 반응 가스로서 TEOS를 이용한 저압 CVD(LPCVD)를 통해, 바람직하게는 200~1000 암스트롱의 두께로 피착한다. 또는, 질화 스페이서 또는 질화물 및 산화물의 다층 스페이서 조합도 가능하다.
종래의 에치백(etch back)이, RIE를 이용하고 CF4 및 H2 또는 CHF3와 같은 에칭 가스를 사용하여 실행되어, 실리콘 기판 및 폴리실리콘 게이트 기판에 대하여 SiO2 층을 선택적으로 에칭한다. 아세닉과 같은 제2 도전 타입 불순물을 이온 주입하여 절연 측벽 스페이서(SP)에 인접한 장치 영역에 강하게 도핑된 소스 및 드레인 콘택트 영역(S, D)을 형성한다. 콘택트 영역은 최종 농도가 1.0 E 18~1.0 E 21 atoms/cm3가 되도록 도핑한다. 폴리실리콘 게이트 전극의 노출된 상면과, 소스 및 드레인 콘택트 영역에 남은 잔류 산화막은, 예를 들어 희석한 불소화 수소산 용액을 이용한 딥 에치(dip etch)를 이용하여 제거한다.
종래 방법을 통해서, 두 nFET에 실리사이드 처리를 하여, 도 1에 도시한 바와 같은 위치에 실리사이드를 형성한다. 도 1에 도시한 구조에 대한 좀 더 자세한 도시는, 예를 들면 도 8의 종래의 nFETs 장치 구조 및 본원에 참조로서 포함된 미국 특허 6,930,030 B2에서 개시하고 있다.
상술한 도 1의 설명은 nFETs에 관한 것이다. 물론, 당업자라면, pFETs의 경우에는 불순물의 극성이 달라진다는 것과, 처리 중에는 종래의 마스킹, 패터닝 등이 요구됨을 본 명세서를 바탕으로 쉽게 이해할 것이다.
다음으로, 도 2에서 보는 바와 같이, 기판(10) 상에 제1 유전 보호 층 또는 필름(20)을 피착한다. 더욱 자세하게는, 층(20)을, 제1 스페이서(SP)를 갖는 실리사이드 처리된 제1 게이트, 제2 스페이서(SP)를 갖는 실리사이드 처리된 제2 게이 트, 실리사이드 처리된 각각의 소스 및 드레인 영역, 및 분리 영역(STI)에 대하여 피착한다. 층(20)은, 바람직하게 실리콘 질화막이며, 약 20nm~70nm의 두께 범위에서 선택된 하나의 대략 균일한 두께(±10%)로 피착한다. 예를 들어, CVD. HDP, ALD, 또는 다른 종래의 피착 기술을 이용하여 Si3N4을 피착할 수 있다.
다음으로, 도 3에 도시한 바와 같이, 제1 스페이서(SP)를 갖는 실리사이드 처리된 제1 게이트(G1), 실리사이드 처리된 각각의 소스 및 드레인 영역(S, D), 및 분리 영역(STI)의 일부분 상에 배치된 유전층(20)을 덮는다. 덮는 것은, 예를 들면 종래의 포토리지스트 마스크(도시하지 않음)을 피착함으로써 수행될 수 있다.
그리고 나서, 덮이지 않은 영역, 즉 스페이서를 갖는 실리사이드 처리된 제2 게이트(G2), 실리사이드 처리된 각각의 소스 및 드레인 영역, 및 STI 영역의 일부분으로부터 층(20)을 제거한다. 도 3은, 이러한 결과의 구조를 도시한다. 제거 동작은, 예를 들면, 종래의 RIE를 통하여 수행될 수 있다. 다음으로, 스트립핑 또는 에칭과 같은 종래의 기술을 이용하여 포토리지스트 마스크(도시하지 않음)를 제거한다.
포토리지스트 마스크를 제거한 후, 스페이서를 갖는 실리사이드 처리된 게이트(G2), 인접한 실리사이드 처리된 영역(S, D), 및 STI 영역의 다른 일부분을 덮는다. 종래의 포토리지스트 마스크(도시하지 않음)는 실리사이드 처리된 게이트(G2) 등을 덮는데 사용된다. 그 후, 도 4에 도시한 바와 같이 스페이서(SP) 위에 배치된 부분의 층(20)은 제외하고, 실리사이드 처리된 게이트(G1), 실리사이드 처리된 S, D, STI 및 스페이서(SP)로부터 층(20)을 선택적으로 제거하여, 실리사이드 처리된 게이트(G1)를 갖는 nFET의 스페이서(SP) 위에만, 추가 스페이서 또는 RSPS(reverse stress proximity spacers)를 형성하도록 한다. 바람직하게는, 하나의 장치에 있어서는, 스페이서(RSPS) 및 측벽 스페이서(SP)의 최대 결합 폭(2W)이, 90nm 처리 기술의 경우에 있어서는 50nm보다 크지 않고, 또는, 65nm 처리 기술의 경우에 있어서는 30nm보다 크지 않다. 층(20)은, RIE와 같은 종래의 에칭을 이용하여 제거한다.
추가 스페이서(RSPS)의 형성 후, 적절한 스트레스 필름 또는 층(30)을 중간 구조 전면에 대하여 피착하여, 도 5와 같은 반도체 장치 구조를 형성한다. 층(30)은, 예를 들어, 실리콘 질화막 또는 실리콘 탄소막이며, 약 10nm~100nm의 두께 범위에서 선택된 하나의 대략 균일한 두께(±10%)로 피착한다. 다양한 스트레스 필름 또는 층의 구성 및 이온 피착 기술에 관해서는, 예를 들어, "Highly Dense, High-Performance 130nm node CMOS Technology for Large Scale System-on-a-Chip Application", F. Ootsuka et al,저, IEDM, 2000, 페이지 23.5.1-23.5.4에서 개시하고 있다.
이와 같이, 일반적으로, 본원 발명에 따른 방법은, 실리사이드 공정 후 스페이서(RSPS)를 FET 상에 선택적으로 형성하여, 스트레스 선/층의 근접성을 제어하고, 그리하여 FET 장치의 이동성/구동 전류(mobility/drive current)를 제어한다.
층(30), 측벽 스페이서(SP) 및 추가 스페이서(RSPS)는, 실리사이드 처리된 게이트(G1)를 갖는 장치의 채널(C)에, 적절한 제1 스트레스가 생성되도록 한다. 예를 들어, 도 6의 도시 내용을 참조한다. 도 5 및 6을 통해 알 수 있는 바와 같이, 제1 스트레스는, 실리사이드 처리된 게이트(G2)를 갖는 장치의 채널(C)에 생성된 스트레스와 다르다(바람직하게는, 이보다 적다).
도 7은, 반도체 장치 구조의 결과물을 대략적으로 도시하고 있으며, 장치 구조는 실리사이드 처리된 게이트(G11, G12), 게이트 (G11)의 측벽 스페이서 위에만 배치된 스페이서(RSPS), 및 전체 구조 상에 배치된 스트레스 층(300)을 가지고 있다.
이상의 실시예들은 발명의 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 발명의 범위 내에서 다양한 변형 및 균등한 다른 형태의 실시예도 가능하다는 점을 이해할 것이다.

Claims (14)

  1. 반도체 장치 구조의 제조 방법으로서,
    기판 위에, 제1 스페이서들을 갖는 제1 게이트, 제2 스페이서들을 갖는 제2 게이트, 상기 제1 게이트 및 상기 제2 게이트에 인접한 동일한 도전 타입의 각각의 소스 및 드레인 영역들, 상기 제1 게이트 및 상기 제2 게이트의 중간에 배치된 분리 영역, 상기 제1 게이트, 상기 제2 게이트 및 각각의 소스 및 드레인 영역들 위의 실리사이드를 형성하는 단계, 및
    상기 형성 단계 후에, 상기 제1 스페이서들 위에만 추가 스페이서들(additional spacers)을 형성하여 중간 구조(intermediate structure)를 생성하고, 상기 중간 구조 전체의 위에 스트레스 층을 배치하는 단계
    를 포함하고,
    상기 배치 단계는,
    제1 스페이서들을 갖는 상기 실리사이드 처리된 제1 게이트, 제2 스페이서들을 갖는 상기 실리사이드 처리된 제2 게이트, 실리사이드 처리된 각각의 소스 및 드레인 영역들, 및 상기 분리 영역 위에, 제1 유전층을 배치하는 단계, 및
    제1 스페이서들을 갖는 상기 실리사이드 처리된 제1 게이트, 상기 제1 게이트에 인접한 상기 실리사이드 처리된 각각의 소스 및 드레인 영역들, 및 상기 분리 영역의 일부분 위에 배치된 상기 제1 유전층을 덮고, 상기 덮는 단계에 의해 덮이지 않은 상기 구조의 일부로부터 상기 제1 유전층을 제거하여 상기 제1 게이트 위의 상기 실리사이드가 상기 제1 유전층의 일부보다 낮게 되도록 하고, 상기 중간 구조의 전체의 위에 스트레스 층을 배치하는 단계
    를 더 포함하는, 반도체 장치 구조의 제조 방법.
  2. 제1항에 있어서,
    상기 제거 단계는,
    상기 구조의 일부로부터, 상기 제1 유전층을 이방성 에칭하는 단계
    를 포함하는, 반도체 장치 구조의 제조 방법.
  3. 제1항에 있어서,
    스페이서들을 갖는 상기 실리사이드 처리된 제1 게이트, 상기 제1 게이트에 인접한 상기 실리사이드 처리된 각각의 소스 및 드레인 영역들, 및 상기 분리 영역의 일부 위에 배치된 상기 제1 유전층을 벗기는(uncover) 단계,
    제2 스페이서들을 갖는 상기 실리사이드 처리된 제2 게이트, 상기 제2 게이트에 인접한 상기 실리사이드 처리된 각각의 소스 및 드레인 영역들, 및 상기 분리 영역의 또 다른 일부 위에 배치된 제2 유전층을 덮는 단계, 및
    이후에, 상기 제1 스페이서들 위에 배치된 일부를 제외하고 상기 제1 유전층을 제거하여 상기 추가 스페이서들을 형성하는 단계
    를 더 포함하는, 반도체 장치 구조의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 유전층 배치 단계는,
    실리콘 질화막(silicon nitride) 및 실리콘 탄화막(silicon carbide)으로 본질적으로 이루어지는 그룹에서 선택된 하나의 스트레스 층을 피착하는 단계
    를 더 포함하는, 반도체 장치 구조의 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    상기 제1 유전층 배치 단계는,
    실리콘 질화막, 실리콘 탄소막 및 실리콘 이산화막(silicon dioxide)으로 본질적으로 이루어지는 그룹에서 선택된 상기 제1 유전층을 피착하는 단계
    를 더 포함하는, 반도체 장치 구조의 제조 방법.
  9. 제1항에 있어서,
    상기 추가 스페이서들은 상기 제1 게이트에 인접한 상기 소스 및 드레인 영역 위에 형성된 상기 실리사이드의 일부 위에 놓이는(overlie), 반도체 장치 구조의 제조 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 게이트, 상기 제1 게이트에 인접한 상기 소스 및 드레인 영역들, 및 상기 제1 게이트에 인접한 상기 소스 및 드레인 영역들 사이의 상기 제1 게이트 아래에 놓인 채널 영역은 트랜지스터를 정의하고,
    상기 트랜지스터의 상기 채널 영역에 대해 상기 스트레스 층에 의해 적용되는 스트레스의 양은 상기 추가 스페이서들의 두께와 관련되어 감소되는, 반도체 장치 구조의 제조 방법.
  12. 제11항에 있어서,
    상기 트랜지스터는 제1 트랜지스터이고,
    상기 제2 게이트, 상기 제2 게이트에 인접한 상기 소스 및 드레인 영역들, 및 상기 제2 게이트에 인접한 상기 소스 및 드레인 영역들 사이의 상기 제2 게이트 아래에 놓인 채널 영역은 제2 트랜지스터를 정의하고,
    상기 제2 트랜지스터의 상기 채널 영역에 대해 상기 스트레스 층에 의해 적용되는 스트레스의 양은 상기 제1 트랜지스터의 상기 채널 영역에 대해 상기 스트레스 층에 의해 적용되는 스트레스의 양보다 많은, 반도체 장치 구조의 제조 방법.
  13. 반도체 장치 구조를 제조하는 방법으로서,
    a) 제1 스페이서들을 갖는 제1 게이트, 제2 스페이서들을 갖는 제2 게이트, 상기 제1 게이트에 인접한 제1 소스 및 드레인 영역들 및 상기 제2 게이트에 인접한 제2 소스 및 드레인 영역들, 상기 제1 게이트 및 상기 제2 게이트 사이의 분리 영역, 및 상기 제1 게이트, 상기 제2 게이트 및 상기 제1 및 제2 소스 및 드레인 영역들 위의 실리사이드 영역들을 형성하는 단계 - 상기 제2 소스 및 드레인 영역들은 상기 제1 소스 및 드레인 영역들과 동일한 도전 타입을 가짐 -,
    b) a) 단계 후에, 상기 제1 스페이서들 위에 놓이고 상기 제2 스페이서들 위에는 놓이지 않는 제3 스페이서들을 형성하는 단계 - 상기 제3 스페이서들은 상기 제1 소스 및 드레인 영역들 및 그 위의 상기 실리사이드 영역들 위에 놓임 -, 및
    c) 이후에 상기 제1 및 제2 게이트들, 상기 제1, 제2 및 제3 스페이서들, 상기 제1 소스 및 드레인 영역들 및 그 위의 상기 실리사이드 영역들, 및 상기 제2 소스 및 드레인 영역들 및 그 위의 상기 실리사이드 영역들 위에 스트레스 층을 배치하는 단계 - 상기 스트레스 층은 상기 제2 스페이스들에 접촉하며, 상기 제3 스페이서들은 상기 제1 스페이서들로부터 떨어진 상기 스트레스 층의 적어도 일부와 이격함 -
    를 포함하는, 반도체 장치 구조의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 게이트, 상기 제1 소스 및 드레인 영역들, 및 상기 제1 게이트 아래에 놓인 채널 영역은 트랜지스터를 정의하고, 상기 트랜지스터의 상기 채널 영역에 대해 상기 스트레스 층에 의해 적용되는 스트레스의 양은 상기 제3 스페이서들의 두께와 관련되어 감소되는, 반도체 장치 구조의 제조 방법.
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