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KR101024734B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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KR101024734B1
KR101024734B1 KR1020080097734A KR20080097734A KR101024734B1 KR 101024734 B1 KR101024734 B1 KR 101024734B1 KR 1020080097734 A KR1020080097734 A KR 1020080097734A KR 20080097734 A KR20080097734 A KR 20080097734A KR 101024734 B1 KR101024734 B1 KR 101024734B1
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Abstract

본 발명은 반도체 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 매립된 도전 물질을 분리하여 비트라인 콘택 영역 및 복수의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명의 실시 예에 따른 반도체 소자 및 그 제조 방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 도전 물질을 매립하는 단계, 상기 도전물질을 분리하여 복수의 게이트 패턴이 형성된 비트라인 콘택 영역을 형성하는 단계 및 상기 비트라인 콘택 영역을 형성한 후 상기 반도체 기판을 식각하여 소자 분리 영역을 정의하는 단계를 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method for Manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 게이트 채널 길이의 감소로 트랜지스터가 정상적으로 동작하지 않는 문제가 발생한다. 이를 극복하기 위하여 리세스 게이트를 포함하는 트랜지스터를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성 영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 양측에 위치한 소스/드레인 영역 사이에 형성되는 게이트 채널 길이를 증가시킬 수 있는 기술이다.
여기서, 리세스 게이트 형성을 위해 반도체 기판을 식각하여 형성한 리세스 영역 내 저부의 모서리 부분이 완전하게 식각되지 않을 경우 뿔 모양의 혼(Horn)이 발생하여 후속의 게이트 형성 공정 시 불량이 발생하는 문제가 있다. 또한, 반도체 소자가 점점 더 고집적화됨에 따라 리세스 영역만으로 트랜지스터의 문턱 전압을 조절하는 것이 점점 더 어려워지고 있다. 이러한 문제를 보완하기 위하여 트랜지스터 내 리세스 영역의 저부를 더 확장시킨 벌브형 리세스 영역을 형성하는 방법이 도입되었다. 그러나 벌브형 리세스 영역을 형성하기 위하여 기존의 리세스 영역으로부터 저부를 추가 식각하는 공정 중에 혼(Horn)과 같은 찌꺼기가 잔류하여 불량이 발생할 수 있고, 혼으로 인한 문턱 전압의 감소 현상도 발생할 수 있다.
여기서, 반도체 소자의 트랜지스터의 제조에 있어서 가장 중요한 파라미터(Parameter)의 하나는 문턱 전압(Threshold Voltage : Vt)이다. 문턱 전압은 게이트 산화막 두께, 채널 도핑(Channel Doping) 농도 및 게이트에 사용되는 물질에 의존하는 변수이다. 이러한 문턱 전압은 소자의 크기가 감소함에 따라 이론치와 일치하지 않는 여러 현상들이 나타나고 있다.
그 중에서 가장 큰 문제 중 하나는 게이트 채널 길이(Gate Channel Length)가 감소함에 따라 발생하는 단(Short) 채널 효과라 할 수 있다. 반도체 소자가 고집적화됨에 따라 나노(nm)급 소자에서는 동작 속도 향상과 함께 1 ~ 2V의 낮은 동작 전압에서의 동작을 요구하게 되었고, 이를 만족시키기 위해 트랜지스터의 문턱 전압도 낮아지게 되었다. 그러나, 문턱 전압이 낮아지게 되면 단(Short) 채널 효과에 의해 트랜지스터의 동작을 제어하기가 더 어려워진다. 또한, 단(Short) 채널 효과는 핫 캐리어(Hot Carrier)에 의한 DIBL(Drain Induced Built-in Leakage) 현상을 유발시키는 문제가 있다.
이러한 숏(Short) 채널효과를 감소시키기 위해 여러 연구가 진행 중이지만 반도체 소자의 고집적화에 따라 이를 만족시키기 위한 해결책은 여전히 미완 상태 이다. 도핑(Doping) 농도를 조절하여 해결하고자 하지만 이는 궁극적인 단(Short) 채널 효과의 해결 방법은 되지 못한다. 현재까지 제안된 해결 방법은 수직에 가까운 경사이온주입(Vertically Abrupt Channel Doping)을 통해 SSR(Super Steep Retrograde Channel)과 이온 임플란트 채널(Ion Implant Channel)을 형성하는 방법, 측면 경사이온주입(Laterally Abrupt Channel Doping) 방법 및 큰 각의 경사이온주입(Large Angle Tilt Implant) 통한 할로 구조(Halo Structure)를 갖는 채널(Channel)을 형성하는 방법이다.
전술한 반도체 소자의 제조 방법에서, 게이트를 활성 영역 상에 형성하고 활성 영역을 식각하여 리세스를 형성함으로써, 단 채널 효과(Short channel effect)를 극복하기 위한 채널 길이를 확보하였다. 그러나, 반도체 소자의 고집적화로 인한 채널 길이의 감소, 소자분리막 형성 시 질화막 스트립 공정 중 발생하는 모트(Moat) 및 리세스 게이트 형성을 식각 공정 시 발생하는 혼(Horn)으로 인해 문턱 전압이 감소하고 반도체 소자의 수율이 감소되는 단점을 가진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판 내 활성 영역을 식각하여 형성한 트렌치에 매립 게이트를 측벽에 형성하여 채널 길이를 확보함으로써 단 채널 효과를 방지하고, 리세스 게이트를 형성하기 위한 식각 공정 시 발생하는 혼에 의한 단점을 해결할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 매립된 도전 물질을 분리하여 비트라인 콘택 영역 및 복수의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 트렌치를 형성하는 단계는 상기 반도체 기판상에 하드마스크층 증착하는 단계, 상기 하드마스크층 상에 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 더 포함한다.
바람직하게는, 상기 트렌치 상에 산화막을 증착하는 단계를 더 포함한다.
바람직하게는, 상기 도전 물질을 매립한 후, 평탄화 식각을 통해 반도체 기판을 노출시키는 단계를 더 포함한다.
바람직하게는, 상기 게이트 패턴을 형성 후 반도체 기판을 식각하여 소자 분리 영역을 정의하는 단계를 더 포함한다.
바람직하게는, 상기 소자 분리 영역의 깊이가 상기 게이트 패턴의 깊이보다 더 깊게 식각되는 것을 특징으로 한다.
바람직하게는, 상기 비트라인 콘택 영역을 포함한 전체 표면상에 산화막 및 질화막을 증착하는 단계, 상기 질화막을 포함한 전체 표면상에 절연막을 증착하는 단계, 상기 비트 라인 콘택 영역 내 절연막을 식각한 후 도전 물질을 매립하여 비트라인 콘택을 형성하는 단계 및 상기 비트라인 콘택 상부에 배리어 금속층, 도전층 및 하드마스크 질화막층의 적층 구조를 갖는 비트라인을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 절연막은 산화막인 것을 특징으로 한다.
바람직하게는, 상기 절연막을 식각하여 소자 분리 영역으로 분리되는 스토리지 노드 콘택을 형성하는 단계를 더 포함한다.
아울러, 본 발명은 복수의 게이트 패턴 및 상기 복수의 게이트 패턴을 구분하는 비트라인 콘택이 매립된 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 비트라인 콘택 상에 형성된 비트라인을 더 포함한다.
바람직하게는, 상기 게이트 패턴 형성 후 반도체 기판을 식각하여 형성된 소자 분리 영역을 더 포함한다.
바람직하게는, 상기 소자 분리 영역으로 분리되어 위치한 스토리지 노드 콘택을 더 포함한다.
본 발명은 활성 영역을 식각하여 폭이 넓은 트렌치를 형성하고 복수의 매립 게이트를 트렌치 내에 형성함으로써 게이트 채널이 수평이나 수직이 아닌 사선 방향으로 형성되도록 함으로써 반도체 소자의 고집적화로 인한 채널 길이 감소를 방지할 수 있는 장점이 있다. 또한, 복수의 매립 게이트를 형성하기 위한 트렌치는 폭이 넓게 반도체 기판을 식각하여 형성되기 때문에 폭이 좁은 트렌치를 형성할 때 발생하기 쉬운 불량으로부터 자유로울 수 있어 수율을 향상시킬 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 활성 영역(235), 소자분리영역(210), 게이트(190), 스토리지 노드 콘택(260), 비트라인 콘택(250) 및 비트라인(270)을 도시한 것이다.
활성 영역(235)이 아일랜드(Island) 타입으로 배열되어 정의되고, 활성 영 역(235) 간에 소자 분리 영역(210)이 형성된다. 활성 영역(235)을 식각하여 트렌치(미도시)를 형성하고 도전 물질을 매립한 후 도전 물질을 이등분하여 매립된 복수의 게이트(190)를 형성한다. 즉, 활성 영역(235)의 길이 방향에 대하여 수직한 방향으로 교차하는 게이트(190)가 매립되어 형성된 것이다.
여기서, 복수의 게이트(190)는 하나의 활성 영역(235)을 3등분 하되, 게이트(190) 사이에 노출되는 활성 영역(235)의 양 외곽 영역에는 각각 스토리지 노드(260)가 형성되고 중심부에는 비트라인 콘택(250)이 형성된다. 이때, 비트라인 콘택(250)은 비트라인(270)과 연결된다. 이때, 비트라인(270)은 상기 활성 영역(235)과 평행하게 형성된다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100)상에 패드 산화막(110) 및 패드 질화막(120)을 증착한 후, 패드 질화막(120) 상에 하드마스크층(130) 및 반사 방지막(140)을 형성한다. 다음에는, 반사 방지막(140) 상에 감광막(150)을 형성한다. 트렌치 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 마스크로 반사 방지막(140), 하드마스크층(130), 패드 질화막(120), 패드 산화막(110) 및 반도체 기판(100)을 식각하여 트렌치(160)를 형성한다.
도 2c를 참조하면, 패드 질화막(120) 및 패드 산화막(110)을 제거한 후, 산화 공정(Oxidation)을 실시하여 제 1 산화막(170)을 형성한다. 이때, 후속 공정 중 트렌지스터(Transistor)를 형성하기 위한 이온 주입 시 반도체 기판(100) 표면의 손상을 방지하기 위해 산화 공정을 실시하여 제 1 산화막(170)을 반도체 기판(100) 표면에 형성한다.
이후, 도면에서는 이온주입 방법이 도시되어 있지 않지만, 본 발명의 일 실시 예에 따른 방법으로서, 반도체 기판(100)의 최하부에 깊은 N형(Deep N Well) 이온 주입을 실시한다. 이때, 깊은 N형 이온 주입은 반도체 기판(100)상의 가장 깊은 영역에 주입되므로 1.0MeV 정도의 에너지를 이용하여 인(Phosporous, P)를 주입한다.
깊은 N형 이온 주입(180) 후, 셀 웰(Cell Well) 이온 주입을 순차적으로 실시한다. 이때, 셀 웰 이온 주입은 300KeV 정도의 에너지를 이용하여 붕소(Boron, B)를 주입한다. 다음에는, 셀 웰 이온 주입 후, 셀 웰 필드 스탑(Cell Well Field Stop)을 형성하기 위한 이온 주입을 실시한다. 이때, 이온 주입을 120KeV 정도의 에너지를 이용하여 셀 웰 영역에 붕소(Boron, B)를 주입하여 인접한 웰(Well) 간의 누수(Leakage)를 막기 위한 것이다. 이어서, 셀 웰 필드 스탑 이온주입 후, C-NM1(Cell N Minus) 이온 주입을 실시한다. 이때, 셀 N형 마이너스 1 이온 주입은 25KeV 정도의 에너지를 이용하여 인(Phosporous, P)을 주입한다. 이어서, 셀 N형 마이너스 1 이온 주입 후, C-NM2(Cell N Minus) 이온 주입을 실시한다. 이때, 셀 N형 마이너스 2 이온 주입은 20KeV 정도의 에너지를 이용하여 비소(Arsenic, As)를 주입한다. 이러한, 이온 주입을 통해 LDD(Lightly doped drain) 구조를 형성하고 표면 저항을 낮추기 위한 것이다.
도 2d를 참조하면, 산화 공정을 통해 제 2 산화막(180)을 다시 증착한다. 이때, 산화 공정을 통해 후속 공정 시, 트렌치(160) 내 밑면과 측벽을 게이트 채널로 이용하기 위함이다.
도 2e를 참조하면, 제 2 산화막(180)을 포함한 전체 표면상에 게이트 폴리막을 전체 표면상에 형성한 후, 배리어 메탈 및 도전층을 순차적으로 증착한다.
도 2f를 참조하면, 도전층, 배리어 메탈 및 게이트 폴리막을 반도체 기판이 노출될 때까지 평탄화 식각하여 매립된 복수의 게이트(190)를 형성한다. 매립된 게이트(190)를 형성한 후, 산화 공정을 실시한다.
도 2g를 참조하면, 매립된 게이트(190)를 포함한 전체 표면상에 감광막을 형성한 후, 비트 라인 콘택 영역 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 매립된 게이트(190)의 중심부를 식각하여 비트라인 콘택 영역(200)을 형성한다.
다음에는, 비트라인 콘택 영역(200)을 형성한 후, 후속 공정으로 형성될 콘택(미도시)을 분리하는 일정 영역의 반도체 기판(100)을 식각하여 소자분리영역(210)을 형성한다. 이때, 소자분리영역(210)의 깊이(Depth)는 매립된 게이트(190)의 깊이(Depth)보다 더 깊게 형성되는 것이 바람직하다. 이는 후속 공정으로 형성될 콘택 간의 절연 분리를 하기 위함이다.
다음에는, 비트라인 콘택 영역(200)을 포함한 전체 표면상에 산화 공정을 실시하여 제 3 산화막(220)을 형성한 후, 제 3 산화막(220) 상에 질화막(230)을 순차적으로 증착한다. 이때, 질화막(230)은 이온 주입 시 형성된 붕소(Boron, B)의 확 산을 방지하는 역할을 한다.
도 2h를 참조하면, 비트라인 콘택 영역(200)을 포함한 질화막(230) 상에 산화막(240)을 형성한다. 이때, 산화막(240)은 HDP(High Density Plasma)막을 증착하는 것이 바람직하다. 이후, 산화막(240)을 어닐링(Annealing) 공정을 통해 단단하게 다진 후 평탄화 식각한다.
도 2i를 참조하면, 산화막(240)을 포함한 전체 표면상에 감광막을 형성한 후, 비트라인 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 비트라인 콘택을 형성하기 위한 산화막(240)을 식각한 후, 이온 주입 공정을 실시한다. 이때, 이온 주입 공정은 20KeV 정도의 에너지를 이용하여 인(Phosporous, P)을 주입하여 실시한다.
도 2j를 참조하면, 산화막(240)을 식각한 영역에 배리어 메탈, 도전층 및 하드마스크층 질화막을 순차적으로 적층하여 비트라인 콘택(250)을 형성한다.
다음에는, 후속 공정으로 스토리지 노드 콘택(260)이 형성될 영역의 산화막(240)을 식각한 후, 도전층을 매립하여 스토리지 노드 콘택(260)을 형성한다. 이때, 스토리지 노드 콘택(260)은 소자분리영역(210)으로 분리되는 구조로서 상부 구조와 연결된다. 여기서, 비트라인 콘택(250)과 스토리지 노드 콘택(260)이 형성된 구조는 종래의 랜딩 플러그(미도시)가 없는 구조로서 반도체 소자의 고집적화에 유리하다.
전술한 바와 같이, 본 발명은 반도체 기판을 식각하여 트렌치를 형성하는 단계 및 상기 트렌치에 매립된 도전 물질을 분리하여 비트라인 콘택 영역 및 복수의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 이러한 본 발명은 활성 영역을 식각하여 매립 게이트를 활성 영역의 측벽에 형성하고 리세스 게이트를 형성하지 않음으로써 게이트 채널이 수평적으로 형성되지 않고 입체적으로 형성되어 유효 채널 길이가 길어진다. 이러한 반도체 소자의 고집적화로 인한 채널 길이 감소를 방지하고 리세스 게이트 형성을 위한 식각 공정 시 발생하는 혼의 발생을 방지함으로써 문턱 전압의 감소를 방지하여 반도체 소자의 수율을 향상시키는 역할을 한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 패드 산화막
120: 패드 질화막 130: 하드마스크층
140: 반사 방지막 150: 감광막
160: 트렌치 170: 제 1 산화막
180: 제 2 산화막 190: 매립된 게이트
200: 비트라인 콘택 영역 210: 소자분리영역
220: 제 3 산화막 230: 질화막
240: HDP(High Density Plasma)막 250: 비트라인 콘택
260: 스토리지 노드 콘택 270: 비트라인

Claims (13)

  1. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 도전물질을 증착하는 단계;
    상기 반도체 기판이 노출될 때까지 상기 도전물질을 평탄화시키는 단계; 및
    상기 도전물질을 식각하여 비트라인 콘택 영역 및 상기 비트라인 콘택 영역으로 분리된 복수의 게이트 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 반도체 기판상에 하드마스크층 증착하는 단계;
    상기 하드마스크층 상에 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치 상에 산화막을 증착하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 게이트 패턴을 형성 후 반도체 기판을 식각하여 소자 분리 영역을 정의하는 단계를 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 소자 분리 영역의 깊이가 상기 게이트 패턴의 깊이보다 더 깊게 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 게이트 패턴을 형성하는 단계 후,
    상기 비트라인 콘택 영역을 포함한 전체 표면상에 산화막 및 질화막을 증착하는 단계;
    상기 질화막을 포함한 전체 표면상에 절연막을 증착하는 단계;
    상기 비트 라인 콘택 영역 내 절연막을 식각한 후 도전 물질을 매립하여 비트라인 콘택을 형성하는 단계 및
    상기 비트라인 콘택 상부에 배리어 금속층, 도전층 및 하드마스크 질화막층의 적층 구조를 갖는 비트라인을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 절연막을 식각하여 소자 분리 영역으로 분리되는 스토리지 노드 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 반도체 기판 내에 구비된 복수의 게이트 패턴;
    상기 반도체 기판을 식각하여 형성된 소자분리영역;
    상기 복수의 게이트 패턴 사이에 구비된 비트라인 콘택; 및
    상기 소자분리영역에 의해 서로 분리된 스토리지노드 콘택
    을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 비트라인 콘택 상에 형성된 비트라인을 더 포함하는 반도체 소자.
  12. 삭제
  13. 삭제
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