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KR101004207B1 - 저항 변화형 소자, 반도체 장치, 및 그 제조 방법 - Google Patents

저항 변화형 소자, 반도체 장치, 및 그 제조 방법 Download PDF

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KR101004207B1
KR101004207B1 KR1020087019611A KR20087019611A KR101004207B1 KR 101004207 B1 KR101004207 B1 KR 101004207B1 KR 1020087019611 A KR1020087019611 A KR 1020087019611A KR 20087019611 A KR20087019611 A KR 20087019611A KR 101004207 B1 KR101004207 B1 KR 101004207B1
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electrode
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다쿠미 미카와
다케시 다카기
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Abstract

층간 절연층(104)에 마련되고 저부에 하부 전극(103)을 가지는 콘택트홀에, 콘택트홀 내의 상면이 층간 절연층(104)의 상면보다 아래쪽에 위치하도록 저항 변화 재료(106)를 퇴적시키는 공정과, 저항 변화 재료(106) 위에, 콘택트홀 내의 상면이 층간 절연층(104)의 상면보다 위쪽에 위치하도록 상부 전극 재료(107)를 퇴적시키는 공정과, 층간 절연층(104)의 상면 상의 저항 변화 재료(106)와 상부 전극 재료(107)를 CMP에 의해 제거하는 공정을 갖고, 개별적으로 소자 분리되어, 상부 전극(109)이 저항 변화층(108)을 향해서 볼록 형상으로 형성된 저항 변화형 소자를 얻는다.

Description

저항 변화형 소자, 반도체 장치, 및 그 제조 방법{RESISTANCE-VARYING TYPE ELEMENT, SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE ELEMENT}
본 발명은 저항 변화형 소자, 반도체 장치, 및 그 제조 방법에 관한 것이다. 보나 상세하게는, 전압 펄스의 인가에 의해서 저항값이 변화하는 저항 변화 재료를 이용한 저항 변화형 소자, 반도체 장치, 및 저항 변화형 소자의 제조 방법에 관한 것이다.
CMR(Colossal Magneto-Resistance: 거대 자기 저항) 재료 등의 저항 변화 재료는, 인가되는 전압 펄스의 크기나 극성에 따라 저항값이 크게 변화하고, 그 변화가 전압을 떨어뜨리더라도 보존된다고 하는 특성을 가진다. 최근, 이러한 특성을 이용하여, 저항 변화 재료를 이용한 저항 변화형 소자나, 이것을 이용한 비휘발성 메모리 등의 반도체 디바이스가 개발되고 있다.
저항 변화형 소자는, 일례를 들면, 저항 변화 재료로 이루어지는 박막 혹은 벌크 재료를 1쌍의 전극에 의해 사이에 유지하도록 구성된다. 사용시에는, 상기 전극간에 전기적인 펄스가 인가되어, 저항 변화 재료의 저항값이 변화한다. 예를 들면, 플러스의 전압 펄스를 인가하면 저항값이 증가(예를 들면, 1MΩ 정도)하고, 마이너스의 전압 펄스를 인가하면 저항값이 감소(예를 들면, 1kΩ 정도)한다. 이와 같이, 전압 펄스에 의해서 저항 변화 재료의 저항값이 크게 변화하기 때문에, 상기 전극을 이용하여 저항값을 판독함으로써, 저항 변화형 소자를 비휘발성 메모리 소자 등에 이용하는 것이 가능해진다.
종래의 저항 변화형 소자, 및 그 제조 방법으로서, 특허 문헌 1에 개시된 구성이 있다. 도 39는 이러한 저항 변화형 소자 어레이의 개략적인 구성을 나타내는 단면도로서, 도 39(a)는 비트선(28)에 평행한 단면, 도 39(b)는 워드선(23)에 평행한 단면을 나타낸다. 도 39에 도시하는 바와 같이, 저항 변화형 소자(50)는 복수 집적되어 저항 변화형 소자 어레이(500)를 구성하고 있다. 저항 변화형 소자 어레이(500)는, 기판(21) 위에, N+ 영역(23)으로 이루어지는 워드선이 소정의 간격을 두고서 평행하게 형성되어 있다. N+ 영역(23) 위에는, 소정의 간격으로, P+ 영역(24), 장벽 금속(25), 하부 전극(26), PCMO 메모리 재료(저항 변화 재료)(27)로 이루어지는 적층된 소자가 형성되고, 주위를 층간 절연층(22)이 매립하고 있다. 소자의 상단은 소정의 간격으로 평행하게 형성된 상부 전극(28)(비트선)에 의해 결선(結線)되어 있다. 워드선과 비트선이 직교함으로써, 각 소자는 매트릭스 형상으로 배치되게 되어, 메모리 어레이로서 이용 가능해진다.
저항 변화형 소자 어레이(500)의 제조 방법에서는, 기판(21) 위에 형성된 N+ 영역(23), P+ 영역(24), 장벽 금속(25), 하부 전극(26) 위에 PCMO 메모리 재료(27)가 퇴적된다. 퇴적된 PCMO 메모리 재료(27)는 CMP(Chemical Mechanical Process)에 의해 평활화되고, 그 위에 상부 전극(28)이 형성된다.
특허 문헌 1: 일본 특허 공개 제2004-128486호 공보
발명의 개시
발명이 해결하려고 하는 과제
그러나, 상기 종래의 구성에 있어서, 저항 변화형 소자를 실제로 제작해서 사용하면, 동작이 불안정하고, 신뢰성이 부족하다고 하는 문제를 가지고 있었다.
본 발명은 상기와 같은 과제를 해결하기 위해서 이루어진 것으로, 저항 변화형 소자의 동작 불량을 개선하는 것이 가능한 저항 변화형 소자, 반도체 장치, 및 그 제조 방법을 제공하는 것을 목적으로 하고 있다.
과제를 해결하기 위한 수단
본 발명자는 저항 변화형 소자의 동작을 안정화하고, 신뢰성을 높일 수 있도록 열심히 검토를 실시하였다. 검토의 결과, 저항 변화 재료를 퇴적 후, CMP에 의해 상면을 평활화하거나, 에칭에 의해 측면을 형성하거나 하면, 표면 부근의 저항 변화 재료가 열화하는 것이 판명되었다. 열화는, 저항 변화 재료가 산화되거나 환원되거나 해서 물성이 변화되기 쉽기 때문이라고 생각되었다. 열화는 저항 변화형 소자의 동작 불량이나 신뢰성의 저하로 이어진다. 이러한 지견에 근거하여, 발명자는, 전극 그 자체를 저항 변화 재료를 향해서 볼록 형상으로 형성함으로써, 전류가 주연부보다 중앙부에 집중해서, 열화하기 쉬운 측면의 영향을 받기 어려워지는 것에 상도(想到)하였다. 또한, 저항 변화 재료를 퇴적시킨 후, CMP나 에칭을 실시하기 전에, 전극 재료를 퇴적시켜 버리면, 전극과 저항 변화층의 계면은 열화의 영향을 받기 어려워지는 것에도 상도하였다.
상기 과제를 해결하기 위해서, 본 발명의 저항 변화형 소자의 제조 방법은, 기판 위의 층간 절연층에 마련되고 저부(底部)에 하부 전극을 가지는 콘택트홀에, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 아래쪽에 위치하도록 저항 변화 재료를 퇴적시키는 공정과, 퇴적된 상기 저항 변화 재료 위에, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 위쪽에 위치하도록 상부 전극 재료를 퇴적시키는 공정과, 적층된 상기 저항 변화 재료와 상기 상부 전극 재료를 가지는 저항 변화형 소자를 CMP에 의해 소자 분리하는 공정을 가진다.
이러한 구성에서는, 저항 변화 재료와 상부 전극의 계면이 CMP에 의해 열화 하는 일이 없다. 또한, 상부 전극은 저항 변화층에 대해서 볼록 형상으로 형성된다. 따라서, 저항 변화 재료의 열화의 영향을 받기 어려워, 동작 불량이 개선된 저항 변화형 소자를 제조하는 것이 가능해진다.
상기 저항 변화형 소자의 제조 방법에 있어서, 상기 저항 변화 재료를 퇴적시키는 공정은 MOD법 또는 MOCVD법에 의해 저항 변화 재료를 퇴적시켜도 좋다.
이러한 구성에서는, 콘택트홀 내에 오목부를 가지도록 저항 변화 재료를 퇴 적시키는 것이 용이해진다. 상부 전극 재료가 상기 오목부를 매립하도록 퇴적됨으로써, 상부 전극이 저항 변화층에 대해서 볼록 형상으로 형성된다. 따라서, 저항 변화 재료의 열화의 영향을 받기 어려워, 동작 불량이 개선된 저항 변화형 소자를 용 이하게 제조하는 것이 가능해진다.
또한, 본 발명의 저항 변화형 소자의 제조 방법은, 기판 위에 하부 전극막을 형성하는 공정과, 상기 하부 전극막을 에칭하여 소정의 폭을 가지는 하부 전극을 폭방향으로 소정의 주기로 반복하도록 형성하는 공정과, 상기 하부 전극을 산화 실리콘 또는 질화 실리콘에 의해 피복하여 층간 절연층을 형성하는 공정과, 상기 층간 절연층을 패터닝하여 에칭함으로써 하부 전극에 연통하는 콘택트홀을 형성하는 공정과, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 아래쪽에 위치하도록 저항 변화 재료를 MOD법 또는 MOCVD법에 의해 퇴적시키는 공정과, 퇴적된 상기 저항 변화 재료 위에, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 위쪽에 위치하도록 상부 전극 재료를 퇴적시키는 공정과, 적층된 상기 저항 변화 재료 및 상기 상부 전극 재료를 가지는 저항 변화형 소자를 CMP에 의해 소자 분리하는 공정을 가진다.
이러한 구성에서는, 에칭에 의해 형성된 콘택트홀에 저항 변화 재료와 상부 전극 재료를 순서대로 적층하고, 그 후에 CMP에 의한 평활화와 소자 분리가 행해진다. 즉, CMP를 실시하기 전에 저항 변화 재료 위에 상부 전극 재료가 적층된다. 따라서, 저항 변화층과 상부 전극의 계면은, CMP에 의해 열화하지 않는다. 이러한 제조 방법에 의하면, 상기 계면 상태는 양호하게 유지되기 때문에, 저항 변화 재료 의 열화의 영향을 받기 어려워 동작 불량이 개선된 저항 변화형 소자가 매트릭스 형상으로 형성된, 저항 변화형 소자 어레이를 용이하고 또한 확실하게 제조하는 것이 가능해진다.
또한, 상기 과제를 해결하기 위해서, 본 발명에 따른 저항 변화형 소자는 인가되는 전압 펄스에 따라서 저항값이 변화하는 저항 변화층과, 상기 저항 변화층을 사이에 유지하는 제 1 전극 및 제 2 전극을 구비하는 저항 변화형 소자로서, 상기 제 1 전극 또는 상기 제 2 전극의 상기 저항 변화층에 접촉하는 면이, 상기 저항 변화층을 향해서 볼록 형상으로 형성되어 있다.
이러한 구성에서는, 전극 그 자체가 저항 변화 재료를 향해서 볼록 형상으로 형성되어 있기 때문에, 전류가 주연부보다 중앙부에 집중하여, 열화하기 쉬운 측면의 영향을 받기 어려워진다. 따라서, 저항 변화형 소자의 동작 불량을 개선하는 것이 가능해진다.
상기 저항 변화형 소자에 있어서, 상기 저항 변화형 소자가 기판 위에 형성되고, 상기 제 1 전극 및 상기 제 2 전극 중, 상기 기판에 가까운 전극을 하부 전극으로 하고, 다른쪽의 전극을 상부 전극으로 하며, 상기 상부 전극이 상기 기판측을 향해서 볼록 형상으로 형성되어 있어도 좋다.
이러한 구성에서는, 상부 전극이 저항 변화 재료를 향해서 볼록 형상으로 형성되어 있기 때문에, 전류가 주연부보다 중앙부에 집중하여, 열화하기 쉬운 측면의 영향을 받기 어려워진다. 따라서, 저항 변화형 소자의 동작 불량을 개선하는 것이 가능해진다. 또한, 「기판 위」란, 저항 변화형 소자와 기판 사이에 다른 층이나 재료가 배설되어 있는 구성도 포함한다.
상기 저항 변화형 소자에 있어서, 상기 기판 위에 형성된 절연층을 더 구비하고, 상기 절연층에는 콘택트홀이 형성되고, 상기 저항 변화층과 상기 상부 전극은 상기 콘택트홀의 상단보다 아래쪽에만 형성되며, 상기 콘택트홀 내의 상단의 안쪽 주연부에는, 상기 저항 변화층이 존재하고 또한 상기 상부 전극이 존재하지 않더라도 좋다.
이러한 구성에서는, 상부 전극으로서 사용하는 재료의 양을 최소한으로 할 수 있다. 또한, 「기판 위」란, 절연층과 기판 사이에 다른 층이나 재료가 배설되어 있는 구성도 포함한다.
상기 저항 변화형 소자에 있어서, 상기 볼록 형상으로 형성된 부위가 1개뿐이더라도 좋다. 상기 볼록 형상으로 형성된 면이, 상기 저항 변화층으로의 돌출량이 상기 전극의 주연부로부터 중앙부를 향해서 연속적으로 증가하도록 돌출해 있어도 좋다. 상기 저항 변화층의 두께 방향으로 자른 단면에 있어서 상기 볼록 형상으로 형성된 면이 이루는 경계가 활 형상으로 만곡해 있어도 괜찮다. 상기 볼록 형상으로 형성된 면이 공기 형상(椀狀)을 가져도 좋다.
이러한 구성에서는, 전류 밀도를 콘택트홀의 중앙부에 완만하게 집중시키는 것이 가능해진다. 따라서, 저항 변화형 소자의 동작 불량을 한층 더 개선하는 것이 가능해진다.
상기 저항 변화형 소자에 있어서, 상기 하부 전극에 전기적으로 접속되도록 다이오드가 상기 기판에 형성되어 있어도 좋다.
이러한 구성에서는, 메모리 셀간의 크로스토크가 감소한다. 따라서, 전류의 역류가 방지되어, 에너지 효율이 향상함과 동시에, 메모리로서의 동작 정밀도가 향상한다.
상기 저항 변화형 소자에 있어서, 상기 하부 전극에 전기적으로 접속되도록 전계 효과 트랜지스터가 상기 기판에 형성되아 있어도 좋다.
이러한 구성에서는, 트랜지스터의 ON/OFF를 능동적으로 실시함으로써, 메모리 셀간의 크로스토크가 한층 더 확실히 감소한다. 따라서, 전류의 역류가 방지되어, 에너지 효율이 향상함과 동시에, 메모리로서의 동작 정밀도가 향상한다.
또한, 본 발명의 반도체 장치는 상기 저항 변화형 소자가 복수 매트릭스 형상으로 형성된 비휘발성 메모리부를 구비한다.
이러한 구성에서는, 동작 불량이 개선된 저항 변화형 소자를 이용하여 비휘발성 메모리를 형성할 수 있다. 따라서, 저항 변화형 소자를 이용한 비휘발성 메모리의 동작 불량을 개선할 수 있다.
또한, 본 발명의 반도체 장치는 상기 저항 변화형 소자가 복수 매트릭스 형상으로 형성된 비휘발성 메모리부를 적층해서 이루어져도 좋다.
이러한 구성에서는, 동작 불량이 개선된 저항 변화형 소자를 이용한 비휘발성 메모리를 적층함으로써, 동작 불량의 개선과 고집적화를 동시에 실현할 수 있다.
또한, 상기에 있어서 「볼록 형상으로 형성되어 있음」이란, 돌출해 있음, 불룩해져 있음, 쌓아 올려져 있음, 등의 상태를 가리킨다.
본 발명의 상기 목적, 다른 목적, 특징, 및 이점은, 첨부 도면을 참조하여, 이하의 바람직한 실시형태의 상세한 설명으로부터 명백해진다.
발명의 효과
본 발명은 상기와 같은 구성을 가지고, 저항 변화형 소자의 동작 불량을 개선할 수 있다고 하는 효과를 나타낸다.
도 1은 본 발명의 제 1 실시형태의 저항 변화형 소자의 단면 구성의 일례를 나타내는 모식도로서, (a)는 비트선에 평행한 단면을 나타내는 모식도, (b)는 워드선에 평행한 단면을 나타내는 모식도,
도 2는 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 기판 위에 하부 전극막을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 3은 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 하부 전극을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 4는 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 층간 절연층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 5는 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 콘택트홀을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 6은 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 저항 변화 재료를 퇴적시키는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 7은 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 상부 전극 재료를 퇴적시키는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 8은 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 저항 변화형 소자를 소자 분리하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 9는 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 비트선을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 10은 도 1의 저항 변화형 소자 어레이의 전기 등가 회로를 나타내는 회로도,
도 11은 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 기판 위에 실리콘 산화물층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 12는 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 실리콘 산화물층을 에칭하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 13은 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 이온 주입에 의해 N+ 영역을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 14는 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, N+ 영역을 덮도록 실리콘 산화물층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 15는 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, P+ 영역을 형성하기 위한 개구를 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 16은 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 이온 주입에 의해 P+ 영역을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 17은 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 하부 전극(207)을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 18은 본 발명의 제 2 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 하부 전극(207) 위에 저항 변화층(209), 상부 전극(210), 비트선(211)을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 19는 도 18의 저항 변화형 소자 어레이의 전기 등가 회로를 나타내는 회로도,
도 20은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 기판 위에 실리콘 산화물층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선에 따른 단면을 나타내는 모식도,
도 21은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 실리콘 산화물층에 게이트 전극을 형성하기 위한 개구를 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 22는 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 게이트 전극을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 23은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 게이트 전극을 덮도록 실리콘 산화물층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 24는 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 실리콘 기판에 N+ 영역을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 25는 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 하부 전극을 퇴적시키기 위한 개구를 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 26은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 하부 전극과, 저항 변화층과, 상부 전극을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 27은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 게이트 도통부 및 소스 도통부를 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 28은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 워드선, 비트선, 플레이트선을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 29는 도 28의 저항 변화형 소자 어레이의 전기 등가 회로를 나타내는 회로도,
도 30은 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 기판 위에 하부 전극막을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 31은 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 하부 전극을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 32는 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 층간 절연층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 33은 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 콘택트홀을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 34는 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 저항 변화 재료를 퇴적시키는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 35는 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 저항 변화층을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 36은 본 발명의 제 4 실시형태에 따른 저항 변화형 소자의 제조 방법에 있어서, 상부 전극을 형성하는 공정을 나타내는 도면으로서, (a)는 상면을 나타내는 모식도, (b)는 X-X'선을 따른 단면을 나타내는 모식도,
도 37은 본 발명의 제 5 실시형태의 저항 변화형 소자의 단면 구성의 일례를 나타내는 모식도로서, (a)는 비트선에 평행한 단면을 나타내는 모식도, (b)는 워드선에 평행한 단면을 나타내는 모식도,
도 38은 제 1 실시형태의 저항 변화형 소자를 적층하고, 적층 구조를 가지는 크로스 포인트 구성 메모리로 한 경우의 단면의 개략을 나타내는 도면,
도 39는 종래 기술에 따른 저항 변화형 소자의 단면 구성의 일례를 나타내는 모식도로서, (a)는 비트선에 평행한 단면을 나타내는 모식도, (b)는 워드선에 평행한 단면을 나타내는 모식도.
부호의 설명
10: 저항 변화형 소자, 20: 저항 변화형 소자, 21: 기판, 22: 층간 절연층, 23: N+ 영역, 24: P+ 영역, 25: 장벽 금속, 26: 하부 전극, 27: PCMO 메모리 재료, 28: 상부 전극, 30: 저항 변화형 소자, 40: 저항 변화형 소자, 50: 저항 변화형 소자, 100: 저항 변화형 소자 어레이, 101: 기판, 102: 하부 전극막, 103: 하부 전극, 104: 층간 절연층, 105: 콘택트홀, 106: 저항 변화 재료, 107: 상부 전극 재료, 108: 저항 변화층, 109: 상부 전극, 110: 비트선, 111: 절연층, 112: 오목부, 200: 저항 변화형 소자 어레이, 201: 기판, 202: 실리콘 산화물층, 203: N+ 영역, 204: 실리콘 산화물층, 205: 콘택트홀, 206: P+ 영역, 207: 하부 전극, 208: 층간 절연층, 209: 저항 변화층, 210: 상부 전극, 211: 비트선, 212: 다이오드, 213: 오 목부, 300: 저항 변화형 소자 어레이, 301: 기판, 302: 실리콘 산화물층, 303: 개구, 304: 게이트 전극, 305: 실리콘 산화물층, 306: N+ 영역, 307: 개구, 308: 층간 절연층, 309: 콘택트홀, 310: 하부 전극, 311: 저항 변화층, 312: 상부 전극, 313: 게이트 도통부, 314: 소스 도통부, 315A, 315B: 워드선 316: 플레이트선, 317: 절연층, 318: 비트선, 319: 오목부, 320: FET, 321: FET, 400: 저항 변화형 소자 어레이, 401: 기판, 402: 하부 전극막, 403: 하부 전극, 404: 층간 절연층, 405: 콘택트홀, 406: 저항 변화 재료, 407: 저항 변화층, 408: 비트선, 500: 저항 변화형 소자 어레이
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 바람직한 실시형태를 도면을 참조하면서 설명한다.
(제 1 실시형태)
도 1은 본 발명의 제 1 실시형태의 저항 변화형 소자의 단면에서 보았을 때의 구성의 일례를 나타내는 단면도로서, (a)는 비트선에 평행한 단면을 나타내는 단면도, (b)는 워드선에 평행한 단면을 나타내는 단면도이다. 도 10은 도 1의 저항 변화형 소자 어레이의 전기 등가 회로를 나타내는 회로도이다. 이하, 도 1 및 도 10을 참조하면서, 본 실시형태의 저항 변화형 소자(10)의 구성을 설명한다.
도 1(a), (b)에 나타내는 바와 같이, 본 실시형태에 따른 저항 변화형 소 자(10)는 복수 집적되어 저항 변화형 소자 어레이(100)를 구성하고 있다. 이 저항 변화형 소자 어레이(100)는 기판(101)을 구비하고 있다. 기판(101) 위에는, 복수의 띠 형상의 하부 전극(103)이 소정의 피치로 서로 평행하게 형성되어 있다. 이 하부 전극(103)은 워드선으로서도 기능한다. 각 하부 전극(103) 위에는 그 길이 방향으로 복수의 섬 형상의 저항 변화층(108)이 서로 간격을 두고서 형성되어 있다. 각 저항 변화층(108)의 상면에는 오목부(112)가 형성되어 있다. 그리고, 오목부(112)를 매립하도록 상부 전극(109)이 형성되어 있다. 또한, 하부 전극(103)끼리의 간극 및 저항 변화층(108)끼리의 간극을 매립하도록 층간 절연층(104)이 형성되어 있다. 이 층간 절연층(104)의 상면, 상부 전극(109)의 상면, 및 저항 변화층(108)의 상면은 1개의 대략 평탄한 면을 형성하고 있다. 이 대략 평탄한 면 위에 복수의 띠 형상의 비트선(110)이 형성되어 있다. 비트선(110)은 소정의 피치로 서로 평행하게 형성되어 있다. 그리고, 평면에서 보아서, 비트선(110)은 하부 전극(워드선)(103)에 직교하도록 형성되어 있고, 이 비트선(110)과 하부 전극(103)의 각 교점에 위치하도록 상술한 섬 형상의 저항 변화층(108)이 형성되어 있다. 평면에서 보아서, 저항 변화층(108)은 대략 직사각형으로 형성되어 있고, 그 바깥쪽 치수(사이즈)는 비트선(110)의 폭 및 하부 전극(103)의 폭보다 작게 형성되어 있다. 이러한 구성에 의해, 도 9 및 도 10에 나타내는 바와 같이, a방향으로 신장하는 하부 전극(워드선)(103)과 b방향으로 신장하는 비트선(110)의 각 교점에, 매트릭스 형상으로 저항 변화형 소자(10)를 가지는, 저항 변화형 소자 어레이(100)(크로스 포인트 메모리 어레이)가 형성된다.
기판(101)에는, 예를 들면 실리콘 기판이 이용된다. 층간 절연층(104)은, 예를 들면, 산화 실리콘, 질화 실리콘, 산질화 실리콘 등에 의해 구성된다. 층간 절연층(104)의 두께는 200㎚~400㎚인 것이 바람직하다. 하부 전극(103)과, 상부 전극(109)과, 비트선(110)은, 예를 들면, Pt, Ir, IrOx, RuOx(단, x는 0~2), Cu, TiN, W 등에 의해 구성된다. 하부 전극(103)의 두께는 100㎚~200㎚인 것이 바람직하다. 비트선(110)의 두께는 100㎚~200㎚인 것이 바람직하다. 하부 전극(103)의 폭은, 예를 들면 약 1.2㎛이고, 인접하는 하부 전극(103)끼리의 간격(극간)은 예를 들면 약 0.5㎛이다(피치는 약 1.7㎛이다).
저항 변화층(108)에는, 화학식 AxBy(식 중 A는 Ni, Fe, Al, Hf, Zr, Ti, Ba, Sr, La, Si, Y로 이루어지는 군으로부터 선택되는 1 또는 복수의 원소, B는 O, N, F로 이루어지는 군으로부터 선택되는 1 또는 복수의 원소)로 표시되는 재료를 이용할 수 있다. 혹은, 저항 변화층(108)에는, 화학식 AxA'1 -xByOz(식 중 A는 La, Ce, Bi, Pr, Nd, Pm, Sm, Y, Sc, Yb, Lu, Gd로 이루어지는 군으로부터 선택되는 1 또는 복수의 원소, A'는 Mg, Ca, Sr, Ba, Pb, Zn, Cd로 이루어지는 군으로부터 선택되는 1 또는 복수의 원소, B는 Mn, V, Fe, Co, Nb, Cr, Mo, W, Zr, Hf, Ni로 이루어지는 군으로부터 선택되는 1 또는 복수의 원소, x는 0~1의 사이, y는 0~2의 사이, z는 1~7의 사이)로 표시되는 재료를 이용해도 좋다. 저항 변화층(108)의 바람직한 두께는 100㎚~200㎚이다. 저항 변화층(108)의 폭 및 길이는, 예를 들면 모두 약 0.8㎛이다.
도 2 내지 도 9는 본 발명의 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법의 각 공정을 나타내는 도면으로서, 각 도면에 있어서 (a)는 상면을 나타내는 모식도, (b)는 각 도(a)에서의 X-X'선을 따른 단면을 나타내는 모식도이다. 또한, 도 2는 기판 위에 하부 전극막을 형성하는 공정을 나타내는 도면이다. 도 3은 하부 전극을 형성하는 공정을 나타내는 도면이다. 도 4는 층간 절연층을 형성하는 공정을 나타내는 도면이다. 도 5는 콘택트홀을 형성하는 공정을 나타내는 도면이다. 도 6은 저항 변화 재료를 퇴적시키는 공정을 나타내는 도면이다. 도 7은 상부 전극 재료를 퇴적시키는 공정을 나타내는 도면이다. 도 8은 저항 변화형 소자를 소자 분리하는 공정을 나타내는 도면이다. 도 9는 비트선을 형성하는 공정을 나타내는 도면이다. 이하, 도 2 내지 도 9를 참조하면서, 본 발명의 제 1 실시형태에 따른 저항 변화형 소자(10)의 제조 방법을 설명한다.
본 발명의 제 1 실시형태에 따른 저항 변화형 소자(10)의 제조 방법에서는, 먼저, 기판(101) 위에 스퍼터링이나 CVD 등에 의해 하부 전극막(102)이 퇴적된다(도 2의 공정). 다음에, 하부 전극막(102)를 패터닝하여 에칭함으로써, 소정의 폭을 가지는 하부 전극(103)이 서로 평행하게 소정의 피치로 형성된다(도 3의 공정). 다음에, 하부 전극(103) 위에, 산화 실리콘 또는 질화 실리콘으로 이루어지는 층 간 절연층(104)이 형성된다(도 4의 공정). 다음에, 층간 절연층(104)에, 패터닝과 에칭에 의해, 하부 전극(103)에 이르는 콘택트홀(105)이 형성된다(도 5의 공정). 다음에, 콘택트홀(105)을 매립하고, 또한 층간 절연층(104)을 덮도록, MOD법 또는 MOCVD법에 의해, 저항 변화 재료가 퇴적되어 저항 변화 재료막(106)이 형성된다(도 6의 공정). 이때, 저항 변화 재료의 퇴적량은, 콘택트홀(105) 내의 저항 변화 재료막(106)이 층간 절연층(104)의 상면보다 아래쪽에 위치하도록 제어된다. 저항 변화 재료를 퇴적시킬 때에는, 콘택트홀(105)이 존재하는 부위와 그 밖의 부위에서 퇴적되는 면의 높이(기판(101)으로부터의 거리, 이하 마찬가지)가 상이하기 때문에, 퇴적 후의 높이도 부위에 따라 상이하다. 저항 변화 재료막(106)의 상면의 높이는 콘택트홀(105) 내에서 낮고, 그 주위에서 높아진다. 이때, 콘택트홀(105)이 존재하는 부위에 있어서, 가장 낮게 되어 있는 부위에서의 저항 변화 재료막(106)의 상면의 높이가, 주위의 층간 절연층(104)의 상면보다 낮게 되어 있다. 다음에, 저항 변화 재료막(106) 위에 스퍼터링이나 CVD 등에 의해 상부 전극 재료가 퇴적되어 상부 전극 재료막(107)이 형성된다(도 7의 공정). 이때 상부 전극 재료의 퇴적량은, 콘택트홀(105) 내의 상부 전극 재료막(107)의 상면이 층간 절연층(104)의 상면보다 위쪽에 위치하도록 제어된다. 상부 전극 재료막(107)의 두께는 200㎚ 이상이 바람직하다. 상부 전극 재료막(107)을 퇴적시킬 때에는, 콘택트홀(105)이 존재하는 부위와 그 밖의 부위에서 퇴적면의 높이가 상이하기 때문에, 퇴적 후의 상부 전극 재료막(107)의 상면의 높이도 부위에 따라 상이하다. 상부 전극 재료막(107)의 상면의 높이는 콘택트홀(105) 내에서 낮고, 그 주위에서 높아진다. 이때, 콘택트홀(105)이 존재하는 부위에 있어서, 가장 낮게 되어 있는 부위에서의 저항 변화 재료막(106)의 상면의 높이가, 주위의 층간 절연층(104)의 상면보다 높게 되어 있다. 다음에, 적층된 저항 변화 재료막(106) 및 상부 전극 재료막(107)이, CMP에 의해 평활화되어 저항 변화형 소자(10)가 소자 분리된다(도 8의 공정). 그리고, 각 저항 변화형 소자(10)에 있어서, 저항 변화층(108) 및 상부 전극(109)이 형성된다. 또한, 층간 절연층(104)의 상면, 저항 변화층(108)의 상면, 및 상부 전극(109)의 상면이 하나의 대략 평탄한 면을 형성한다. 다음에, 이 대략 평탄한 면 위에, 하부 전극(103)과 직교하는 방향으로, 또한 상부 전극(109)을 덮도록(전기적으로 접속하도록), 소정의 폭을 가지는 비트선(110)이 서로 평행하게 소정의 피치로 형성되어, 도 1(a), (b)의 저항 변화형 소자 어레이(100)가 형성된다(도 9의 공정).
다음에, 이상과 같이 구성되어 제조된 저항 변화형 소자(10)의 동작을 도 1 및 도 10에 근거해서 설명한다. 저항 변화형 소자(10)에 대한 기입은 이하와 같이 행해진다. 상부 전극(109) 및 하부 전극(103)의 크기가, 세로×가로=1.6㎛×1.6㎛이고, 전극의 두께가 상부 전극(109)에서 100㎚, 하부 전극에서 200㎚이며, 저항 변화층(108)(FeO막)의 두께가 100㎚인 경우, 상부 전극(109)과 하부 전극(103) 사이에 걸리는 전압 펄스의 일례로서는, 플러스측에서 1.7V, 마이너스측에서 1.8V, 시간폭에서 100나노초로 할 수 있다. 마이너스측의 전압 펄스를 인가하면, 예를 들면 저항값이 1MΩ 정도, 플러스측의 전압 펄스를 인가하면 1kΩ으로 된다. 따라서, 디지털 데이터의 비트의 「1」과, 「0」의 값에 따라서, 「마이너스측의 전압 펄스」와 「플러스측의 전압 펄스」를 각각 인가함으로써, 디지털 데이터의 기입을 실시할 수 있다. 또한, 여기서 말하는 「플러스측」이란, 상부 전극(109)이 하부 전극(103)에 대해서 플러스라고 하는 것을 의미한다. 하부 전극(103)은 접지되어 있어, 상부 전극(109)이 플러스 또는 마이너스로 된다.
저항 변화형 소자(10)에 기억된 디지털 데이터의 판독은, 상부 전극(109)과 하부 전극(103) 사이에 정전류를 흘리고, 상부 전극(109)과 하부 전극(103) 사이에 나타나는 전압을 검출함으로써 행해진다. 예를 들면, 150μA(0.15mA)의 정전류를 흘려서 상기 전압을 측정한다. 그리고, 검출한 전압을 비트의 「1」 또는 「0」에 대응시킴으로써, 기억된 디지털 데이터를 판독할 수 있다.
본 실시형태의 저항 변화형 소자(10)의 특징은, 상부 전극(109)의 하면이 볼록 형상으로(아래쪽으로 만곡하도록) 형성되어 있는 점에 있다. 보다 구체적으로는, 상부 전극(109)이 중앙부(기판(101)에 평행한 단면에서의 중앙부, 이하 마찬가지)에 있어서 주연부(기판(101)에 평행한 단면에서의 주연부, 이하 마찬가지)보다 저항 변화층(108) 측으로 불룩해져 있다. 더 구체적으로 말하면, 본 실시형태에 있어서는, 층간 절연층(104)에 마련된 구멍(도 5에서의 콘택트홀(105))의 내부에, 저항 변화층(108) 및 상부 전극(109)이 순차적으로 적층된다. 이러한 제조 방법을 반영하여, 본 발명에서는 1개의 저항 변화형 소자(10)에 대해, 오목부(112)의 개수(혹은 상부 전극에 있어서 볼록 형상으로 형성된 부위의 개수)는 원칙적으로 1개이다. 또한, 오목부(112)의 깊이(오목부(112)를 이루는 저항 변화층(108)의 상단면과 층간 절연층(104)의 상단면의 높이의 차)는, 구멍의 주연부로부터 중앙부에 걸쳐서 연속적으로 증가하여, 중앙부에서 가장 크고, 주연부에서 가장 작게 되어 있다. 다른 표현을 하면, 상부 전극(109)이 저항 변화층(108) 측으로 돌출해 있는 부분의 두께(돌출량)는, 구멍의 주연부로부터 중앙부에 걸쳐서 연속적으로 증가하여, 중앙부에서 가장 크고, 주연부에서 가장 작게 되어 있다. 또 다른 표현을 하 면, 상부 전극(109)과 저항 변화층(108)의 접촉면은, 공기 형상을 이룬다. 저항 변화층의 두께 방향으로 자른 단면에서 보면, 저항 변화층(108)과 상부 전극(109)의 접촉면이 이루는 경계는, 전형적으로는, 활 형상으로 만곡한 형상을 이룬다.
이러한 구성에 의해, 하부 전극(103)과 상부 전극(109) 사이의 거리가 주연부보다 중앙부에서 짧아진다. 이러한 구성에서는, 양 전극간의 저항이 중앙부에서 보다 낮게 되어, 양 전극에 전위차를 인가한 경우에, 중앙부에서 전계가 보다 강해짐과 동시에, 전류도 중앙부에 집중하게 된다. 또한, 저항 변화층(108)은 에칭 등에 의해 주연부가 열화하기 쉽다. 본 실시형태의 구성에서는 전계나 전류가 중앙부에 집중하기 때문에, 주연부에서의 저항 변화 재료의 열화의 영향을 받기 어려워져, 동작이 안정되고 신뢰성이 향상한다. 즉, 제작 공정에서 발생하는 저항 변화 재료의 열화에 의한, 저항 변화형 소자의 동작 불량을 개선할 수 있다. 구체적으로는, 저항 변화형 소자를 장기간 사용하고 있으면, 저(低)저항시에 있어서의 값과 고(高)저항시에 있어서의 값의 차이가 점점 작아져, 이윽고 차이가 없어진다. 그러나, 본 실시형태의 저항 변화형 소자에 의하면, 저항 변화 재료의 열화가 방지되므로, 저항을 변화시키는 횟수가 많아져, 수명이 길어지는 등의 효과가 생긴다.
또한, 오목부(112)의 깊이 혹은 상부 전극(109)의 두께가 연속적으로 변화하기 때문에, 전류가 한 점에 집중하지 않고, 어느 정도의 범위에 완만하게 집중시킬 수 있다. 즉, 중앙부에서 전류 밀도가 높아지고, 중앙부로부터 주연부에 걸쳐서 연속적으로 전류 밀도가 저하한다. 이러한 구성에 의해, 기입에 의한 저항 변화층(108)으로의 스트레스가 분산되어, 기입에 의한 저항 변화층(108)의 열화가 특정 한 부위에 집중하기 어렵다. 따라서, 여러 번의 기입을 실시하더라도, 저항 변화층(108)의 열화에 의한 동작 불량이 발생하기 어렵다고 하는 효과를 가진다.
본 실시형태에 따른 저항 변화형 소자의 제조 방법의 특징은, 콘택트홀(105)을 매립하도록 저항 변화 재료막(106)을 퇴적시키고, CMP 등에 의해 평활화하기 전에, 직접 상부 전극 재료막(107)을 퇴적시키는 점에 있다. 또한, 본 실시형태에 따른 저항 변화형 소자의 제조 방법의 또 하나의 특징은, 저항 변화 재료와 상부 전극 재료를 퇴적시키는 공정에 있어서 퇴적량을 제어함으로써, 저항 변화 재료막(106)과 상부 전극 재료막(107)의 계면 중 가장 낮은 부분이, 층간 절연층(104)의 상면의 높이보다 낮게 되는 점에 있다.
저항 변화 재료는 산화 환원 반응에 민감하여, 용이하게 산화되거나 환원되거나 하여 저항 변화 재료로서의 특성이 열화한다. 철을 예로 들면, 저항 변화 재료로서는 Fe3O4를 주체로 하고, Fe2O3이나 FeO 등이 포함되어 있다. 온도나 주위의 분위기에 의해 Fe3O4가 반응하여, Fe2O3이나 FeO의 양이 변화하면, 저항 변화형 소자의 동작이 불안정하게 되거나 신뢰성이 저하한다.
본 실시형태의 제조 방법에 의하면, 콘택트홀(105)의 형상에 따라서 퇴적면도 상하하기 때문에, 결과적으로 저항 변화층(108)의 상면에 오목부(112)가 형성되고, 이 오목부(112)를 매립하도록 상부 전극(109)이 형성된다. 이러한 구성에 의해, 저항 변화형 소자(10)는 열화 하기 쉬운 주연부의 영향을 받기 어려워진다. 또한, CMP에 의해 층간 절연층(104)에 이를 때까지 평활화하여 소자 분리를 실시하 더라도, 콘택트홀(105)의 내부에 상부 전극(109)이 남는다. 따라서, 저항 변화층(108)과 상부 전극(109)의 계면은 CMP에 의해 열화하지 않아, 저항 변화층(108)을 양호한 상태로 유지한 채로 저항 변화형 소자(10)를 제조할 수 있다.
(제 2 실시형태)
본 발명의 제 2 실시형태의 저항 변화형 소자는, 제 1 실시형태의 저항 변화형 소자(10)의 하부 전극에, 다이오드를 전기적으로 접속한 것으로서, 하부 전극과 다이오드 이외의 구성은 저항 변화형 소자(10)와 마찬가지이다. 따라서, 제 1 실시형태의 저항 변화형 소자와 제 2 실시형태의 저항 변화형 소자에서 공통되는 요소에 대해서는, 동일 명칭을 부여하고 설명을 생략한다.
도 18은 본 발명의 제 2 실시형태의 저항 변화형 소자의 구성의 일례를 나타내는 모식도로서, 도 18(a)가 상면도, 도 18(b)가 도 18(a)의 X-X'선을 따른 단면도이다. 도 19는 도 18의 저항 변화형 소자 어레이의 전기 등가 회로를 나타내는 회로도이다. 이하, 도 18 및 도 19를 참조하면서, 본 실시형태의 저항 변화형 소자(20)의 구성을 설명한다.
도 18(a), (b)에 나타내는 바와 같이, 본 실시형태에 따른 저항 변화형 소자(20)는 복수 집적되어 저항 변화형 소자 어레이(200)를 구성하고 있다. 이 저항 변화형 소자 어레이(200)는 기판(201)을 가진다. 기판(201)에는, 복수의 N+ 영역(203)이, 평면에서 보아서 띠 형상으로, 또한 그 표면으로부터 소정의 깊이에 걸 쳐서, 소정의 피치로 서로 평행하게 형성되어 있다. 각 N+ 영역(203) 내에는, 그 길이 방향으로 복수의 골(wale) 형상의 P+ 영역(206)이 서로 간격을 두고서 형성되어 있다. 각 P+ 영역(206)은 N+ 영역(203)의 표면으로부터 소정의 깊이에 걸치도록 형성되어 있다. 본 실시형태에서는, 이 N+ 영역(203)이 워드선를 구성하고 있다. P+ 영역(206) 위에 하부 전극(207)이 거의 동일한 폭 및 길이로 형성되고, 하부 전극(207) 위에 저항 변화층(209)과 상부 전극(210)으로 이루어지는 소자가 배열해 있다. 저항 변화층(209)의 상면에는 오목부(213)가 형성되어 있다. 그리고, 오목부(213)를 매립하도록 상부 전극(210)이 형성되어 있다. 하부 전극(207)끼리의 극간 및 저항 변화층(209)끼리의 극간을 매립하도록, 층간 절연층(208)이 형성되어 있다. 이 층간 절연층(208)의 상면, 저항 변화층(209)의 상면, 및 상부 전극(210)의 상면은, 1개의 대략 평탄한 면을 형성하고 있다. 이 대략 평탄한 면 위에 복수의 띠 형상의 비트선(211)이 형성되어 있다. 비트선(211)은 소정의 피치로 서로 평행하게 형성되어 있다. 그리고, 평면에서 보아서, 비트선(211)은 N+ 영역(203)(워드선)에 직교하도록 형성되어 있고, 이 비트선(211)과 N+ 영역(203)(워드선)의 각 교점에 위치하도록 P+ 영역(206), 하부 전극(207), 및 저항 변화층(209)이 형성되어 있다. 평면에서 보아서, P+ 영역(206)과, 하부 전극(207)과, 저항 변화 층(209)은, 대략 직사각형으로 형성되어 있고, 그 바깥쪽 치수(사이즈)는 비트선(211)의 폭 및 N+ 영역(203)(워드선)의 폭보다 작게 형성되어 있다. 이러한 구성에 의해, 도 18 및 도 19에 도시하는 바와 같이, a방향으로 신장하는 N+ 영역(203)(워드선)과 b방향으로 신장하는 비트선(211)의 각 교점에, 매트릭스 형상으로 저항 변화형 소자(20)(메모리 셀)과 PN 접합형 다이오드(212)를 가지는, 저항 변화형 소자 어레이(200)(크로스 포인트 메모리 어레이)가 형성된다.
N+ 영역(203)은, 예를 들면, 실리콘 기판에 P 이온을 주입함으로써 얻어진다. N+ 영역(203)의 두께(깊이)는, 예를 들면 약 100㎛이다. N+ 영역(203)의 폭은, 예를 들면 약 1.2㎛이고, 인접하는 N+ 영역(203)끼리의 간격(극간)은 예를 들면 약 0.5㎛이다. P+ 영역(206)은, 예를 들면, 실리콘 기판에 BF2 이온을 주입함으로써 얻어진다. P+ 영역(206)의 두께(깊이)는, 예를 들면 약 100㎛이다.
도 11 내지 도 18은 본 발명의 제 2 실시형태에 따른 저항 변화형 소자 어레이(200)의 제조 방법의 각 공정을 나타내는 도면으로서, 각 도면에 있어서 (a)는 상면을 나타내는 모식도, (b)는 각 도(a)에서의 X-X'선을 따른 단면을 나타내는 모식도이다. 또한, 도 11은 기판 위에 실리콘 산화물층을 형성하는 공정을 나타내는 도면이다. 도 12는 실리콘 산화물층을 에칭하는 공정을 나타내는 도면이다. 도 13은 이온 주입에 의해 N+ 영역을 형성하는 공정을 나타내는 도면이다. 도 14는 N+ 영역을 덮도록 실리콘 산화물층을 형성하는 공정을 나타내는 도면이다. 도 15는 P+ 영역을 형성하기 위한 개구를 형성하는 공정을 나타내는 도면이다. 도 16은 이온 주입에 의해 P+ 영역을 형성하는 공정을 나타내는 도면이다. 도 17은 하부 전극(207)을 형성하는 공정을 나타내는 도면이다. 도 18은 하부 전극(207) 위에 저항 변화층(209), 상부 전극(210), 비트선(211)을 형성하는 공정을 나타내는 도면이다. 이하, 도 11 내지 도 18을 참조하면서, 본 발명의 제 2 실시형태에 따른 저항 변화형 소자(20)의 제조 방법을 설명한다.
본 발명의 제 2 실시형태에 따른 저항 변화형 소자(20)의 제조 방법에서는, 먼저, 기판(201)에 실리콘 산화물층(202)이 적층된다(도 11의 공정). 다음에, 실리콘 산화물층(202)을 패터닝하여 에칭함으로써, 소정의 폭을 가지는 홈(212)이 서로 평행하게 소정의 피치로 형성된다(도 12의 공정). 다음에, 이 실리콘 산화물층(202)을 마스크로 하여 P 이온이 주입되고, 홈(212)의 아래쪽에 소정의 깊이에 걸친 N+ 영역(203)이 형성된다(도 13의 공정). 다음에, 실리콘 산화물층(202)이 제거되고, 새롭게 실리콘 산화물층(204)이 퇴적된다(도 14의 공정). 다음에, N+ 영역(203) 위에 소정의 간격으로 늘어서도록, 실리콘 산화물층(204)에, 리소그래피를 이용한 패터닝과 에칭에 의해, 개구(205)가 형성된다(도 15의 공정). 다음에, 이 실리콘 산화물층(204)을 마스크로 하여 BF2 이온이 주입되고, N+ 영역(203)에 소정 의 간격으로 골 형상의 P+ 영역(206)이 형성된다(도 16의 공정). 다음에, 스퍼터링과 CMP에 의해, 개구(205)를 매립하도록 하부 전극(207)이 형성된다(도 17의 공정). 다음에, 하부 전극(207) 위에, 저항 변화층(209), 상부 전극(210), 비트선(211), 층간 절연막(208)이 형성되어, 저항 변화형 소자 어레이(200)가 형성된다(도 18의 공정). 도 18의 공정에 대해서는, 실시형태 1과 마찬가지이므로 상세한 설명을 생략한다.
본 실시형태의 저항 변화형 소자(20)의 동작(기입 및 판독)은 제 1 실시형태와 마찬가지이므로 설명을 생략한다.
본 실시형태의 저항 변화형 소자(20)는 제 1 실시형태의 저항 변화형 소자(10)와 마찬가지의 특징 및 효과를 구비하고 있다. 또한, 저항 변화형 소자(20)는, 하부 전극(207)의 아래에 P+ 영역(206)과 N+ 영역(203)으로 형성되는 PN 접합형의 다이오드(212)를 구비하고, N+ 영역(203)이 워드선로서 기능한다. 이러한 구성에 의해, 메모리 셀간의 크로스토크가 감소한다. 즉, 제 1 실시형태의 저항 변화형 소자(10)에서는, 메모리 셀의 구성이나 인가하는 전압이나 전류에 의해서, 인접하는 메모리 셀을 전류가 통류하는 경우가 있다. 본래 의도하지 않은 경로를 전류가 흐르면, 여분의 전류에 의해 소비 전력이 증가하거나, 타겟으로 되는 메모리 셀에 소망한 강도나 시간으로 전압 펄스를 인가할 수 없게 되는 등의 문제가 발생할 수 있다. 한편, 본 실시형태의 저항 변화형 소자(20)에서는, 다이오드(212)를 구비하는 것에 의해, 전류의 역류가 방지되어, 에너지 효율이 향상함과 아울러, 메모 리로서의 동작 정밀도가 향상한다.
또한, 본 실시형태에 따른 저항 변화형 소자의 제조 방법은, 제 1 실시형태와 마찬가지의 특징을 가진다. 또한, 본 실시형태의 제조 방법에 의하면, 하부 전극에 PN 접합형 다이오드가 전기적으로 접속된 크로스 포인트 메모리 어레이를 제조할 수 있다.
(제 3 실시형태)
본 발명의 제 3 실시형태의 저항 변화형 소자는, 제 1 실시형태의 저항 변화형 소자(10)의 하부 전극에, FET(전계 효과 트랜지스터)를 전기적으로 접속한 것으로서, 하부 전극과 FET 이외의 구성은 저항 변화형 소자(10)와 마찬가지이다. 따라서, 제 1 실시형태의 저항 변화형 소자와 제 3 실시형태의 저항 변화형 소자에서 공통되는 요소에 대해서는, 동일 명칭을 부여하고 설명을 생략한다.
도 28은 본 발명의 제 3 실시형태의 저항 변화형 소자의 구성의 일례를 나타내는 모식도로서, 도 28(a)가 상면도, 도 28(b)가 도 28(a)의 X-X'선을 따른 단면도이다. 도 29는 도 28의 저항 변화형 소자 어레이의 전기 등가 회로를 나타내는 회로도이다. 이하, 도 28 및 도 29를 참조하면서, 본 실시형태의 저항 변화형 소자(30)의 구성을 설명한다.
도 28(a), (b)에 나타내는 바와 같이, 본 실시형태에 따른 저항 변화형 소자(30)는 복수 집적되어 저항 변화형 소자 어레이(300)를 구성하고 있다. 이 저항 변화형 소자 어레이(300)는 기판(301)을 가진다. 기판(301)에는, 복수의 골 형상 의 N+ 영역(306)이 소정의 간격으로 a방향을 열방향으로 하고, b방향을 행방향으로 하는 매트릭스 형상으로 형성되어 있다. N+ 영역(306)의 평면에서 보았을 때의 형상은, 예를 들면 정방형이다. 이 매트릭스 형상의 N+ 영역(306)의 a방향으로 신장하는 3개의 열을 단위로 하여, 각 열의 N+ 영역(306) 사이에 유지되도록, 섬 형상의 게이트 전극(304)이 2열로 형성되어 있다. 게이트 전극(304)의 평면에서 보았을 때의 형상은, 예를 들면 정방형이다. 이러한 구성에 의해, 저항 변화형 소자 어레이(300)는, 3개의 N+ 영역(306)에 대해, 게이트 전극(304)을 2개씩 구비하게 된다. 게이트 전극(304)과 기판(301)은 도시되지 않은 절연층에 의해 절연된다. 게이트 전극(304) 위에는, 각 기둥 형상의 게이트 도통부(313)가 형성되어 있다. 3열 1세트의 N+ 영역(306) 중, 중앙의 1열에 대응하는 N+ 영역(306) 위에는, 각 기둥 형상의 소스 도통부(314)가 형성되어 있다. 소스 도통부(314)의 양측의 N+ 영역(306) 위에는, 하부 전극(310)과, 저항 변화층(311)과, 상부 전극(312)이 이러한 순서로 적층되어서 이루어지는 저항 변화형 소자(30)가 각각 형성되어 있다. 저항 변화층(311)의 상면에는, 오목부(319)가 형성되어 있다. 그리고, 오목부(319)를 매립하도록 상부 전극(312)이 형성되어 있다. 저항 변화형 소자(30)와, 게이트 도통부(313)와, 소스 도통부(314)의 극간을 매립하도록, 층간 절연층(308)이 형성되어 있다. 층간 절연층(308)의 상면, 저항 변화층(311)의 상면, 상부 전극(312)의 상 면, 게이트 도통부(313)의 상면, 및 소스 도통부(314)의 상면은, 1개의 대략 평탄한 면을 형성하고 있다. 이 대략 평탄한 면 위에, 복수의 띠 형상의 플레이트선(316)과, 워드선(315A), 워드선(315B)이 소정의 피치로 서로 평행하게 형성되어 있다. 플레이트선(316)의 극간과 워드선(315A), 워드선(315B)의 극간을 매립하고, 또한 이것들을 덮도록, 절연층(317)이 형성되어 있다. 절연층(317) 위에는, 복수의 띠 형상의 비트선(318)이 소정의 피치로 서로 평행하게 형성되어 있다. 비트선(318)은 상부 전극(312)의 바로 위를 통과하고, 절연층(317)을 관통하도록 마련된 도통부를 지나서, 각 상부 전극(312)과 전기적으로 접속되어 있다. 평면에서 보아서, b방향으로 신장하는 비트선(318)과 a방향으로 신장하는 플레이트선(316)은, 서로 직교하도록 형성되어 있다. 평면에서 보아서, 하부 전극(310)과, 저항 변화층(311)과, 소스 도통부(314)는 대략 직사각형으로 형성되어 있고, 그 바깥쪽 치수(사이즈)는 N+ 영역(306)보다 작게 형성되어 있다. 이러한 구성에 의해, 도 29에 도시하는 바와 같이, 플레이트선(316)과 비트선(318)이 저항 변화형 소자(30)(메모리 셀) 및 이것에 접속된 FET(320), FET(321)에 의해 서로 접속되고, FET(320), FET(321)의 게이트 전극(304)이 각각 a방향으로 신장하는 워드선(315A), 워드선(315B)에 접속된, 저항 변화형 소자 어레이(300)(크로스 포인트 메모리 어레이)가 형성된다.
게이트 전극(304)은, 예를 들면 CoSi에 의해 구성된다. 게이트 도통부(313), 소스 도통부(314)는, 예를 들면 텅스텐에 의해 구성된다. 워드선(315A), 워드선(315B), 플레이트선(316), 비트선(318)은, 예를 들면, Pt, Ir, IrOx, RuOx(단, x는 0~2) 등에 의해 구성된다. 절연층(317)은, 예를 들면, 산화 실리콘 또는 질화 실리콘에 의해 구성된다. N+ 영역(203)은, 예를 들면, 실리콘 기판에 P이온을 주입함으로써 얻어진다. N+ 영역(203)의 두께(깊이)는, 예를 들면 약 100㎚이다. 절연층(317)의 두께(깊이)는, 예를 들면 300㎚이다. 워드선(315A), 워드선(315B), 비트선(318), 및 플레이트선(316)의 두께(깊이)는, 예를 들면 각각 100㎚, 100㎚, 100㎚, 100㎚이다. 워드선(315A), 워드선(315B), 비트선(318), 및 플레이트선(316)의 폭은, 예를 들면 각각 1.1㎛, 1.1㎛, 2㎛, 2㎛이다.
도 20 내지 도 28은 본 발명의 제 3 실시형태에 따른 저항 변화형 소자 어레이(300)의 제조 방법의 각 공정을 나타내는 도면으로서, 각 도면에 있어서 (a)는 상면을 나타내는 모식도, (b)는 각 도(a)에서의 X-X'선을 따른 단면을 나타내는 모식도이다. 또한, 도 20은 기판 위에 실리콘 산화물층을 형성하는 공정을 나타내는 도면이다. 도 21은 실리콘 산화물층에 게이트 전극을 형성하기 위한 개구를 형성하는 공정을 나타내는 도면이다. 도 22은 게이트 전극을 형성하는 공정을 나타내는 도면이다. 도 23은 게이트 전극을 덮도록 실리콘 산화물층을 형성하는 공정을 나타내는 도면이다. 도 24는 실리콘 기판에 N+ 영역을 형성하는 공정을 나타내는 도면이다. 도 25는 하부 전극을 퇴적시키기 위한 개구를 형성하는 공정을 나타내는 도면이다. 도 26은 하부 전극과, 저항 변화층과, 상부 전극을 형성하는 공정을 나타내는 도면이다. 도 27은 게이트 도통부 및 소스 도통부를 형성하는 공정을 나타내는 도면이다. 도 28은 워드선, 비트선, 플레이트선을 형성하는 공정을 나타내는 도면이다. 이하, 도 20 내지 도 28을 참조하면서, 본 발명의 제 2 실시형태에 따른 저항 변화형 소자(30)의 제조 방법을 설명한다.
본 발명의 제 3 실시형태에 따른 저항 변화형 소자(30)의 제조 방법에서는, 먼저, 기판(301)에 실리콘 산화물층(302)이 퇴적된다(도 20의 공정). 다음에, 실리콘 산화물층(202)을 패터닝하여 에칭함으로써, 소정의 간격으로 게이트 전극을 형성하기 위한 개구(303)가 형성된다(도 21의 공정). 다음에, 이 실리콘 산화물층(202)을 마스크로 하여, 개구(303)에, 스퍼터링이나 CVD 등에 의해 게이트 전극(304)이 형성된다(도 22의 공정). 다음에, 게이트 전극(304)을 덮도록, 실리콘 산화물층(305)이 퇴적된다(도 23의 공정). 다음에, 실리콘 산화물층(305)에, 리소그래피를 이용한 패터닝과 에칭에 의해, N+ 영역(306)을 형성하기 위한 개구(307)가 형성되고, 위쪽으로부터 P 이온이 주입되어 개구(307)의 바닥에 골 형상의 N+ 영역(306)이 형성된다(도 24의 공정). 다음에, 실리콘 산화물층(305)이 제거되어, 층간 절연층(308)이 형성되고, 하부 전극(310), 저항 변화층(311), 상부 전극(312)를 퇴적시키기 위한 개구(309)가 형성된다(도 25의 공정). 다음에, 개구(309)에 하부 전극(310), 저항 변화층(311), 상부 전극(312)이 적층된다(도 26의 공정). 도 26의 공정에 대해서는, 실시형태 1과 마찬가지이므로 상세한 설명을 생략한다. 다음에, 패터닝과 에칭에 의해, 게이트 도통부(313)와 소스 도통부(314)를 형성하 기 위한 개구가 형성되고, 게이트 도통부(313)와 소스 도통부(314)가 퇴적된다(도 27의 공정). 다음에, 패터닝과 스퍼터링이나 CVD 등에 의해, 워드선(315A), 워드선(315B), 플레이트선(316)이 형성되고, 그 위에 절연층(317)이 형성되며, 패터닝과 에칭 후, 스퍼터링이나 CVD 등에 의해 비트선(318)이 형성됨으로써, 저항 변화형 소자 어레이(300)가 형성된다(도 28의 공정).
다음에, 이상과 같이 구성되어 제조된 저항 변화형 소자(30)의 동작을 도 29에 근거해서 설명한다. 본 실시형태의 저항 변화형 소자 어레이(300)에는, 1개의 플레이트선(316)에 대해서 2개의 워드선(315A, 315B)이 존재한다. 저항 변화형 소자(30)로의 기입(저항 변화형 소자(30)로의 전압 펄스의 인가)은 이하의 순서로 행해진다. 먼저, 비트선(318)과 플레이트선(316)의 조합이 결정된다. 다음에, 상기 플레이트선(316)에 인접하는 워드선(315A, 315B) 중 어느 한쪽이 선택되고, 상기 플레이트선에 전압이 인가된다. 이때, 워드선(315A)에 전압을 인가하면 FET(321)가 ON으로 되고, 워드선(315B)에 전압을 인가하면 FET(320)가 ON으로 된다. 한쪽의 FET를 택일적으로 ON으로 함과 동시에, 상기 조합의 비트선(318)과 플레이트선(316) 사이에 전압 펄스를 인가한다. 이러한 동작에 의해, 상기 비트선(318)과 상기 플레이트선(316)을 접속하는 2개의 저항 변화형 소자(30) 중, 한쪽에만, 택일적으로 전압 펄스가 인가된다. 전압 펄스의 강도나 시간, 저항 변화 소자(30)의 저항값 등은 실시형태 1과 마찬가지므로 설명을 생략한다.
저항 변화형 소자(30)에 기억된 디지털 데이터의 판독은, 기입시와 마찬가지로, 한쪽의 FET를 택일적으로 ON으로 하고, 동시에, 상부 전극(312)과 하부 전 극(310) 사이에 정전류를 흘려서, 상부 전극(312)과 하부 전극(310) 사이에 나타나는 전압을 검출함으로써 행해진다. 통류하는 전류의 크기 등은 제 1 실시형태와 마찬가지이므로 설명을 생략한다.
본 실시형태의 저항 변화형 소자(30)는, 제 1 실시형태의 저항 변화형 소자(10)와 마찬가지의 특징 및 효과를 구비하고 있다. 또한, 저항 변화형 소자(30)는 하부 전극(308)의 아래에 FET를 구비하고, 이 FET를 사이에 두고서 비트선과 플레이트선이 전기적으로 접속되어 있다. 이러한 구성에 의해, 메모리 셀간의 크로스토크가 감소한다. 즉, 제 1 실시형태의 저항 변화형 소자(10)에서는, 메모리 셀의 구성이나 인가하는 전압이나 전류에 의해서, 인접하는 메모리 셀을 전류가 통류하는 경우가 있다. 본래 의도하지 않은 경로를 전류가 흐르면, 여분의 전류에 의해 소비 전력이 증가하거나 타겟으로 되는 메모리 셀에 소망하는 강도나 시간으로 전압 펄스를 인가할 수 없게 되는 등의 문제가 발생할 수 있다. 본 실시형태의 저항 변화형 소자(30)에서는, 워드선(315A), 워드선(315B)에 인가하는 전압을 변화시킴으로써, FET(320), FET(321)를 ON/OFF하는 것이 가능하다. 따라서, 소망 부위(열)의 FET만을 ON으로 함으로써, 전류의 역류가 보다 확실히 방지되어, 에너지 효율이 향상함과 동시에, 메모리로서의 동작 정밀도가 향상한다.
또한, 본 실시형태에 따른 저항 변화형 소자의 제조 방법은, 제 1 실시형태와 마찬가지의 특징을 가진다. 또한, 본 실시형태의 제조 방법에 의하면, 비트선과 플레이트선의 교점 1개에 대해, FET를 사이에 두고서 전기적으로 접속된 2개의 저항 변화형 소자(메모리 셀)를 가지는, 크로스 포인트 메모리 어레이를 제조할 수 있다.
(제 4 실시형태)
본 발명의 제 4 실시형태의 저항 변화형 소자는, 하부 전극이 저항 변화층에 대해서 볼록 형상(위쪽으로 만곡하도록)으로 형성되어 있는 점에서, 상부 전극이 볼록 형상으로 형성되어 있는 제 1 실시형태의 저항 변화형 소자와 상이하다. 또한, 구성에 있어서 재료나 크기 등은 제 1 실시형태와 마찬가지이므로 설명을 생략한다.
도 36은 본 발명의 제 4 실시형태의 저항 변화형 소자의 구성의 일례를 나타내는 모식도로서, 도 36(a)가 상면도, 도 36(b)가 도 36(a)의 X-X'선을 따른 단면도이다. 전기 등가 회로에 대해서는, 도 10과 마찬가지이므로 설명을 생략한다. 이하, 도 36을 참조하면서, 본 실시형태의 저항 변화형 소자(40)의 구성을 설명한다.
도 36(a), (b)에 나타내는 바와 같이, 본 실시형태에 따른 저항 변화형 소자(40)는 복수 집적되어 저항 변화형 소자 어레이(400)를 구성하고 있다. 이 저항 변화형 소자 어레이(400)는 기판(401)을 구비하고 있다. 기판(101) 위에는, 복수의 띠 형상의 하부 전극(403)이 소정의 피치로 서로 평행하게 형성되어 있다. 하부 전극(403)은 길이 방향의 중심축을 따라서, 위쪽에 볼록 형상으로 형성되어 있다. 이 하부 전극(403)은 워드선으로서도 기능한다. 각 전극 위에는, 그 길이 방향으로 복수의 섬 형상의 저항 변화층(407)이 서로 간격을 두고서 형성되어 있다. 하부 전극(403)끼리의 간극 및 저항 변화층(407)끼리의 간극을 매립하도록 층간 절연층(404)이 형성되어 있다. 이 층간 절연층(404)의 상면과 저항 변화층(407)의 상면은 1개의 대략 평탄한 면을 형성하고 있다. 이 대략 평탄한 면 위에 복수의 띠 형상의 상부 전극(비트선)(408)이 형성되어 있다. 상부 전극(408)은 소정의 피치로 서로 평행하게 형성되어 있다. 그리고, 평면에서 보아서, 상부 전극(408)은 하부 전극(403)(워드선)에 직교하도록 형성되어 있고, 이 상부 전극(408)과 하부 전극(403)의 각 교점에 위치하도록 상술한 섬 형상의 저항 변화층(407)이 형성되어 있다. 평면에서 보아서, 저항 변화층(407)은 대략 직사각형으로 형성되어 있고, 그 바깥쪽 치수(사이즈)는 상부 전극(408)의 폭 및 하부 전극(403)의 폭보다 작게 형성되어 있다. 이러한 구성에 의해, b방향으로 신장하는 상부 전극(408)과 a방향으로 신장하는 하부 전극(403)의 각 교점에, 매트릭스 형상으로 저항 변화형 소자(40)를 가지는, 저항 변화형 소자 어레이(400)(크로스 포인트 메모리 어레이)가 형성된다.
도 30 내지 도 36은 본 발명의 제 4 실시형태에 따른 저항 변화형 소자(40)의 제조 방법의 각 공정을 나타내는 도면으로서, 각 도면에 있어서 (a)는 상면을 나타내는 모식도, (b)는 각 도(a)에서의 X-X'선을 따른 단면을 나타내는 모식도이다. 또한, 도 30은 기판 위에 하부 전극막을 형성하는 공정을 나타내는 도면이다. 도 31은 하부 전극을 형성하는 공정을 나타내는 도면이다. 도 32는 층간 절연층을 형성하는 공정을 나타내는 도면이다. 도 33은 콘택트홀을 형성하는 공정을 나타내는 도면이다. 도 34는 저항 변화 재료를 퇴적시키는 공정을 나타내는 도면이다. 도 35는 저항 변화층을 형성하는 공정을 나타내는 도면이다. 도 36은 상부 전극을 형성하는 공정을 나타내는 도면이다. 이하, 도 30 내지 도 36을 참조하면서, 본 발명의 제 4 실시형태에 따른 저항 변화형 소자(40)의 제조 방법을 설명한다.
본 발명의 제 4 실시형태에 따른 저항 변화형 소자(40)의 제조 방법에서는, 먼저, 기판(401)에 하부 전극막(402)이 퇴적된다(도 30의 공정). 다음에, 드라이 에칭에 의해, 하부 전극막(402)이 패터닝되어, 소정의 폭을 가지는 하부 전극(403)이 서로 평행하게 소정의 피치로 형성된다(도 31의 공정). 이 공정에서는, 에칭 이온의 입사 각도를, 먼저 웨이퍼면에 대해서 90도로 설정하여, 기판을 노출한다. 그 후, 입사 각도를 45도로 바꿔서, 테이퍼를 형성한다. 하부 전극(403)을 형성한 후에는, 층간 절연층(404)이 퇴적된다(도 32의 공정). 다음에, 층간 절연층(404)에, 하부 전극(403)에 이르도록 소정의 간격으로 콘택트홀(405)이 형성된다(도 33의 공정). 다음에, 콘택트홀(405)을 덮도록 MOD법 또는 MOCVD법에 의해 저항 변화 재료막(406)이 형성된다(도 34의 공정). 다음에, 저항 변화 재료막(406)은 CMP 등에 의해 평활화되어 저항 변화층(407)이 형성되고, 저항 변화형 소자(40)가 소자 분리된다(도 35의 공정). 층간 절연층(404)의 상면, 저항 변화층(407)의 상면이 하나의 대략 평탄한 면을 형성한다. 다음에, 이 대략 평탄한 면 위에, 하부 전극(403)과 직교하도록, 또한 저항 변화층(407)을 덮도록(전기적으로 접속하도록), 소정의 폭을 가지는 상부 전극(408)(비트선)이 서로 평행하게 소정의 피치로 형성되어, 저항 변화형 소자 어레이(400)가 형성된다(도 36의 공정).
본 실시형태의 저항 변화형 소자(40)의 동작(기입 및 판독)은 제 1 실시형태 와 마찬가지이므로 설명을 생략한다.
본 실시형태의 저항 변화형 소자(40)의 특징은, 저항 변화층(407)에 대해서 하부 전극(403)이 볼록 형상으로 형성되어 있는 점에 있다. 보다 구체적으로는, 하부 전극(403)의 상면을 보면, 길이 방향의 중심축 부분이 그 양측과 비교해서, 위쪽으로 돌출해 있다. 이러한 구성에 의해, 하부 전극(403)과 상부 전극(408) 사이의 거리가 주연부보다 중앙부에서 짧게 된다. 따라서, 제 1 실시형태의 저항 변화형 소자(10)와 마찬가지로, 주연부에서의 저항 변화 재료의 열화의 영향을 받기 어려워져, 동작이 안정되고 신뢰성이 향상한다. 즉, 제작 공정에 있어서 발생하는 저항 변화 재료의 열화에 의한, 저항 변화형 소자의 동작 불량을 개선할 수 있다.
본 실시형태에 따른 저항 변화형 소자의 제조 방법은, 하부 전극을 볼록 형상으로 형성한 후, 그 위에 저항 변화 재료를 퇴적시키는 점에서, 제 1 실시형태와 상이하다. 본 실시형태의 제조 방법에 의해서, 쌍으로 된 전극의 한쪽의 중앙부가 저항 변화층을 향해서 볼록 형상으로 형성되어 있는 저항 변화형 소자를 제조할 수 있다.
(제 5 실시형태)
도 37은 본 발명의 제 5 실시형태의 저항 변화형 소자의 단면에서 본 구성의 일례를 나타내는 단면도로서, (a)는 비트선에 평행한 단면을 나타내는 단면도, (b)는 워드선에 평행한 단면을 나타내는 단면도이다. 이하, 도 37을 참조하면서, 본 실시형태의 저항 변화형 소자(50)의 구성을 설명한다.
도 37(a), (b)에 나타내는 바와 같이, 본 실시형태에 따른 저항 변화형 소자(50)는 제 1 실시형태에 따른 저항 변화형 소자(10)에 있어서, 하부 전극(103)을 하부 전극(503)으로 치환하고, 상부 전극(109)을 상부 전극(509)으로 치환하며, 비트선(110)을 비트선(510)으로 치환한 것이다. 저항 변화형 소자(50)는 복수 집적되어 저항 변화형 소자 어레이(500)를 구성하고 있다. 그 밖의 점에 대해서는, 저항 변화형 소자(50)와 저항 변화형 소자(10)는 마찬가지이므로, 서로 공통되는 부분에 대해서는 동일한 부호 및 명칭을 부여하고 설명을 생략한다.
비트선(510)은, 예를 들면, Al, Cu, TiN, Ti 등에 의해 구성된다. 하부 전극(503)과 상부 전극(509)은, 예를 들면, Pt, TaN 등에 의해 구성된다. 즉, 본 실시형태에 있어서는, 전극(하부 전극(503) 및 상부 전극(509))과 배선(비트선(510))은 서로 상이한 재료로 형성된다. 따라서, 본 실시형태에서는, 전극(하부 전극(503) 및 상부 전극(509))과 배선(비트선(510))은 명료하게 서로 상이한 부재이다. 하부 전극(503)의 두께는 100㎚~200㎚인 것이 바람직하다. 비트선(510)의 두께는 100㎚~200㎚인 것이 바람직하다. 하부 전극(503)의 폭은, 예를 들면 약 1.2㎛이고, 인접하는 하부 전극(503)끼리의 간격(극간)은, 예를 들면 약 0.5㎛이다(피치는 약 1.7㎛이다). 오목부(112)의 형상 등은 제 1 실시형태와 마찬가지이므로 설명을 생략한다. 본 실시형태에서는, 제조 방법을 반영하여, 상부 전극(509)(상부 전극(509)을 구성하는 재료)은 층간 절연층(104)에 형성된 구멍(도 5에서의 콘택트홀(105))의 내부(층간 절연층(104)의 상단면보다 아래쪽, 또는 콘택트홀(105)의 상단보다 아래쪽)에만 존재하게 된다. 또한, 상부 전극(509)과 층간 절연 층(104)은 접해 있지 않고, 상부 전극(509)의 상단의 주위는 저항 변화층(108)으로 둘러싸여져 있다. 즉, 층간 절연층(104)에 형성된 구멍(도 5에서의 콘택트홀(105)) 내에서의 상단의 안쪽 주연부에는, 저항 변화층(108)만 존재하고, 상부 전극(509)(상부 전극(509)을 구성하는 재료)은 존재하지 않는다.
저항 변화형 소자(50)의 제조 방법은 도 2 내지 도 9에 나타낸 제 1 실시형태에 따른 저항 변화형 소자의 제조 방법과 마찬가지이다. 즉, 제 1 실시형태에서의 제조 방법의 설명에 있어서, 하부 전극(103)을 하부 전극(503)으로 바꿔서 판독하고, 상부 전극(109)을 상부 전극(509)으로 바꿔서 판독하고, 비트선(110)을 비트선(510)으로 바꿔서 판독하면, 마찬가지의 방법으로 저항 변화형 소자(50)를 제조할 수 있다. 따라서, 상세한 설명을 생략한다.
저항 변화형 소자(50)의 동작은 제 1 실시형태에서의 저항 변화형 소자(10)의 동작과 마찬가지이기 때문에, 설명을 생략한다. 즉, 제 1 실시형태에서의 동작의 설명에 있어서, 하부 전극(103)을 하부 전극(503)으로 바꿔서 판독하고, 상부 전극(109)을 상부 전극(509)으로 바꿔서 판독하고, 비트선(110)을 비트선(510)으로 바꿔서 판독하면, 마찬가지의 방법으로 저항 변화형 소자(50)를 동작시킬 수 있다. 따라서, 상세한 설명을 생략한다.
본 실시형태의 저항 변화형 소자(50)도 저항 변화형 소자(10)와 마찬가지의 특징 및 효과를 가지는 것은 말할 필요도 없다. 또한, 저항 변화형 소자(50)는 이하의 점에 특징이 있다. 즉, 전극 재료는 일반적으로 고가이고, 가능한 한 사용량을 줄일 필요가 있다. 한편, 배선(비트선 등)은 소자의 전면에 걸쳐서 형성할 필 요가 있어, 대량의 재료를 필요로 한다. 저항 변화형 소자(50)에서는, 전극을 구성하는 재료와 배선(비트선)을 구성하는 재료를 상이하게 하여, 상부 전극(509)을 형성하는 데 필요한 재료를 최소한으로 억제하고 있기 때문에, 제조 비용을 큰 폭으로 삭감할 수 있다. 또한, 배선과 전극의 재료를 상이하게 하는 것에 의해, 배선에는 Al이나 Cu 등의 한정된 재료가 사용 가능해짐과 동시에, 전극에는 저항의 변화를 확실히 발생시키기 위해서 적합한 재료를 이용하는 것이 가능해진다.
(제 1 실시형태 내지 제 5 실시형태의 변형예)
제 1 실시형태 내지 제 5 실시형태의 저항 변화형 소자 어레이는, 이것을 적층하고, 적층 구조를 가지는 저항 변화형 소자 어레이(크로스 포인트 구성 메모리)로 해도 좋다. 도 38은 제 1 실시형태의 저항 변화형 소자 어레이를 적층하고, 적층 구조를 가지는 저항 변화형 소자 어레이로 한 경우의 단면의 개략을 나타내는 도면이다. 도면에 나타내는 바와 같이, 기판(101) 위에 제 1 실시형태의 저항 변화형 소자 어레이(100)를 형성한 후, 실리콘 산화물 등으로 이루어지는 절연층(111)을 퇴적 후, 제 1 실시형태에서 나타낸 공정을 반복함으로써, 저항 변화형 소자 어레이가 적층된 저항 변화형 소자 어레이를 제조할 수 있다.
혹은, 제 1 실시형태 내지 제 5 실시형태의 저항 변화형 소자는 이것에 공지된 주변 회로를 부착하여, 반도체 장치로 해도 좋다.
제 1 실시형태 내지 제 5 실시형태의 저항 변화형 소자는 전극에 인가하는 전압을 제로로 하더라도, 저항 변화층의 저항값은 유지된다. 상기 저항값의 차 이(ON/OFF)는, 예를 들면, 인가하는 전류와 계측되는 전압과의 관계로부터 용이하게 구해진다. 따라서, 제 1 실시형태 내지 제 4 실시형태의 저항 변화형 소자에 공지된 주변 회로를 부착하여, 비휘발성 메모리로서 구성해도 좋다.
상기 설명으로부터, 당업자에게 있어서는, 본 발명이 많은 개량이나 다른 실시형태가 명백하다. 따라서, 상기 설명은 예시로서만 해석되어야 하는 것이며, 본 발명을 실행하는 최선의 형태를 당업자에게 교시하는 목적으로 제공된 것이다. 본 발명의 정신을 일탈하지 않고, 그 구조 및/또는 기능의 상세를 실질적으로 변경할 수 있다.
본 발명에 따른 저항 변화형 소자, 반도체 장치, 및 그 제조 방법은, 저항 변화형 소자의 동작 불량을 개선하는 것이 가능한 저항 변화형 소자, 반도체 장치, 및 그 제조 방법으로서 유용하다.

Claims (14)

  1. 기판 위의 층간 절연층에 마련되고 저부(底部)에 하부 전극을 가지는 콘택트홀에, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 아래쪽에 위치하도록 저항 변화 재료를 퇴적시키는 공정과,
    퇴적된 상기 저항 변화 재료 위에, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 위쪽에 위치하도록 상부 전극 재료를 퇴적시키는 공정과,
    적층된 상기 저항 변화 재료와 상기 상부 전극 재료를 가지는 저항 변화형 소자를 CMP에 의해 소자 분리하는 공정
    을 가지는 저항 변화형 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 저항 변화 재료를 퇴적시키는 공정은 MOD법 또는 MOCVD법에 의해 저항 변화 재료를 퇴적시키는 저항 변화형 소자의 제조 방법.
  3. 기판 위에 하부 전극막을 형성하는 공정과,
    상기 하부 전극막을 에칭하여 소정의 폭을 가지는 하부 전극을 폭방향으로 소정의 주기로 반복하도록 형성하는 공정과,
    상기 하부 전극을 산화 실리콘 또는 질화 실리콘에 의해 피복하여 층간 절연층을 형성하는 공정과,
    상기 층간 절연층을 패터닝하여 에칭함으로써 하부 전극에 연통하는 콘택트홀을 형성하는 공정과,
    상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 아래쪽에 위치하도록 저항 변화 재료를 MOD법 또는 MOCVD법에 의해 퇴적시키는 공정과,
    퇴적된 상기 저항 변화 재료 위에, 상기 콘택트홀 내의 상면이 상기 층간 절연층의 상면보다 위쪽에 위치하도록 상부 전극 재료를 퇴적시키는 공정과,
    적층된 상기 저항 변화 재료 및 상기 상부 전극 재료를 가지는 저항 변화형 소자를 CMP에 의해 소자 분리하는 공정
    을 가지는 저항 변화형 소자의 제조 방법.
  4. 기판과, 상기 기판 위에 형성된 하부 전극과, 상기 하부 전극 위에 형성되고, 인가되는 전압 펄스에 따라서 저항값이 변화하는 저항 변화층과, 상기 저항 변화층 위에 형성된 상부 전극과, 상기 기판 위에 형성된 절연층을 구비하는 저항 변화형 소자로서,
    상기 절연층에는 콘택트홀이 형성되고,
    상기 저항 변화층과 상기 상부 전극은 상기 콘택트홀의 상단보다 아래쪽에만 형성되고,
    상기 상부 전극은 상기 기판측을 향해서 볼록 형상으로 형성되고,
    상기 콘택트홀 내의 상단의 안쪽 주연부에는, 상기 저항 변화층이 존재하고 또한 상기 상부 전극이 존재하지 않는
    저항 변화형 소자.
  5. 삭제
  6. 삭제
  7. 제 4 항에 있어서,
    상기 볼록 형상으로 형성된 부위가 1개뿐인 저항 변화형 소자.
  8. 제 4 항에 있어서,
    상기 볼록 형상으로 형성된 면은, 상기 저항 변화층으로의 돌출량이 상기 전극의 주연부로부터 중앙부를 향해서 연속적으로 증가하도록 돌출해 있는 저항 변화형 소자.
  9. 제 4 항에 있어서,
    상기 저항 변화층의 두께 방향으로 자른 단면에 있어서 상기 볼록 형상으로 형성된 면이 이루는 경계가 활 형상으로 만곡해 있는 저항 변화형 소자.
  10. 삭제
  11. 제 4 항에 있어서
    상기 하부 전극에 전기적으로 접속되도록 다이오드가 상기 기판에 형성되어 있는 저항 변화형 소자.
  12. 제 4 항에 있어서
    상기 하부 전극에 전기적으로 접속되도록 전계 효과 트랜지스터가 상기 기판에 형성되어 있는 저항 변화형 소자.
  13. 청구항 4에 기재된 복수의 저항 변화형 소자가 매트릭스 형상으로 형성된 비휘발성 메모리부를 구비하는 반도체 장치.
  14. 청구항 4에 기재된 복수의 저항 변화형 소자가 매트릭스 형상으로 형성된 비휘발성 메모리부를 적층해서 이루어지는 반도체 장치.
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