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KR100997699B1 - 트랜지스터 - Google Patents

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KR100997699B1
KR100997699B1 KR1020030012968A KR20030012968A KR100997699B1 KR 100997699 B1 KR100997699 B1 KR 100997699B1 KR 1020030012968 A KR1020030012968 A KR 1020030012968A KR 20030012968 A KR20030012968 A KR 20030012968A KR 100997699 B1 KR100997699 B1 KR 100997699B1
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KR
South Korea
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transistor
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semiconductor
channel
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혼다타쓰야
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Publication date
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Abstract

본 발명은 드레인 전류가 게이트전압의 변동에 영향 받지 않는 전계효과형 트랜지스터를 제공한다. 온 상태(도통상태)로 하기 위해서는, 임계값 전압 이상의 전압을 게이트전극(12)에 의해 반전층 형성영역(19)에 인가하여, 반전층을 형성한다. 반전층에 유기된 전하는, 채널영역(18)으로 이동하고, 채널영역(18)의 페르미준위를 변동시켜, 소스영역(16)과 채널영역(18)의 전위장벽이 낮아진다. 이윽고, 이 장벽을 타고 넘어 소스영역(16)으로부터 드레인 영역(17)으로 캐리어가 이동할 수 있게 되어, 드레인 전류가 흐르게 된다.
전계효과형 트랜지스터, 반전층, 채널영역, 전위 장벽, 드레인 전류

Description

트랜지스터{TRANSISTOR}
도 1은 본 발명의 트랜지스터의 구성을 설명하는 도면(실시예 1),
도 2는 본 발명의 트랜지스터의 동작원리를 설명하는 도면(반도체층의 에너지밴드도면)(실시예 1),
도 3은 본 발명의 트랜지스터의 구성을 설명하는 도면(실시예 2),
도 4는 본 발명의 트랜지스터의 드레인 전류-게이트전압 특성도(이론계산),
도 5는 본 발명의 트랜지스터의 드레인 전류-드레인전압 특성도(이론계산),
도 6은 본 발명의 트랜지스터의 구성을 설명하는 도면(실시예 3).
*도면의 주요 부분에 대한 부호의 설명*
10, 30, 40 : 반도체층 11 : 절연막(게이트절연막)
12, 33, 34 : 게이트전극 13 : 층간절연막
14 : 소스전극 15 : 드레인전극
16, 41, 42 : 소스영역 17 : 드레인 영역
18 : 채널영역 19, 31, 32 : 반전층 형성영역
본 발명은, 증폭작용 및 스위칭작용을 구비한 트랜지스터, 및 이 트랜지스터를 사용한 집적회로에 관한 것이다.
트랜지스터는, 전자와 정공 쌍방의 캐리어의 움직임에 따라서 동작하는 바이폴라(쌍극성형)트랜지스터와, 전자 또는 정공 중 어느 한쪽의 캐리어의 움직임에 따라서 동작하는 유니폴라(단극성형)트랜지스터의 두 가지로 대별된다.
예를 들면, 전계효과형 트랜지스터는, 게이트절연막을 통해 게이트전극에 의해 반도체에 전압을 인가함으로써, 게이트절연막과 반도체의 계면에 전하를 유기시켜, 반도체표면에 반전층(채널)을 형성하여, 소스와 드레인을 도통시키고 있다. 즉, 게이트전압에 의해 반도체의 저항을 변화시킴으로써, 소스-드레인간 흐르는 전류를 변화시키고 있다.
상술한 것처럼, 전계효과형 트랜지스터는, 게이트전압에 의해서 반도체의 페르미 준위를 변동시켜 동작시키는 것이므로, 게이트전극에 인가하는 전압이 변동하면 동작원리상, 트랜지스터를 흐르는 전류가 변동하는 것은 피할 수 없다.
또한, 전계효과형 트랜지스터가 도통상태(온 상태)에서는, 게이트전압에 의해, 채널에는 채널길이방향(캐리어의 이동방향)에 대하여 수직한 전계가 형성되어 있지만, 이러한 수직방향의 전계는, 핫 캐리어가 게이트절연막에 주입되는 큰 원인 중 하나가 되고 있다.
핫 캐리어가 게이트절연막에 주입되면, 게이트절연막에 포획되어 포획 준위를 형성하거나, 게이트절연막과 반도체층의 계면의 결합을 끊어 계면 준위를 형성하거나 하기 때문에, 트랜지스터의 임계값 전압의 변동을 일으킨다. 임계값 전압이 변동하면, 예를 들면 트랜지스터의 스위칭 타이밍이 어긋나거나, 드레인 전류가 변동하거나 하기 때문에, 회로의 오동작의 원인이 된다.
본 발명의 목적은, 상술한 문제점을 감안하여, 게이트전압을 변화시켜도 소스-드레인간을 흐르는 전류를 일정하게 유지하는 것이 가능한 종래와 다른 동작원리의 트랜지스터를 제공하는데 있다.
또한, 본 발명의 다른 목적은, 핫 캐리어 주입에 의한 열화를 해소하는데 있다.
본 발명에 따른 트랜지스터는, 소스영역, 드레인 영역 및 상기 소스영역과 상기 드레인 영역간의 전류(캐리어)의 경로가 되는 채널영역이 설정되어 있는 반도체층과, 해당 반도체층에 접하는 게이트절연막으로서 기능하는 절연막과, 해당 절연막을 통해 상기 반도체층에 겹치는 게이트전극을 갖고, 상기 반도체층에, 상기 채널영역에 접하는 다른 반도체영역이 설정되어 있고, 상기 게이트전극이, 상기 반도체층에 겹치도록 설치되지만, 상기 채널영역에 겹치지 않도록 설치하여, 상기 채널영역에 접하는 다른 반도체영역에 겹치도록 설치되어 있는 것을 특징으로 한다.
즉, 본 발명에 따른 트랜지스터는, 반도체층에 설치된 채널영역에 게이트전압을 인가하지 않도록 게이트전극을 설치하고, 또한 게이트전극의 전계에 따라서 반전층을 형성하기 위한 다른 반도체영역(반전층 형성영역)을 채널형성영역에 접하도록 반도체층에 설치된 것을 특징으로 한다.
또한, 본 발명에 따른 트랜지스터에 있어서, 트랜지스터의 반도체층을 구성하는 반도체는, Si나 Ge 등의 단체의 반도체 외, GaAs, InP, SiC, ZnSe, GaN 등 화합물반도체나, SiGe 또는 AlxGaAs1-x와 같은 혼합결정으로 된 반도체로 제작할 수 있다. 또한, 반도체의 결정구조는, 단결정, 다결정, 미세결정이나 비정질 중 어느 것이어도 된다.
예를 들면, 반도체층으로서, 실리콘 웨이퍼나, CVD 법이나 스퍼터링법 등으로 막형성한 비정질 실리콘막이나, 이러한 비정질 실리콘막을 결정화한 다결정 실리콘막 등을 사용할 수 있다.
또한, 반도체층에 형성되는 채널영역, 소스영역 등의 영역은, 후술하지만, 트랜지스터의 도전형(n 채널형 또는 p 채널형)에 따라서 적당한 도전형이 부여된다.
이와 같이 도전형을 부여하기 위해서 반도체층에 첨가되는 도펀트는, 반도체층을 구성하는 반도체가 실리콘이나 게르마늄일 경우에는, p 형의 반도체영역을 형성하기 위해서라면, B(붕소), Sn, Al 등의 억셉터로서 동작하는 불순물을 첨가한다. n 형의 반도체영역을 형성하기 위해서라면, P(인), As, Sb 등의 도너(donor)로서 동작하는 불순물을 첨가하면 된다.
상기 구성을 구비한 본 발명에 따른 트랜지스터는, 게이트절연막을 통해 게이트전극에 의해 반도체에 전압을 인가하여, 정전유도에 의해 반도체 표면에 캐리어(전자 또는 정공)를 유기하여, 이 전자 또는 정공 중 어느 한쪽의 캐리어의 움직임에 의해 동작시키는 점에서 전계효과형 트랜지스터와 동일하다.
그러나, 본 발명에 따른 트랜지스터가 종래의 전계효과형 트랜지스터와 전혀 다른 점은, 게이트전압을 채널영역에 인가하는 것이 아니라, 채널영역에 접하는 다른 반도체영역에 게이트절연막을 통해 게이트전압을 인가하여, 캐리어를 유기시켜 반전층을 형성하는 것이다.
본 발명에 따른 트랜지스터를 온 상태(도통상태)로 하기 위해서는, 임계값 전압 이상의 전압을 게이트전극에 의해 반도체영역에 인가하여, 반전층을 형성한다.
반전층에 유기된 전하는, 채널영역으로 이동한다. 이 결과, 채널영역의 페르미 준위가 이동하여, 소스영역과 채널영역의 전위장벽이 낮아져, 이윽고, 이 장벽을 타고 넘어가 소스영역으로부터 드레인 영역으로 소수캐리어가 이동할 수 있게 되어, 드레인 전류가 흐르게 된다.
이와 같이, 본 발명에 따른 트랜지스터는, 후에 상세하게 설명하지만, 종래의 트랜지스터와 같은 동작이 가능하고, 종래의 MOS 트랜지스터나 박막트랜지스터가 사용하고 있는 각종 집적회로에 적용이 가능하다. 예를 들면, SRAM 및 DRAM과 같은 메모리, 연산처리회로, CMOS 트랜지스터를 사용한 이미지 센서 등 각종의 집적회로에 적용할 수 있다.
또한, 최근, TFT가 사용되고 있는 액정이나 유기 EL을 사용한 액티브 매트릭스형 디스플레이 등에 적용이 가능하다.
또한, 상술한 것처럼, 본 발명에 따른 트랜지스터는, 전계에 의해 반도체 표면에 전하를 유기시켜 반전층(채널)을 형성함으로써, 소스영역과 채널영역의 장벽을 낮게 하는 것이 아니라, 외부로부터 채널영역에 캐리어를 주입함으로써, 채널영역의 페르미 준위를 변화시켜, 소스영역과 채널영역의 장벽을 낮게 하는 것을 특징으로 한다.
따라서, 본 발명에서는, 소스영역-채널영역간의 장벽은, 게이트전압의 변동에 영향 받지 않기 때문에, 드레인 전류는 게이트전압이 변동하여도 변동하지 않고, 일정해진다.
[발명의 실시예]
(실시예 1)
본 실시예는, 본 발명에 따른 트랜지스터의 일 실시예로서, n 채널형 트랜지스터의 동작원리에 관해서 설명한다. 또한, 본 실시예에서는, 톱(top) 게이트형 박막트랜지스터(TFT)에 적용한 경우를 설명한다.
도 1은 n 채널형 TFT의 구성을 도시한 도면이다. 도 1a는 박막트랜지스터의 평면도이고, 도 1b는 도 1a의 y-y' 단면도이고, 도 1c는 도 1a의 x-x'단면도이며, 도 1d는 반도체막으로 되는 반도체층의 평면도이다.
(도 1b 참조)
본 실시예의 TFT는, 소자로서 기능하는 반도체막으로 되는 반도체층(10)이 설치되고, 반도체층(10)에 밀착하여, 게이트절연막으로서 기능하는 절연막(11)이 설치되고, 절연막(11)상에 밀착하여 게이트전극(12)이 설치된다.
(도 1c 참조)
또한, 게이트전극(12)의 위쪽에 층간절연막(13)이 설치되고, 층간절연막(13)상에 소스전극(14), 드레인전극(15)이 설치된다.
(도 1d 참조)
반도체층(10)에는, n 형의 도전형 소스영역(16) 및 드레인 영역(17)이 설치된다. 소스영역(16)과 드레인 영역(17)의 사이에는, 소스영역(16)과 드레인 영역(17)을 도통시키기 위해서 채널영역(18)이 설치된다.
(도 1a 및 도 1c 참조)
소스전극(14) 및 드레인전극(15)은, 각각, 층간절연막(13)에 설치된 콘택홀을 통해 소스영역(16) 및 드레인 영역(17)에 접속되어 있다.
(도 1d 참조)
반도체층(10)에는, 채널영역(18)에 접하는 영역(19)이 더 설치된다. 그리고, 게이트전극(12)은, 절연막(11)을 통해 채널영역(18)으로부터 오프셋하여 겹치지 않도록 설치되고, 이 영역(19)에 겹치도록 설치된다.
본 실시예의 트랜지스터는, 공지의 TFT의 제조기술을 사용하여 제작하는 것이 가능하다.
영역(19)은, 트랜지스터를 도전상태로 하기 위해서, 게이트전극(12)이 만든 전계에 의해 반전층(n 채널형 트랜지스터일 경우라면 전자의 농도가 커지는 층 또는, p 채널형 트랜지스터라면 정공의 농도가 커지는 층)을 형성하기 위한 반도체영역이다. 이하, 이러한 반도체영역을 반전층 형성영역으로 한다.
본 실시예에서는, 반전층 형성영역(19)의 도전형을 p 형으로 한다. 반전층 형성영역(19)이나 채널영역(18)의 반도체의 도전형에 관해서는, 후에 설명한다.
(도 2a 내지 2d 참조)
다음에, 도 2에 나타낸 에너지 밴드 도면을 사용하여, 도 1에 나타낸 n 채널형 트랜지스터의 동작원리를 설명한다. 이때, 도 2의 에너지 밴드 도면은 채널영역(18), 반전층 형성영역(19)은 도전형이 p 형이고, 다수 캐리어 농도가 동일, 즉 페르미 준위가 일치하고 있는 경우를 가정하고 있다.
도 2a에서, 왼쪽 도면은 y-y'단면도를 보다 모식적으로 나타낸 도면이고, 오른쪽 도면은 x-x'단면도를 보다 모식적으로 나타낸 도면이다.
도 2b∼2d는, 반도체층(10)의 에너지 밴드 도면이고, 도 2a에 대응하여, 왼쪽 도면에 y-y'단면의 에너지 밴드가 도시되고, 오른쪽 도면에 x-x'단면의 에너지밴드가 도시되어 있다.
또한, 도 2b∼2d의 각 에너지 밴드 도면에서, 일점쇄선은 페르미 준위를 나타내고, 일점쇄선의 상측의 실선은 전도대의 바닥을 나타내고, 상측의 실선은 가전자대의 정상(peak)을 나타내며, 실선 사이가 금지대가 된다. 또한, "동그라미"마크는 캐리어인 전자를 나타낸다.
(도 2b 참조)
도 2b는 열평형상태에서, 게이트전압 Vg=0V, 드레인전압 Vd=0V의 상태를 나타내고 있다. 이 상태에서는, 트랜지스터가 차단상태로 되어 있다. 소스영역(16)과 채널영역(18)의 장벽이 높기 때문에, 캐리어(전자)가 타고 넘어갈 수 없기 때문에, 드레인 전류 Id는 흐를 수 없다.
(도 2c 참조)
소스영역(16)과 드레인 영역(17)간에 전류 Id를 흘리기 위해서는, 게이트전압 Vg에 임계값 전압 Vth 이상의 전압을 인가한다. 도 2c에, 게이트전압 Vg>Vth> 0V, 드레인전압 Vd>0V로 한 직후의 에너지 밴드를 나타낸다.
게이트전극(12)에 임계값 전압 Vth(>0V)이상의 전압을 인가하면, 영역(19)의 표면에 전자(캐리어)가 유기되어, 전자의 농도가 높아지는 반전층이 형성된다. 그 결과, 도 2c 왼쪽 도면에 나타낸 것처럼, 반전층 형성영역(19)으로부터, 전자(캐리어)가 채널영역(18)으로 이동한다.
(도 2d 참조)
이 이동에 따라서 채널영역(18)의 전도대의 전자농도가 커져, 도 2d에 나타낸 것처럼, 채널영역(18)의 전도대의 바닥이 상승하여, 페르미 준위가 전도대를 향하여 상승한다. 이론적으로는, 채널영역(18)의 페르미 준위가 반전층 형성영역(19)의 페르미 준위와 일치할 때까지, 반전층 형성영역(19)으로부터 채널영역(18)으로 전자가 이동한다.
도 2c에 도시된 것처럼, 채널영역(18)에의 전자의 주입이 적은 상태에서는, 소스영역(16)과 채널영역(18)간의 전위장벽이 높기 때문에, 드레인 전류 Id는 거의 흐르지 않는다.
채널영역(18)으로 전자의 주입이 많아져, 채널영역(18)의 페르미 준위가 전도대에 가까워지고, 이윽고, 도 2d의 오른쪽도면에 나타낸 것처럼, 소스영역(16)과 채널영역(18)간의 전위장벽이 낮아지면, 드레인 전류 Id가 흐르게 된다.
상술한 것처럼, 본 실시예의 반도체소자는, 게이트전극에 인가하는 전압 Vg을 제어함으로써, 트랜지스터로서 동작하는 것이다.
(실시예 2)
본 실시예에서는, n 채널형 박막트랜지스터에 관해서 설명한다. 본 실시예는, 실시예 1의 변형예이다.
도 3a 내지 3d는 n 채널형 TFT의 구성을 도시한 도면으로, 도 1a 내지 1d와 동일한 구성요소에는, 동일한 부호를 부여한다. 도 3a는 박막트랜지스터의 평면도이고, 도 3b는 도 3a의 y-y'단면도이고, 도 3c는 도 1a의 x-x'단면도이며, 도 3d는 반도체막으로 된 반도체층의 평면도이다.
(도 3d 참조)
본 실시예에서는, 반도체층(30)에, p 형의 채널영역(18)에만 접하여 2개의 p 형의 반전층 형성영역 31과 32가 설치된다.
(도 3c 참조)
다른 구성은, 상기 실시예 1과 동일하고, 2개의 반전층 형성영역 31과 32에 대응하고, 2개의 게이트전극 33과 34를 설치하고 있다. 게이트전극 33과 34는, 절연막(11)을 통해 한 쌍의 반전층 형성영역(31, 32)과 겹치도록, 또한 채널영역(18) 으로부터 오프셋하여 겹치지 않게 설치된다.
본 실시예의 트랜지스터도, 공지의 TFT의 제조기술을 사용하여, 제조할 수 있는 것이다.
본 실시예의 트랜지스터는, 2개의 반전층 형성영역 31과 32를 반도체층(30)에 설치하고, 2개의 반전층 형성영역 31과 32에 대응시켜, 한 쌍의 게이트전극 33과 34를 설치한 것으로, 트랜지스터의 동작원리는 실시예 1과 마찬가지다.
본 실시예에서는, 2개의 반전층 형성영역 31과 32로부터 전자(캐리어)가 채널영역(18)에 주입되기 때문에, 상기 실시예 1보다도 빨리 채널영역(18)에 의해서 소스영역(16)과 드레인 영역(17)을 도통된 상태로 할 수 있고, 차단 주파수를 높게 할 수 있다.
<실시예 1,2의 트랜지스터의 시뮬레이션 결과>
상기 실시예 1 및 2의 n 형 박막트랜지스터의 특성을 이론계산으로 산출하였다. 도 4는 드레인 전류 Id-게이트전압 vg 특성이고, 도 5a 및 5b는 드레인 전류 Id-드레인 전압 Vd 특성도이다.
도 4 및 도 5a, 5b의 특성 곡선은, 상기 실시예 1, 2의 반도체소자가 증폭작용 및 스위칭작용을 갖는 트랜지스터로서 기능하고 있는 것을 보이고 있다.
이때, 도 4 및 도 5a, 5b의 특성곡선의 계산은, ISE사에서 제조된 계산 소프트웨어 TCAD GENESISe 7.0을 사용하고, 트랜지스터의 조건은 다음과 같다:
채널길이 L= 5㎛, 채널폭 W=2㎛
게이트절연막은 SiO2로 하고, 그 막두께 tox=10nm으로 한다.
반도체층은 단결정 Si로 하고, 그 막두께 tsi=50nm으로 한다.
채널영역(18) 및 반전층 형성영역(19)은, 단결정 실리콘에 도펀트로서 붕소를 1×1015/cm3의 농도로 포함하는 영역으로 한다.
(도 4 참조)
도 4에서, 참조예는, 종래 구조의 MOS형 TFT이고, 참조예 및 실시예 1,2는 각각 구조는 다르지만, 조건은 상기와 같게 한다.
도 4의 Id-Vg 특성은 드레인 전압 Vd=1V일 경우이다. 본 발명에 따른 트랜지스터는, 포화영역에서, 게이트전압 Vg의 변동에 대하여, 드레인 전류 Id의 변화가 종래의 전계효과형 트랜지스터와 비교하여 대단히 작은 것이 특징이다. 이 특성은 다음 이유에 의해 얻을 수 있다고 생각된다.
n 채널형 트랜지스터의 경우, 도통상태에서는, 임계값 전압 Vth 이상의 전압범위에서는, 게이트전압을 변동하여도, 반전층 형성영역의 페르미 준위는 거의 변하지 않는다. 즉, 소스영역과 채널영역의 장벽높이가 게이트전압에 거의 의존하지 않는다는 것으로, 게이트전압 Vg의 변동에 대하여 드레인 전류 Id가 일정하게 흐르는 것이다.
또한, 차단상태에서도 게이트전압 Vg을 임계값 이하로 변동시켜도, 반전층 형성영역의 페르미 준위는 거의 변하지 않고, 소스영역과 채널영역의 장벽높이가 변동하지 않기 때문에, 게이트전극의 변동에 대하여도 오프전류가 거의 일정해진다.
이에 대하여, 종래의 전계효과형 트랜지스터는, 게이트전압에 의해서 채널의 장벽의 높이를 변동시켜서 동작시키는 것이다. 따라서, 동작원리상, 제어전극에 인가하는 전압이 변동하면, 전류가 변동하는 것은 피할 수 없고, 참조예에 나타낸 것처럼, 트랜지스터를 흐르는 드레인 전류 Id가 일정한 값이 되지 않는 것이다.
이것은, 바이폴라 트랜지스터에 관해서도 마찬가지이다. 바이폴라 트랜지스터는, 베이스에 전압을 인가하여, 베이스의 페르미 준위를 변화시켜서 전류를 흘리도록 하고 있기 때문에, 역시 베이스의 전압이 변동하여 버리면, 전류가 변동하여 버리는 것은 동작원리상 피할 수 없다.
(도 5a 및 도 5b 참조)
도 5a, 5b는 게이트전압 Vg=0, 1, 2, 3V일 때의 Id-Vd 특성곡선이다.
도 5a와 도 5b의 Id-Vd 특성을 대비하면, 실시예 2의 트랜지스터는, 실시예 1의 트랜지스터의 2배 정도의 온 전류가 흐르는 것을 알 수 있다. 이것은, 실시예 2에서 반전층 형성영역을 2개 설치한 것의 효과라고 생각된다.
(실시예 3)
본 실시예에서는, n 채널형 TFT에 본 발명을 적용한 예로, 실시예 1의 변형예이다.
도 6a 내지 도 6d는 n 채널형 TFT의 구성을 도시한 도면으로, 도 1a 내지 1d와 같은 구성요소에는, 동일한 부호를 부여한다. 도 6a는 박막트랜지스터의 평면도이고, 도 6b는 반도체막으로 된 반도체층(40)의 평면도이다. y-y'단면도는, 도 1c와 마찬가지고, x-x'단면도는 도 1b와 마찬가지다.
도 6b에 나타낸 것처럼, 본 실시예의 경우, 반도체층(40)에서, n 형의 소스영역(41)을 반전층 형성영역(19)에 접하도록 설치하는 것을 특징으로 한다.
본 실시예의 경우도, 공지의 TFT의 제조기술을 사용하여 제조할 수 있다.
트랜지스터를 도통상태로 하기 위해서는, 게이트전압 Vg≥Vth>0V, 드레인전압 Vd>0V가 되도록, 게이트전극(12)과 드레인 전극에 전압을 인가한다. 그렇게 하면, 실시예 1에서 설명한 것처럼, 반전층 형성영역(19)에는 반전층이 형성된다. 그리고, 반전층 형성영역(19)과 소스영역(41)의 장벽이 낮아져, 도 6c에 나타낸 것처럼, 소스영역(41)으로부터 전자(소스영역에서의 다수 캐리어)가 반전층 형성영역(19)으로 이동하여, 채널영역(18)에 주입된다.
캐리어의 주입에 따라서 채널영역(18)의 페르미 준위가 상승하여, 소스영역(41)과 채널영역(18)의 전위장벽이 낮아져 드레인 전류 Id가 흐르게 된다.
본 실시예에서는, 채널영역(18)에 주입되는 전자가, 영역(19)의 반전층에 유기된 전자도 포함되지만, 주입되는 전자의 거의가 소스영역(41)으로부터 공급되는 것을 특징으로 한다.
상기 실시예 1이나 2에서, 채널영역(18)에 주입되는 캐리어(전자)는, 게이트전극이 만드는 전계에 의해서 정전유도된 캐리어뿐이다. 이 캐리어는, 게이트절연막과의 계면부근이나, 금지대(forbidden band)의 결함 준위를 통한 열생성에 의해서 유기되는 것이다.
이 때문에 캐리어가 유기되기 위해서는, 어느 정도의 시간을 필요로 하기 때문에, 트랜지스터의 차단주파수가 제한된다. 단결정 실리콘웨이퍼에서는, 전자를 유기할 수 있는 차단주파수는 100Hz 이하인 것이 알려져 있다.
본 실시예의 경우, 채널영역(18)에 주입되는 캐리어(전자)는, n 형의 소스영역(41)에 원래 존재하는 다수 캐리어이고, 열생성의 과정을 지난 것은 아니기 때문에, 트랜지스터의 차단주파수를 MHz 정도로 하는 것이 기대된다.
이때, 본 실시예는 실시예 1의 변형예로서 설명하였지만, 도 6d에 나타낸 것처럼, 실시예 2의 트랜지스터에 관해서도, 소스영역(42)을 2개의 반전층 형성영역 31 및 32에 접하도록 설치할 수도 있다.
이상의 실시예 1∼3에서는, n 채널형 트랜지스터에 관해서 설명하였지만, 공지의 MOS 트랜지스터와 마찬가지로 p 채널형 트랜지스터로 하는 경우는, n 형의 반도체영역을 p 형의 반도체영역으로 하고, 게이트전극 등의 전극에 인가하는 전압의 극성을 반대로 하면 된다.
또한, 실시예 1∼3에서는, 채널영역과 반전층 형성영역이 동일한 도전형이고, 또한 캐리어농도가 동일한 경우를 가정하였지만, 이 경우로 한정되는 것은 아니다. 이와 같이, 도전형과 캐리어농도를 동일하게 해두면, 반도체층에 첨가하는 도펀트 농도의 제어가, 소스영역/드레인 영역과, 채널영역/반전층 형성영역의 2군데가 되어, 프로세스가 단순화된다.
본 발명의 트랜지스터에서는, 반전층 형성영역은, 게이트전극에 의한 전압의 제어에 따라 소스영역/드레인 영역과 동일 도전형의 반전층이 형성되어도 된다. 그 때문에, 반전층 형성영역의 도전형은, n 채널형의 트랜지스터에서는 p 형 또는 i 형의 반도체영역으로 할 수 있고, p 채널형의 트랜지스터의 경우는, n 형 또는 i 형의 반도체영역에서 설치할 수 있다.
또한, 반전층 형성영역의 다수 캐리어 농도에 의해서, 임계값 전압이 설정되고, 도펀트 농도로 임계값 전압을 제어할 수 있기 때문에, 임계값 전압에 맞추어서, 반전층 형성영역의 도펀트 농도를 결정하여도 된다.
한편, 채널영역의 도전형은, n 채널형의 트랜지스터에서는 p 형의 반도체 영역으로 하고, p 채널형 트랜지스터의 경우는 n 형으로 한다. 본 발명의 경우, 채널영역의 캐리어농도에 의해서, 소스영역과의 장벽의 높이가 결정된다.
그 때문에 i 형(진성)의 반도체로 채널영역을 형성하면, 펀치스루가 발생할 우려가 있기 때문에, 펀치스루의 문제가 생기지 않도록 상기한 것처럼, 채널영역의 도전형을 소스영역/드레인 영역과 반대의 도전형으로 설정하는 것이 바람직하다.
그러나, 채널영역의 다수 캐리어 농도가 높아질수록, 드레인 전류가 흐르기 어려워지기 때문에, 트랜지스터의 이용목적에 맞추어, 채널영역의 다수 캐리어 농도를 설정한다. 예를 들면, 소스영역/드레인 영역의 다수 캐리어 농도(n 채널형 트랜지스터의 경우라면, 전자농도)가 1019∼1021/cm3정도이면, 채널영역의 다수 캐리어 농도(n 채널형 트랜지스터의 경우, 정공 농도)는 1×1014∼1×1017/cm3이 바람직하다.
또한, 본 발명에 따른 트랜지스터는, 실시예 1∼3의 도면에 도시된 형상이나, 구조로 한정되는 것이 아닌 것은 물론이다. 예를 들면, 각 실시예에서, 게이트전극, 소스전극 및 드레인전극의 각 전극에는, 전압을 제어하거나, 전력을 추출하 거나 하기 위한 배선에 적절하게 접속되는 것이다.
또한, 상기 실시예 1∼3에서는, 본 발명을 톱 게이트형 박막트랜지스터에 적용한 경우를 설명하였지만, 역스태거 등, 다른 구성의 박막트랜지스터에 적용할 수도 있다. 또한, 실리콘웨이퍼를 사용한 MOS 트랜지스터에 적용할 수도 있다.
또한, 반전층 형성영역에 대하여, 절연막을 통해 상측과 하측에 게이트전극을 설치한 듀얼 게이트 구조로 할 수도 있다. 이 경우, 반전층 형성영역의 상면과 하면 쌍방에 반전층을 형성할 수 있기 때문에, 온 전류를 크게 할 수 있다.
또한, 본 발명의 트랜지스터는, 공지의 여러 가지 트랜지스터의 구성을 적용할 수 있다. 예를 들면, 소스영역이나 드레인 영역에 관해서는, 상기한 실시예와 같이 단일 드레인 구조만이 아니라, 고내압형 트랜지스터로 하기 때문에, LDD 구조 등으로 하거나 할 수 있다.
또한, 본 발명에 따른 트랜지스터는, 공지의 MOS트랜지스터, 박막트랜지스터 등의 제조기술을 사용하여서 제작할 수 있기 때문에, 기존의 제조설비를 그대로 이용할 수 있다.
본 발명의 트랜지스터는, 게이트전극에 의해 채널영역에 전압을 인가하지 않고 동작이 가능하고, 종래의 전계 효과트랜지스터와 달리 본 발명은, 게이트전극의 변화가 채널영역의 페르미 준위의 변동에 직접적으로 작용하는 것이 아니기 때문에, 게이트전압을 변화시키더라도, 소스-드레인간을 흐르는 전류를 일정하게 유지 할 수 있다.
또한, 본 발명의 트랜지스터는 채널영역에 캐리어의 이동방향에 대하여 수직한 전계를 형성하지 않고, 드레인 전류가 흐르기 때문에, 핫 캐리어 주입에 의한 열화가 억제되고, 트랜지스터 특성인 경시적 변화(열화)를 억제할 수 있다.
또한, 본 발명에 따른 트랜지스터는, 상술한 효과 때문에 액티브 매트릭스 액정표시장치, EL표시장치 및 일정한 전류에 의해 동작되는 센서 등을 제조하는데 사용할 수 있다.

Claims (14)

  1. 채널영역, 소스영역 및 드레인 영역을 포함한 반도체층과,
    상기 반도체층에 접하는 절연막과,
    상기 절연막을 개재하여 상기 반도체층에 인접한 게이트 전극을 구비한 트랜지스터에 있어서,
    상기 반도체층에는, 상기 채널영역에 접하는 반도체영역이 설치되고,
    상기 게이트 전극이, 상기 채널영역에 접하는 상기 반도체영역과 겹치고, 상기 채널영역과 겹치지 않는 것을 특징으로 하는 트랜지스터.
  2. 채널영역, 소스영역 및 드레인 영역을 포함한 반도체층과,
    상기 반도체층에 접하는 절연막과,
    상기 절연막을 개재하여 상기 반도체층에 인접한 게이트전극을 구비한 트랜지스터에 있어서,
    상기 반도체층에는, 상기 채널영역 및 소스영역에 접하는 반도체영역이 설치되고,
    상기 게이트 전극이, 상기 채널영역에 접하는 상기 반도체영역과 겹치고, 상기 채널영역과 겹치지 않는 것을 특징으로 하는 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 채널영역에 접하는 반도체 영역은, i형 도전성 또는, 상기 소스영역 및 드레인 영역과 반대의 도전성을 갖는 것을 특징으로 하는 트랜지스터.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 채널영역, 소스영역, 드레인영역, 및 상기 채널영역에 접하고 전계에 의해 반도체 표면에 전하를 유기시켜 반전층을 형성하는 적어도 하나의 반전층 형성영역을 포함한 반도체층과,
    상기 반도체층에 접하는 절연막과,
    상기 반전층 형성영역과 겹쳐진 적어도 하나의 게이트전극을 구비한 트랜지스터에 있어서,
    상기 게이트전극이 상기 채널영역과 겹치지 않도록 설치된 것을 특징으로 하는 트랜지스터.
  8. 채널영역, 소스영역, 드레인영역, 및 상기 채널영역과 상기 소스영역에 접하고 전계에 의해 반도체 표면에 전하를 유기시켜 반전층을 형성하는 적어도 하나의 반전층 형성영역을 포함한 반도체층과,
    상기 반도체층에 접하는 절연막과,
    상기 반전층 형성영역과 겹쳐진 적어도 하나의 게이트 전극을 구비한 트랜지스터에 있어서,
    상기 게이트전극이 상기 채널영역과 겹치지 않도록 설치된 것을 특징으로 하는 트랜지스터.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 채널영역에 접하는 반전층 형성영역은, i형 도전성 또는, 상기 소스영역 및 드레인 영역과 반대의 도전성을 갖는 것을 특징으로 하는 트랜지스터.
  10. 삭제
  11. 제 1 항, 제 2 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 채널영역은, 상기 소스영역 및 드레인 영역과 반대의 도전성을 갖는 것을 특징으로 하는 트랜지스터.
  12. 삭제
  13. 제 1 항, 제 2 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 톱 게이트형 박막 트랜지스터인 것을 특징으로 하는 트랜지스터.
  14. 제 1 항, 제 2 항, 제 7 항 또는 제 8 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 역스태거 TFT인 것을 특징으로 하는 트랜지스터.
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