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KR100984715B1 - 높은 항복 전압을 갖는 반도체 장치를 위한 고저항 실리콘 카바이드 기판 - Google Patents

높은 항복 전압을 갖는 반도체 장치를 위한 고저항 실리콘 카바이드 기판 Download PDF

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KR100984715B1
KR100984715B1 KR1020097020390A KR20097020390A KR100984715B1 KR 100984715 B1 KR100984715 B1 KR 100984715B1 KR 1020097020390 A KR1020097020390 A KR 1020097020390A KR 20097020390 A KR20097020390 A KR 20097020390A KR 100984715 B1 KR100984715 B1 KR 100984715B1
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KR
South Korea
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silicon carbide
single crystal
carbide single
concentration
crystal substrate
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스테판 뮐러
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크리 인코포레이티드
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Abstract

고저항 실리콘 카바이드 단결정으로서, 도전적 거동을 피하기 위하여 실리콘 카바이드 밴드갭의 에지로부터 충분히 멀리 떨어진 에너지 레벨을 갖는 적어도 하나의 보상형 도펀트를 포함하고, 기판이 도핑형 실리콘 카바이드 에피택시얼층과 접촉하고 있는 경우 그리고 결정 내에 존재하는 도펀트의 총량이 페르미 레벨을 도펀트의 전자 에너지 레벨로 고정시키기에 충분한 경우 더 큰 밴드 오프셋을 형성하기 위하여 중간 레벨 상태보다 중간-갭으로부터 밴드 에지쪽으로 충분히 멀리 떨어져 있는 고저항 실리콘 카바이드 단결정이 개시되어 있다. 실리콘 카바이드 결정은 실온에서 적어도 5000옴-센티미터의 저항률을 갖는다.
반도체, 실리콘 카바이드, 보상형 도펀트

Description

높은 항복 전압을 갖는 반도체 장치를 위한 고저항 실리콘 카바이드 기판 {HIGH-RESISTIVITY SILICON CARBIDE SUBSTRATE FOR SEMICONDUCTOR DEVICES WITH HIGH BREAKDOWN VOLTAGE}
본 발명은 고주파 장치에 필요한 반도체 물질에 관한 것이며, 특히 고저항 실리콘 카바이드 물질(high-resistivity silicon carbide material)에 관한 것이다.
본 발명은 현대의 반도체 전자 장치와 그러한 장치에 필요한 반도체 물질에 관한 것이다. 반도체 물질은 그 고유 특성뿐만 아니라 도너(donor) 또는 억셉터(acceptor) 원자로 도핑된 경우 나타나는 특성으로 인하여 유용하다. 또한, 기타 반도체 장치는 절연(insulating) 부분(가장 흔한 것은 실리콘이 산화될 때 형성되는 산화물 절연체로 구성된 부분)과 반절연(semi-insulating) 부분을 필요로 한다. 특히, 반절연(때때로 "고저항"이라고 불림) 물질은 전계 효과 트랜지스터("FETs"), 예컨대 일반적으로 "MESFET"이라 불리는 금속 반도체 전계 효과 트랜지스터 등 (그러나 이로써 제한되지는 않음)의 많은 장치에 있어서 기판으로 유용하다. "반절연"과 "고저항"이라는 용어가 종종 상호 교환적으로 사용될지라도, 본 명세서에서 논의되는 발명은 고저항이라고 할 때 가장 잘 설명될 수 있고, 이와 같은 방식은 배경기술 및 상세한 설명 전체에 걸쳐 계속하여 이용될 것이며, 그러한 사용은 본 명세서에서 설명되고 청구범위에서 권리를 주장하는 본 발명을 기능적으로 제한하고자 하는 것이 아니라 그 설명을 용이하게 하고자 하는 것임을 이해해야 한다.
다양한 유형의 FET에 관한 구조와 이론 및 동작이 당업자에게 이미 주지되어 있으므로, 본 명세서에서 그러한 설명을 자세히 하지는 않을 것이다. 다만, 간단한 모델로써, 기판 상에 도전성의 p 또는 n-도핑형 물질로 구성된 에피택시얼층(epitaxial layer)을 배치함으로써 고저항 즉 반절연 기판 상에 MESFET이 형성된다. 그 다음 애피택시얼층에 대한 소스, 게이트, 및 드레인 접점(source, gate, and drain contacts)이 구성되는데, 전위(전압)이 게이트에 인가되면, 소스와 드레인간 채널을 핀치 오프(pinch off)시켜 공핍 영역(depletion region)을 생성하고 이로써 그 장치를 턴오프시킨다.
따라서, MESFET의 성능은 반도체 에피택시얼층의 품질 및 특성, 그리고 고저항 기판의 품질 및 특성에 의존한다.
넓은 밴드 갭 물질(wide-band gap material), 예컨대 실리콘 카바이드(silicon carbide : SiC) 및 3족 원소 질화물(예컨대, GaN, AlGaN, 및 InGaN) 등이 상업적으로 보다 보편화됨에 따라, 고주파 MESFET's를 생성할 수 있는 잠재적 가능성이 상업적으로 실현되었다. 그와 같은 고주파 장치는 많은 애플리케이션, 예컨대 전력 증폭기, 셀룰러 폰 등의 무선 송수신기, 그리고 이와 유사한 기타 장 치 등에서 매우 유용하다.
또한, 실리콘 카바이드 및 3족 원소 질화물의 넓은 밴드갭 특성은 이론적으로 장치가 더 높은 주파수 및 전력 레벨에서 작동할 수 있게 하기 때문에, MESFET 및 관련 장치에 이용되는 고저항 기판은 일반적으로 보다 좁은 밴드 갭을 갖는 물질, 예컨대, 갈륨 비소(GaAs) 등으로 이루어진 비슷한 장치에서 이용되는 고저항 즉 반절연 기판보다 더욱 엄격한 기준을 만족시킨다. 따라서, 이들 고주파 장치가 개발되고 이용되어감에 따라, 넓은 밴드 갭 에피택시얼층의 전자적 특성이 완전히 활용될 수 있도록 할 고품질 반절연 실리콘 카바이드 기판에 대한 요구가 증가하고 있다.
또한, 고품질 고저항 기판에 의하여 생성된 우수한 에너지 장벽은 반도체 장치의 항복전압(VB)을 증가시키고 최대화시킬 수 있는 잠재력을 제공한다.
통상적 반절연 실리콘 카바이드 기판(어떤 점에서는, "통상적"이라는 용어가 비교적 최근의 시간을 의미함)에서는, 바나듐(vanadium)으로 실리콘 카바이드를 도핑함으로써 적절한 저항을 얻을 수 있다. 바나듐은 실리콘 카바이드의 가전자대(valence band)와 전도대(conduction band) 사이 대략 중간쯤인 에너지 레벨, 즉 2.99eV SiC 밴드갭의 경우 양 밴드 에지로부터 약 1.5eV의 레벨을 형성한다. 또한 바나듐으로 실리콘 카바이드를 도핑하면, 바나듐이 실리콘 카바이드의 잔류 도너(residual donor; 거의 항상 질소)와 억셉터(빈번하게 나타나지 않음)를 보상(compensating)하게 되어, 실온에서 거의 절연 상태인 물질을 생성하는 경향이 있다. 그러한 물질에 대한 설명은 예를 들어, 미국 특허 제5,611,955호에 개시되어 있다.
바나듐 도핑형 실리콘 카바이드가 소정 목적에 있어서는 반절연 물질로서 유용할지라도, 이는 특유의 단점을 갖고 있다. 특히, 그 양쪽성 성질 때문에 바나듐은 실리콘 카바이드에서 도너 레벨을 구성할 수도 있고 억셉터 레벨을 구성할 수도 있다. 보다 구체적으로, 바나듐의 억셉터 레벨은 실리콘 카바이드의 전도대에 비교적 가까이 배치된다. 그 결과, 적당히 높은 온도에서 전자의 열적 여기가 발생하여, 저항을 줄임에 따라 그와 같이 약간 상승한 온도에서 이러한 물질로 구성된 장치의 기능적 특성을 훼손시키게 된다. 1999년 11월 1일, Journal of Applied Physics, Volume 86, No. 9, Mitchel 등의 "Fermi-Level Control and Deep Levels in Semi-insulating 4H-SIC"를 참조하기 바란다. 또한, 동작에 있어서, 실리콘 카바이드 기판에서 바나듐의 가외 레벨에 전자가 트래핑(trapped)될 수 있으며, 이로써 주입(injection) 이후 시간 지연을 야기하게 된다. 이는 반절연층에 내부 전하(internal charge)를 축적하고, 그에 대응하여 에피택시얼층에 홀(hole)을 축적하는 경향이 있으며, 이러한 축적 전하는 게이트에 인가되는 주파수를 따르지 않는다.
고주파 애플리케이션에서 실리콘 카바이드 및 기타 넓은 밴드 갭 장치가 그 퍼텐셜에 이르지 못하게 하는 바나듐에 의하여 야기되는 문제들을 피하기 위하여, 본 발명의 양수인은 바나듐을 이용하지 않는 반절연 실리콘 카바이드 기판 물질을 개발하였다. 이러한 주제에 관한 설명과 논의는 함께 양도된 미국 특허 제 6,218,680호 "Semi-Insulating Silicon Carbide Without Vanadium Dominations"와 그 계속인 2001년 1월 10일에 출원된 제09/757,950호에 개시되어 있다. 이들의 내용은 전체적으로 본 명세서에서 참조로써 인용될 것이다.
'680 특허에 개시된 물질은 바나듐 도핑형 물질에 비하여 훨씬 유리한 이점을 제공할지라도, 그러한 물질의 생산은 실리콘 카바이드에 거의 항상 존재하는 일반적으로 높은 고유의 배경 질소량을 처리할 것을 요구한다. '680 특허는 이를 보상 기법에 기초하여 수행한다. 그러한 기법이 성공적이라고 밝혀졌더라도, 질소의 존재는 여전히 그 제조나 성장 과정에 있어서 곤란함과 비효율을 증대시키는 경향이 있다. 특히, 실리콘 카바이드의 승화 성장(sublimation growth)동안, 질소의 농도가 시간 경과에 따라 변화하는 경향이 있다. 또한, 개념적으로 설명하기보다 실험적으로 쉽게 관찰되는 이유로 인하여, 실리콘 카바이드의 결정 성장에 있어서 질소의 농도는 결정의 기하학적 구조에 따라 변화하는 경향이 있다. 그러므로, '680 특허의 기법이 매우 향상된 것이라 하더라도, 질소를 완전히 제거하지 않으면, 최소량의 경우라도 주의깊은 제어를 필요로 한다.
본 발명의 목적은, 바나듐 및 관련 도펀트의 단점을 피하는 동시에, 성공적 고주파 장치에 필요한 특성을 가지며, 다소 넓은 범위의 작동 파라미터에 걸쳐 생산될 수 있는 고저항 실리콘 카바이드 단결정 물질, 이러한 물질을 이용한 실리콘 카바이드 단결정 기판을 제공하는 것이다. 또한, 본 발명의 또 다른 목적은 이러한 실리콘 카바이드 단결정 기판을 이용한 반도체 구조, 보다 구체적으로는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명은, 도전적 거동을 회피하기 위하여 실리콘 카바이드 밴드갭의 에지로부터 충분히 멀리 떨어져 있는 전자 에너지 레벨을 갖거나 또는 충분히 낮은 농도의 (또는 양자 모두를 만족시키는) 적어도 하나의 보상형(compensated) 도펀트를 포함하는 고저항 실리콘 카바이드 단결정으로 이러한 목적을 만족시키는데, 그 보상형 도펀트는 기판이 도핑형 실리콘 카바이드 에피택시얼층과 접촉하고 있는 경우 그리고 상기 결정에 존재하는 도펀트의 총량(net amount)이 페르미 레벨(Fermi level)을 도펀트의 전자 에너지 레벨로 고정하기에 충분한 경우 중간 레벨 상태(mid-level states)(예컨대, 트랩, 결함, 또는 도펀트)보다 더 큰 밴드 오프셋을 생성하기 위하여 중간갭(mid-gap)으로부터 밴드 에지쪽으로 충분히 멀리 떨어져 있는 전자 에너지 레벨을 가지며, 그 실리콘 카바이드 결정은 실온(298K)에서 5,000옴-센티미터의 저항률을 갖는다.
바람직한 실시예에서, 고저항 결정 즉 기판은 인접한 에피택시얼층과 함께 이용되어 이하에서 보다 상세히 설명되는 바람직한 밴드-벤딩 효과(band-bending effect)를 생성한다. 또한, 에피택시얼층이 현재 바람직한 실시예를 보여주고 있 지만, 고저항 부분이 임의의 적절한 활성 영역, 즉 별도의 에피택시얼층으로서 보다는 주입(implantation)이나 확산 도핑에 의하여 형성된 적절한 활성 영역에 인접하여 있는 경우에도 바람직한 오프셋을 얻을 수 있음을 알아야 한다.
본 명세서에서 이용되는 바에 따르면, 도펀트의 총량이란, 점결함(point defect) 등의 기타 원소나 기타 아이템에 의한 보상 과정을 거치거나 거치지 않은, 도핑 과정에서 작용하는 양을 말한다.
또한, 당업자라면 밴드갭 에지 근처의 도펀트가 중간갭이나 바로 그 근처의 레벨을 형성하는 도펀트보다 더 큰 도전 작용을 하는 경향이 있음을 알 것이다. 이는 특히 실리콘 카바이드와 같이 넓은 밴드갭 물질에서 그러하다.
또 다른 특징에 있어서, 본 발명은 단결정 실리콘 카바이드의 가전자대에 관련하여 (즉, 위에) 0.3 내지 1.4eV 사이의 전자 에너지 레벨을 갖는 적어도 하나의 억셉터 원소 및 질소를 포함하는 고저항 실리콘 카바이드 단결정에 관한 것으로서, 그 적어도 하나의 억셉터 원소는 질소를 과잉 보상(over compensate)하고 실리콘 카바이드 기판의 페르미 레벨을 그 적어도 하나의 억셉터 원소의 전자 에너지 레벨로 고정시키는 양만큼 존재한다.
또 다른 특징에 있어서, 본 발명은 소정량의 전기적 활성 질소, 억셉터로서 작용하는 소정량의 전자적 활성 점결함, 그리고 단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 소정량의 적어도 하나의 억셉터 소자를 포함하는 고저항 실리콘 카바이드 단결정에 관한 것이며, 그 억셉터 원소와 점결함의 양을 결합하면 전기적 활성 질소, 그리고 진성 점결함 등을 포함 하는 기타 어떠한 전기적 활성 도너의 양보다 더 많다. 따라서, 그에 따른 보상으로 인하여 실리콘 카바이드 기판의 페르미 레벨이 적어도 하나의 억셉터 원소의 전자 에너지 레벨로 고정된다.
또 다른 특징에 따르면, 본 발명은 스칸듐, 붕소 그리고 비의도적으로 유입된 질소(즉, 대개 존재하지만, 일반적으로 프로액티브(proactive) 도핑 단계에서 유래하지는 않는 질소)를 포함하는 실리콘 카바이드의 고저항 벌크 단결정에 관한 것이며, 여기서 질소(그리고, 진성 점결함을 포함하여 기타 임의의 전기적 활성 도너)의 농도는 스칸듐의 농도보다 더 크고, 붕소의 농도는 붕소와 스칸듐의 합계 농도가 질소(또는 기타 전기적 활성 도너)를 과잉 보상하고 실리콘 카바이드의 페르미 레벨을 스칸듐의 레벨로 고정하기에 충분하다.
또 다른 특징에 따르면, 본 발명은 도너로 작용하는 전기적 활성 질소 및 전기적 활성 진성 점결함과, 억셉터로 기능하는 전기적 활성 점결함과, 단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 제 1 억셉터 원소와, 단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV 사이의 전자 에너지 레벨을 갖는 제 2 억셉터 원소를 포함하는 고저항 실리콘 카바이드 단결정에 관한 것이며, 여기서 제 1 억셉터 원소의 에너지 레벨은 제 2 억셉터 원소의 에너지 레벨보다 더 깊고, 억셉터 원소와 억셉터로 작용하는 결함의 양을 결합하면 전기적 활성 질소(및 점결함으로 작용하는 도너)의 양보다 더 많으며, 따라서 실리콘 카바이드 기판의 페르미 레벨을 제 1 억셉터 원소의 전자 에너지 레벨로 고정시킨다.
전술한 내용을 비롯하여 기타 본 발명의 목적과 이점 그리고 그러한 목적 등이 달성되는 방법은 첨부 도면과 더불어 이하의 상세한 설명에 기초하여 더욱 명백해질 것이다.
본 발명에 의하면, 바나듐 및 관련 도펀트의 단점을 피하는 동시에, 성공적 고주파 장치에 필요한 특성을 가지며, 다소 넓은 범위의 작동 파라미터에 걸쳐 생산될 수 있는 고저항 실리콘 카바이드 기판을 얻을 수 있다.
본 발명은 도전적 거동을 회피하기 위하여 실리콘 카바이드 밴드갭의 에지로부터 충분히 떨어져 있는 전자 에너지 레벨을 갖는 적어도 하나의 보상형(compensated) 도펀트를 포함하는 고저항 실리콘 카바이드 단결정에 관한 것으로, 그 보상형 도펀트는 기판이 도핑된 실리콘 카바이드 에피택시얼층과 접촉하고 있는 경우 그리고 상기 결정에 존재하는 도펀트의 총량이 페르미 레벨을 도펀트의 전자 에너지 레벨로 고정하기에 충분한 경우 중간 레벨 상태(mid-level states)(예컨대, 트랩, 결함, 또는 도펀트)보다 더 큰 밴드 오프셋을 생성하기 위하여 중간갭(mid-gap)으로부터 밴드 에지쪽으로 충분히 떨어져 있는 전자 에너지 레벨을 가지며, 그 실리콘 카바이드 결정은 실온(298K)에서 5,000옴-센티미터의 저항률을 갖는다.
본 발명은 특히 에피택시얼층, 또는 기능적으로 등가인 활성 영역(예컨대, 확산 도핑형 또는 주입 도핑형 영역)이 기판과 접촉하고 있는 구조에서 유익하며, 그러한 구조에서는 기판과 에피택시얼층간 상호 작용으로 인하여 이하에서 후술하는 바와 같은 바람직한 밴드-벤딩 효과가 나타난다. 적절한 주입 및 확산 기법은 본 출원의 양수인에게 양도된 미국 특허 제 6,107,142호에 개시되어 있으며, 본 명세서에서 그 내용을 참조로써 인용하고 있다.
소정의 바람직한 실시예에서는, 실리콘 카바이드 결정이 고유의 질소와 단결정 실리콘 카바이드의 가전자대에 관련하여 약 0.3 내지 1.4eV사이의 전자 에너지 레벨을 갖는 적어도 하나의 억셉터 원소를 포함하는데, 그 적어도 하나의 억셉터 원소는 질소(및 도너로 작용하는 진성 점결함)를 과잉 보상하고 실리콘 카바이드 기판의 페르미 레벨을 그 적어도 하나의 억셉터 원소의 전자 에너지 레벨로 고정시키는 양만큼 존재한다. 또 다른 바람직한 실시예에서는, 고저항 실리콘 카바이드 단결정은 또한 고유의 전기적 활성 질소가 존재하는 경우 억셉터로서 기능하는 소정량의 전자적 활성 점결함을 포함할 것이다. 이러한 실시예에서, 억셉터 원소와 점결함의 결합된 양은 전기적 활성 질소의 양에 도너로 작용하는 진성 점결함의 양을 더한 양보다 더 크고 실리콘 카바이드 기판의 페르미 레벨을 적어도 하나의 억셉터 원소의 전자 에너지 레벨로 고정시킨다.
이와 관련하여, 본 발명은 또한 억셉터로서 기능하는 진성 점결함과 함께, 도너로서 기능하는 전기적 활성 점결함을 보상하기에 충분히 높은 농도를 갖는 오직 하나의 억셉터(예컨대, 붕소나 스칸듐)만을 이용하여 기판의 페르미 레벨은 그 하나의 억셉터(붕소나 스칸듐)나 억셉터로 기능하는 진성 점결함으로 고정될 수 있다. 점결함은 또한 가전자대에 관련하여 0.3 내지 1.4eV 사이의 에너지 레벨을 갖 는다.
개념적으로, 가전자대에 관련하여 0.3 내지 1.4eV의 에너지 레벨을 갖는 전기적 활성 중심은 억셉터가 될 필요가 없다. 원칙적으로, 도너로서 작용하는 진성 점결함을 포함하여, 이러한 전기적 활성 중심은 또한 "딥(deep)" 도너일 수 있는데, 다른 전기적 활성 중심에 의하여 이러한 딥 도너를 보상함으로써 페르미 레벨이 그 딥 도너의 에너지 레벨로 고정되는 경우 그러하며, 딥 도너의 에너지 레벨은 가전자대에 관련하여 0.3-1.4eV의 에너지 레벨을 갖는다.
보다 바람직한 실시예에서, 이러한 고저항 실리콘 카바이드 결정은 전기적 활성 질소와, 억셉터로서 작용하는 전기적 활성 점결함과, 단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 제 1 억셉터 원소와, 단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 제 2 억셉터 원소를 포함한다. 이러한 실시예에서, 제 1 억셉터 원소의 에너지 레벨은 제 2 억셉터 원소의 에너지 레벨보다 더 깊고, 억셉터 원소와 점결함의 결합된 양이 전기적 활성 질소의 양(플러스 도너로서 작용하는 진성 점결함의 농도)보다 더 크고, 실리콘 카바이드 기판을 제 1 억셉터 원소의 전자 에너지 레벨로 고정시킨다.
또 다른 특징에 있어서, 본 발명에 따르는 실리콘 카바이드의 고저항 단결정은 고유 질소, 스칸듐 및 붕소를 포함하고, 질소의 농도는 스칸듐의 농도보다 더 크고, 붕소의 농도는 붕소와 스칸듐 농도의 합이 질소(및 도너로서 작용하는 임의의 진성 점결함)를 과잉 보상할만큼 충분하며 실리콘 카바이드의 페르미 레벨을 스 칸듐의 레벨(즉, 일정하지 않은 분포에 있어서 가장 높은 레벨)로 고정시킨다.
가장 바람직한 실시예에서, 실리콘 카바이드의 고저항 벌크 단결정은 입방 센티미터당 약 5E15 내지 3E16(cm-3) 활성 농도의 질소와, 1E16cm-3 농도의 붕소와, 1E15cm-3 내지 2E16cm-3 농도의 스칸듐과, 1E14cm-3 내지 3E16cm-3 농도의 점결함을 포함하며, 실온에서 약 5,000옴-센티미터의 저항률을 갖는다. 본 명세서에서 이용되는, "5E15"라는 표현은 통상적이고 널리 알려져 있는 지수값으로서의 의미를 가지는바, 즉 5E15cm-3은 5×1015cm-3의 약자이다.
이러한 점에서, 본 발명의 모든 실시예는 실온에서 적어도 5,000옴-센티미터의 저항률을 갖고, 보다 바람직하게는 실온에서 적어도 10,000옴-센티미터의 저항률을 가지며, 가장 바람직하게는 실온에서 적어도 50,000옴-센티미터의 저항률을 갖는 실리콘 기판을 포함한다.
배경기술에서 설명한 바와 같이, 그리고 이하 도면을 참조하여 설명되는 내용에서, 본 발명은 또한 전체적 반도체 구조와 더불어 잘 이해될 수 있을 것이다. 또한, 그러한 반도체 구조는 반도체 장치의 일부, 예컨대 트랜지스터, 대개는 전계 효과 트랜지스터 및 관련 장치일 것이다. 이러한 점에서, 본 발명은 본 명세서에서 설명되는 바와 같이 실리콘 카바이드 기판 상에 실리콘 카바이드 에피택시얼층을 갖는 반도체 구조를 더 포함한다. 또한, 실리콘 카바이드에 있어서 가장 일반적인 고유 도핑 성분은 질소이므로, 보상 원자가 스칸듐이나 붕소와 같은 도너가 될 것이며, 따라서 반절연 실리콘 카바이드 구조가 종종 실리콘 카바이드의 n-형 에피택시얼층과 함께 이용될 것이다.
그러므로, 또 다른 특징에 있어서, 본 발명은 본 명세서에서 설명되는 실리콘 카바이드 기판과 에피택시얼층을 통합하는 반도체 구조를 갖는 트랜지스터, 보다 구체적으로 전계 효과 트랜지스터에 관한 것이다.
고저항 단결정 기판과 에피택시얼층에 이용되는 실리콘 카바이드의 폴리타입(polytype)은 바람직하게 실리콘 카바이드의 3C, 4H, 6H 및 15R 폴리타입으로 이루어진 군에서 선택된다.
실리콘 카바이드 기판 상의 실리콘 카바이드 에피택시얼층("에피층")의 성장은 예컨대, 미국 특허 제 4,912,064호, 제 5,011,549호, 및 5,119,540호의 명세서에 설명되어 있으며 본 명세서에서 달리 상세하게 논의하지는 않을 것이다. 그러한 성장은 당해 기술분야에서 비교적 잘 알려져 있고 당업자라면 많은 실험을 거치지 않고서도 이를 수행할 수 있다.
많은 특징과 관련하여, 본 발명은 도면과 함께 가장 잘 이해할 수 있다. 도면을 명확하게 표현하고자 어느 정도는 다소 단순화시켜 표현한 것을 알아야 한다. 특히, 도면은 본 발명이 특정 도펀트 원소를 통합하는 방식을 도시하고 있다. 그러나, 도면은 그 진성 점결함의 에너지 레벨이나 밴드 위치를 나타내고자 하는 것이 아니라, 어떠한 특정 도펀트의 에너지 레벨을 나타내는 경우에도 일치한다는 점을 알아야 할 것이다.
도 1은 실리콘 카바이드의 밴드갭(대략 3eV)을 개략적으로 도시한 도면으로서 실리콘 카바이드의 전도대(10)와 가전자대(11)로부터 약 1.5eV 떨어진 페르미 레벨을 형성하는 바나듐(V)에 의하여 생성된 트래핑 레벨을 보여주고 있다. 일반적으로 도 1은 종래 기술을 개략적으로 도시하고 있다.
도 2는 광범위하게 참조번호(14)로써 표시되는 금속 반도체 전계 효과 트랜지스터(MESFET)의 개략적 단면도이다. MESFET(14)은 반절연 실리콘 카바이드 기판(15)과, n-형 실리콘 카바이드 에피택시얼층(16)을 포함한다. MESFET(14)의 구조와 그 용도에 따라서, 에피택시얼층은 p-형이거나 n-형일 수 있으나 대개 일반적으로는 n-형이다. 소스 접점(17)과 게이트 접점(20)과 드레인 접점(21)이 도시되어 있다. 게이트(20)에 네거티브 전위를 인가하면 채널의 전도도를 조절하는 공핍 영역(파선(22)으로 도시됨)이 생성된다는 것을 당업자라면 알 것이다.
MESFET 및 기타 많은 반도체 장치의 동작은 당해 기술분야에 널리 알려져 있다. 매우 다양한 자료로부터 적절한 논의가 이루어질 수 있으며, 예시적 소스로는 Sze, Physics of Semiconductor Devices, 2d Ed(1981) John Wiley & Sons, Inc. 및 그 편람인 Sze, Modern Semiconductor Device Physics, (1998) John Wiley & Sons, Inc. 등이 있다. 이와 관련하여, 본 발명이 MESFET 구조의 관점에서 설명된다 하더라도, 본 발명은 기타 다른 장치 구조에도 적용될 수 있다는 점을 알아야 할 것이다.
본 발명의 이점에 관한 논의에 들어가서, 도 2는 또한 군을 이룬 복수의 트랩형 전자(23)와, 전자(23)에 의하여 끌어당겨진 대응 홀 군(24)을 개략적으로 도시하고 있다. MESFET 동작에 있어서 트래핑과 "백게이팅(backgating)" 효과의 정확한 메카니즘은 완전히 알려져 있지 않다. 본 발명자가 어떤 특별한 이론에 구속 되기 바라지 않더라도, SiC MESFET 동작에 연루된 높은 전기장으로 인하여 전자가 바나듐의 이전 공(empty) 도너 상태에서 일정 시간 트래핑될 수 있다고 보인다.
도 3 및 도 4는 바나듐-도핑형 반절연 실리콘 카바이드가 질소로 도핑된 n-형 실리콘 카바이드와 접촉하고 있는 경우(일반적으로 기판과 에피층의 관계) 얻을 수 있는 특성을 보여주는 밴드에 관한 도면이다.
도 3은 참조번호(25)로써 광범위하게 표시되어 있는 반절연 실리콘 카바이드를 그 가전자대(11), 전도대(10) 및 페르미 레벨(12)과 함께 도시한 도 1에 유사한 도면이다. 도 3의 우측 부분은 질소로 n-형 도핑된 실리콘 카바이드 에피택시얼층의 샘플을 도시하고 있으며, 이 경우도 마찬가지로 동일한 가전자대(11) 및 동일한 전도대(10)를 갖지만, 그 페르미 레벨은 바나듐으로 도핑된 기판과 다른 위치에 있다.
페르미 레벨(12,26)의 위치와 그러한 위치 이면의 이론이 당해 기술분야에서 일반적으로 잘 알려져 있으며(예컨대, 앞서 열거된 Sze 참조문헌), 본 명세서에서는 본 발명을 설명하는데 필요한 이상으로 상세하게 설명하지는 않을 것이다.
도 4는 전형적인 전계 효과 트랜지스터에서 에피택시얼층(27)과 반절연 실리콘 카바이드 기판이 서로 인접한 경우 밴드갭을 도시하고 있다. 먼저, 밴드 이론에 의하여 잘 알려져 있는 것처럼, 두 물질이 서로 인접한 경우, 페르미 레벨은 도 4에서 파선(30)으로 표시된 것처럼 두 물질간에 균형을 이룬다. 통상적 페르미 레벨(30)로 인하여, 그리고 페르미 레벨(30)과 전도대 및 가전자대 사이의 관계가 도 4의 반절연 기판(25)과 에피택시얼 부분(27)의 경우와 유사하므로, 전도대 및 가전 자대는 서로 이격되어 있고 도 4에서 EB로 표시된 에피택시얼층으로부터 기판으로의 전자 흐름(도 4에서는 우측에서 좌측으로의 흐름)에 대한 에너지 장벽과 기판(25)으로부터 에피택시얼층(27)으로의 홀 흐름(좌측에서 우측으로의 흐름)에 대한 대응 장벽 EH를 생성한다.
기초 양자 역학분야에서 통상의 지식을 가진 자라면 잘 알고 있는 것처럼, 전자가 도 4에 도시된 장벽 EB을 통하여 넘어가거나 뚫고 지나갈 확률은 많은 수의 인자에 의존하며, 그중 가장 중요한 것 중 하나가 장벽의 사이즈(높이)이다. 그러므로, 다른 모든 인자가 동일하더라도, 에너지 장벽(그리고 대응 장벽 EH)이 더 클수록, 더 적은 전자와 홀이 반절연 기판(25)과 에피택시얼층(27) 사이에서 이리저리 이동할 수 있을 것이다. 그러한 흐름을 방지하는 것이 전계 효과 트랜지스터에 있어서 고저항 기판의 목적이므로, 장벽 EB와 EH가 크게 만들어질수록, 그에 따른 장치의 항복 전압(VB)이 더 커진다.
도 5 및 도 6은 일반적으로 도 3 및 도 4에 도시된 바에 대응하는 밴드에 관한 도면이지만, 도 5 및 도 6은 본 발명의 이점을 도시하고 있다. 먼저, 도 5에서는, 본 발명에 따른 고저항 물질이 참조번호(31)로써 광범위하게 표시되어 있다. 도 1 및 도 3에 도시된 바와 같이, 전도대(10)와 가전자대(11)가 도시되어 있다. 그러나, 본 발명은 기판의 페르미 레벨을 변화시키므로, 도 5에는 페르미 레벨이 참조번호(32)로써 표시되어 있다. 이와 달리 도 5의 우측 부분은 도 3의 우측 부 분과 동일하며, 그 전도대(10), 가전자대(11) 및 페르미 레벨(26)과 함께 n-형의 질소 도핑된 실리콘 카바이드 에피택시얼층(27)이 도시되어 있다.
도 5를 도 3과 비교하면 기판의 페르미 레벨(32)과 n-형 에피택시얼층(27)의 페르미 레벨(26)간 차이가 도 3에 도시된 대응 차이보다 훨씬 크다는 것을 알 수 있다.
따라서, 도 6은 본 발명에 따라 에피택시얼층(27)이 기판(31) 상에 있는 경우 밴드갭을 도시하고 있다. 그에 따른 페르미 레벨이 참조번호(33)로써 표시되어 있다. 도 4와 관련하여 앞서 설명된 바와 같이, 접촉하고 있는 물질은 공통 페르미 레벨을 갖기 때문에, 물질이 서로 접촉하고 있는 경우 전도대와 가전자대는 서로 이격되어 있다. 또한, 공통 페르미 레벨(33)을 유지하기 위하여 도 5 및 도 6에 도시된 밴드가 서로 관련하여 더 움직여야만 하므로, 도 6에 도시된 전자의 장벽 EB는 도 4에 도시된 동일한 장벽보다 훨씬 더 크다. 마찬가지로, 홀의 장벽 EH은 도 4에 개략적으로 도시된 물질의 대응 장벽보다 더 높다. 따라서, 도 4와 관련하여 예상되고 논의된 바와 같이, 전자가 장벽 EB를 통과할 확률(그리고 홀이 장벽 EH를 통과할 확률)은 본 발명의 고저항 실리콘 카바이드 기판을 이용하여 크게 줄어든다. 따라서, 본 발명의 기판 상에 형성된 전계 효과 트랜지스터는 도 4에 개략적으로 도시된 물질 상에 형성된 경우보다 훨씬 더 좋은 성능을 보일 것임을 예상할 수 있다.
도 7 및 도 8은, 본 명세서에서 설명되고 청구범위에 기재되어 있는 도너, 억셉터, 그리고 이용 가능한 상태 사이의 수치적 관계를 일부 개략적으로 도시하고 있다. 도 7 및 도 8은 모두 도 5와 동일한 참조번호를 이용하여 본 발명에 따르는 반절연 물질(31)의 밴드갭을 도시하고 있다. 마찬가지로, 도 7 및 도 8은 기판에 질소만(적어도 결정의 특정에 영향을 줄만큼 충분한 양)이 존재하는 경우 형성된 페르미 레벨(26)을 도시하고 있다. 그러나, 도 7 및 도 8은 또한 복수의 이용 가능한 상태를 나타내고 있는데, 이들 중 일부(36)는 스칸듐 존재시를 나타내는 것이고, 다른 일부(37)는 붕소 존재시를 나타내는 것이다.
본 발명을 직접적으로 나타내고, 다소 단순화하여 나타내기 위하여, 도 7은 본 발명에 따른 도핑 부재시 페르미 레벨(26)에 산포된 10개의 전자(40)를 도시하고 있다. 본 발명에 따른 도핑 부재시, 이들 전자는 가장 많이 채워지거나 부분적으로 채워진 밴드를 나타낼 것이며, 그에 따라 페르미 레벨을 형성할 것이다.
그러나, 도 8에 도시된 바에 따르면, 예시적으로 붕소과 스칸듐이 존재하여 상태(37)(붕소의 경우)와 상태(36)(스칸듐의 경우) 각각을 형성하는 경우, 원래는 이용 가능한 최하위 에너지 레벨을 차등적으로 채우지 않고 원래의 페르미 레벨(26)에 존재하였던 전자가, 이 경우에는, 도 8에서 쇄선(41)으로 표시되어 있다. 도 8은 이용 가능한 6개의 전자(40) 위치를 도시하고 있으므로, 10개의 전자 중 6개가 레벨(41)에 존재한다. 나머지 4개의 전자는 도 8에 도시된 스칸듐 에너지 레벨(42)에 존재하지만, 이를 채우지는 않는다. 그러므로, 부분적으로 채워진 스칸듐 레벨(42)이 그 물질에 대한 페르미 레벨을 형성한다. 이로써, 페르미 레벨이 실리콘 카바이드 반절연 물질의 스칸듐 도펀트로 "고정"된다고 말할 수 있다.
독자가 과도한 실험을 거치지 않고서 본 발명을 실시할 수 있도록 본 발명은 소정의 바람직한 실시예를 참조하여 상세하게 설명되었다. 당업자라면 많은 성분 및 파라미터가 본 발명의 범위와 정신을 벗어나지 않는 범위에서 어느 정도 변화 또는 변경될 수 있음을 알 것이다. 또한, 타이틀이나 표제 등은 본 명세서에 대한 독자의 이해를 돕기 위한 것일 뿐 본 발명의 범위를 제한하고자 한 것은 아님이 분명하다.
도 1은 바나듐을 사용하여 구성된 반절연 실리콘 카바이드의 밴드를 개략적으로 도시한 도면,
도 2는 도 1에서 개략적으로 도시된 유형의 실리콘 카바이드 물질에서 바람직하지 않은 전자의 수집을 개략적으로 보여주는 기본적 금속 반도체 전계 효과 트랜지스터(MESFET)를 도시하는 도면,
도 3은 도 1에 도시된 바나듐을 이용한 반절연 실리콘 카바이드와 질소로 도핑된 n-형 실리콘 카바이드의 밴드를 도시하는 도면,
도 4는 도 3에 도시된 물질이 기판-에피층(substarate-epilayer) 관계와 같이 서로 인접한 경우 발생하는 밴드-벤딩을 도시하는 도면,
도 5는 도 3과 유사하되, 반절연 실리콘 카바이드가 본 발명에 따른 페르미 레벨을 갖는 경우 한쌍의 밴드를 도시한 도면,
도 6은 도 4와 유사하되, 본 발명에 따른 반절연 실리콘 카바이드가 인접한 질소 도핑형 n-형 실리콘 카바이드인 경우 발생하는 밴드-벤딩을 도시하는 도면,
도 7은 본 발명에 따라 도펀트가 없는 경우 페르미 레벨의 위치를 보여주고, 본 발명에 따라 도편트가 포함된 경우 잠재적으로 이용가능한 상태를 보여주는 실리콘 카바이드에 관한 또 다른 밴드를 도시한 도면,
도 8은 본 발명에 의하여 제공되는 이용가능한 상태로써 고정된 새로운 페르미 레벨을 보여주는 본 발명에 따른 반절연 실리콘 카바이드의 밴드를 개략적으로 도시하는 도면.

Claims (31)

  1. 실리콘 카바이드 단결정 기판(silicon carbide single crystal substrate)으로서,
    입방 센티미터당 5E15 내지 3E16의 활성 농도를 갖는 질소 및 도너로서 작용하는 점결함;
    1E15 내지 2E16 cm-3의 농도를 갖는 스칸듐(scandium);
    상기 스칸듐의 농도보다 큰 농도를 갖는 붕소; 및
    억셉터로서 작용하는 1E14 내지 3E16cm-3의 농도를 갖는 점결함
    을 포함하고,
    상기 스칸듐, 붕소 및 억셉터로서 작용하는 점결함을 합한 양은 상기 질소 및 도너로서 작용하는 점결함을 합한 양보다 더 크고, 또 상기 실리콘 카바이드 단결정의 페르미 레벨을 상기 스칸듐의 전자 에너지 레벨로 고정시킬 수 있는 양이며,
    상기 실리콘 카바이드 기판은 실온(298K)에서 5,000옴-센티미터(ohms-centimaters) 이상의 저항률(resistivity)을 갖는,
    실리콘 카바이드 단결정 기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 붕소의 농도가 1E16 cm-3인, 실리콘 카바이드 단결정 기판.
  4. 제1항에 있어서,
    도펀트 주입 영역(dopant-implanted regions), 도펀트 확산 영역(dopant-diffused regions), 및 에피택시얼층(epitaxial layers)으로 이루어진 군에서 선택되는 도핑 영역을 포함하는, 실리콘 카바이드 단결정 기판.
  5. 제1항에 있어서,
    상기 실리콘 카바이드의 폴리타입(polytype)은 3C, 4H, 6H, 및 15R 폴리타입으로 이루어진 군에서 선택되는, 실리콘 카바이드 단결정 기판.
  6. 제1항에 있어서,
    상기 실리콘 카바이드 기판은 실온에서 10,000옴-센티미터 이상의 저항률을 갖는, 실리콘 카바이드 단결정 기판.
  7. 제1항에 있어서,
    상기 실리콘 카바이드 기판은 실온에서 50,000옴-센티미터 이상의 저항률을 갖는, 실리콘 카바이드 단결정 기판.
  8. 실리콘 카바이드 단결정 기판으로서,
    입방 센티미터당 5E15 내지 3E16의 활성 농도를 갖는 질소 및 도너로서 작용하는 점결함; 및
    단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 억셉터 원소(acceptor element)
    를 포함하고,
    상기 억셉터 원소는, 상기 질소 및 도너로서 작용하는 점결함의 양보다 많고, 상기 실리콘 카바이드 기판의 페르미 레벨을 상기 억셉터 원소의 상기 전자 에너지 레벨로 고정시킬 수 있는 양만큼 존재하며,
    상기 억셉터 원소는, 1E15 내지 2E16 cm-3의 농도를 갖는 스칸듐(scandium); 붕소; 및 억셉터로서 작용하는 1E14 내지 3E16cm-3의 농도를 갖는 점결함을 포함하는,
    실리콘 카바이드 단결정 기판.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 제8항에 있어서,
    실리콘 카바이드의 n-형 에피택시얼층을 포함하는, 실리콘 카바이드 단결정 기판.
  13. 삭제
  14. 제8항에 있어서,
    상기 질소의 농도는 상기 스칸듐의 농도보다 더 큰, 실리콘 카바이드 단결정 기판.
  15. 제8항에 있어서,
    상기 붕소의 농도가 1E16 cm-3인, 실리콘 카바이드 단결정 기판.
  16. 삭제
  17. 5E15 내지 3E16cm-3의 농도를 갖는 질소 및 도너로서 작용하는 점결함;
    1E16cm-3의 농도를 갖는 붕소;
    1E15 내지 2E16cm-3의 농도를 갖는 스칸듐;
    1E14 내지 3E16cm-3의 농도를 갖는 억셉터로서 작용하는 점결함; 및
    실온에서 5000Ω-cm 이상의 저항률
    을 갖는, 실리콘 카바이드 단결정 기판.
  18. 삭제
  19. 제17항에 있어서,
    실리콘 카바이드의 n-형 에피택시얼층을 포함하는, 실리콘 카바이드 단결정 기판.
  20. 실리콘 카바이드 단결정으로서,
    입방 센티미터당 5E15 내지 3E16의 활성 농도를 갖는 질소;
    억셉터로서 작용하는 1E14 내지 3E16cm-3의 농도를 갖는 점결함;
    단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 제 1 억셉터 원소; 및
    단결정 실리콘 카바이드의 가전자대에 관련하여 0.3 내지 1.4eV의 전자 에너지 레벨을 갖는 제 2 억셉터 원소
    를 포함하고,
    상기 제 1 억셉터 원소의 상기 에너지 레벨은 상기 제 2 억셉터 원소의 상기 에너지 레벨보다 더 깊고,
    상기 제 2 억셉터 원소의 농도는 상기 제 1 억셉터 원소의 농도보다 더 크 고,
    상기 억셉터 원소 및 상기 점결함의 결합 양은 상기 질소의 양보다 더 크며, 상기 실리콘 카바이드 기판의 페르미 레벨을 상기 제 1 억셉터 원소의 상기 전자 에너지 레벨로 고정시킬 수 있는 양인 실리콘 카바이드 단결정.
  21. 제17항에 따른 실리콘 카바이드 단결정 기판 또는 제20항에 따른 실리콘 카바이드 단결정을 포함하는 실리콘 카바이드 단결정 기판, 및
    상기 실리콘 카바이드 단결정 기판 상에 형성된 실리콘 카바이드의 n-형 에피택시얼층을 포함하는 반도체 구조.
  22. 제21항에 따른 반도체 구조를 포함하는 전계 효과 트랜지스터.
  23. 제20항에 있어서,
    상기 억셉터 원소가 스칸듐과 붕소로 이루어진 군에서 선택되는 실리콘 카바이드 단결정.
  24. 제20항에 있어서,
    상기 실리콘 카바이드의 폴리타입(polytype)은 3C, 4H, 6H, 및 15R 폴리타입으로 이루어진 군에서 선택되는 실리콘 카바이드 단결정.
  25. 실온에서 5,000옴-센티미터(Ω-cm) 이상의 저항률을 갖는, 제20항에 따른 실리콘 카바이드 단결정.
  26. 실온에서 10,000옴-센티미터 이상의 저항률을 갖는, 제20항에 따른 실리콘 카바이드 단결정.
  27. 실온에서 50,000옴-센티미터 이상의 저항률을 갖는, 제20항에 따른 실리콘 카바이드 단결정.
  28. 제8항 또는 제17항에 있어서,
    상기 실리콘 카바이드의 폴리타입(polytype)은 3C, 4H, 6H, 및 15R 폴리타입으로 이루어진 군에서 선택되는 실리콘 카바이드 단결정 기판.
  29. 실온에서 5,000옴-센티미터(Ω-cm) 이상의 저항률을 갖는, 제8항에 따른 실리콘 카바이드 단결정 기판.
  30. 실온에서 10,000옴-센티미터 이상의 저항률을 갖는, 제8항 또는 제17항에 따른 실리콘 카바이드 단결정 기판.
  31. 실온에서 50,000옴-센티미터 이상의 저항률을 갖는, 제8항 또는 제17항에 따른 실리콘 카바이드 단결정 기판.
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