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KR100981332B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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KR100981332B1
KR100981332B1 KR1020080012920A KR20080012920A KR100981332B1 KR 100981332 B1 KR100981332 B1 KR 100981332B1 KR 1020080012920 A KR1020080012920 A KR 1020080012920A KR 20080012920 A KR20080012920 A KR 20080012920A KR 100981332 B1 KR100981332 B1 KR 100981332B1
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Abstract

본 발명은 게이트 전극으로부터의 불순물의 확산을 충분히 억제하면서, 양호한 특성을 나타내는 게이트 절연막을 얻을 수 있는 반도체 장치의 제조 방법을 제공하는 것을 과제로 한다.
Si 기판의 표면에, 소자 분리 절연막, n웰 및 p웰을 형성한 후, 전(前)처리로서, Si 기판의 세정을 행한다(스텝 S1). 그 후, 하지(下地) 산화로서, Si 기판의 표면을 RTO법에 의해 열산화함으로써, 실리콘 산화막을 형성한다(스텝 S2). 이어서, 실리콘 산화막에 대해서 플라스마 질화를 행한다(스텝 S3). 이 플라스마 질화의 결과, 활성 질소의 도입에 의해 실리콘 산화막이 질화되어, 실리콘산 질화막을 얻을 수 있다. 다음에, 암모니아 분위기 중에서 어닐링을 행한다(스텝 S4). 이 결과, 실리콘산 질화막 중의 표면 근방에 질소가 더 도입된다. 이어서, 후 어닐링(포스트 어닐링)으로서, 질소 및 산소를 함유하는 분위기 중에서 어닐링을 행한다(스텝 S5).
Si 기판, 실리콘 산화막, 실리콘산 질화막, 게이트 절연막

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 미세화에 적합한 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 장치의 고집적화가 진행되고 있어, 반도체 장치를 구성하는 MIS 트랜지스터의 미세화가 필요해지고 있다. 이 때문에, MIS 트랜지스터를 구성하는 게이트 절연막의 박막화가 진행되고 있다. 종래, 게이트 절연막으로서 실리콘 산화막이 사용되고 있다. 그런데, 실리콘 산화막을 박막화하면, 게이트 전극에 포함되는 불순물이 채널까지 확산되기 쉬워진다는 문제가 생긴다. 그래서, 게이트 절연막으로서, 실리콘산 질화막을 사용하는 기술이 채용되고 있다.
실리콘산 질화막을 형성하는 방법으로서는, 실리콘 산화막에 플라스마 질화 또는 암모니아 어닐링을 행하는 방법을 들 수 있다. 단, 암모니아 어닐링을 행하는 방법에서는, 실리콘산 질화막과 채널의 계면 근방에 많은 질소가 존재하기 쉬워져, 이 질소의 영향에 의해 트랜지스터의 이동도 및 임계값이 변동되는 경우가 있다. 이 때문에, 실리콘산 질화막의 형성에는, 주로 플라스마 질화를 행하는 방법이 채용되고 있다.
그러나, 플라스마 질화를 실리콘 산화막에 행한 경우에는, 형성된 실리콘산 질화막의 표면 근방에 대미지(damage)가 잔존하기 쉽다. 이 때문에, 게이트 전극에 포함되는 불순물의 확산을 충분히 억제할 수 있을 정도의 질소를 플라스마 질화에 의해 도입하면, 신뢰성이 저하하거나, 누설 전류가 증가하거나 한다. 이러한 결함이 있기 때문에, 현 상태에서는, 질소의 도입량을 대미지가 허용되는 정도의 범위 내로 억제하고 있다.
[특허문헌 1] 일본국 특허공개 2006-278752호 공보
[특허문헌 2] 일본국 특허공개 2004-22902호 공보
[특허문헌 3] 일본국 특허공표 2002-523897호 공보
[특허문헌 4] 국제공개 제2004/97925호 팸플릿
본 발명은 게이트 전극으로부터의 불순물의 확산을 충분히 억제하면서, 양호한 특성을 나타내는 게이트 절연막을 얻을 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본원 발명자는 상기 과제를 해결하기 위해, 예의 검토를 거듭한 결과, 이하에 나타내는 발명을 고안하기에 이르렀다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 반도체 기판의 표면에 절연막을 형성하고, 그 후, 상기 절연막에 활성 질소를 도입한다. 그리고, 상기 활성 질소가 도입된 절연막에 대해서, 질소 원자를 함유하는 비산화계의 가스 분위기 중에서 열 처리를 행한다.
본 발명에 의하면, 활성 질소의 도입과 적절한 분위기 중에서의 열처리의 조합에 의해, 질소가 표면측에 대부분 위치하는 게이트 절연막을 얻을 수 있다. 따라서, 게이트 전극으로부터의 불순물의 확산을 충분히 억제하면서, 양호한 특성을 확보할 수 있다.
이하, 본 발명의 실시예에 대해서, 첨부 도면을 참조하여 구체적으로 설명한다. 도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로차트이다. 또한, 도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타낸 단면도이다.
본 실시예에서는, 우선 도 2a에 나타낸 바와 같이, Si 기판(1)의 표면에, 소자 활성 영역을 구획하는 소자 분리 절연막(2)을 형성한다. 소자 분리 절연막(2)은, 예를 들면, STI(Shallow Trench Isolation)법에 의해 형성한다. 다음에, p채널형 M0S 트랜지스터를 형성할 예정의 소자 활성 영역 내에 n형 불순물을 도입함으로써, n웰(3n)을 형성하고, n채널형 M0S 트랜지스터를 형성할 예정의 소자 활성 영역 내에 p형 불순물을 도입함으로써, p웰(3p)을 형성한다.
이어서, 전(前)처리로서, Si 기판(1)의 세정을 행한다(스텝 S1). 이 세정으로서는, 예를 들면, RCA 세정을 행한다.
그 후, 도 2b에 나타낸 바와 같이, 하지(下地) 산화로서, Si 기판(1)의 표면을 RTO(Rapid Thermal Oxidation)법에 의해 열산화함으로써, 실리콘 산화막(4)을 형성한다(스텝 S2). 이 열산화에서는, 예를 들면, 체임버 내의 분위기를 산소 분위기로 하고, Si 기판(1)의 온도를 900℃로 하고, 체임버 내의 압력을 666.6Pa(5Torr)로 한다. 이 조건하에서 5초간의 열산화를 행하면, 두께가 약 0.9nm인 실리콘 산화막(4)이 얻어진다.
이어서, 실리콘 산화막(4)에 대해서 플라스마 질화를 행한다(스텝 S3). 이 플라스마 질화로서는, 예를 들면, 체임버 내의 분위기를 질소 및 헬륨을 함유하는 분위기로 하고, Si 기판(1)의 온도를 500℃로 하고, 파워를 1500W로 하여, 30초간의 리모트 플라스마 질화를 행한다. 이러한 플라스마 질화의 결과, 도 2c에 나타 낸 바와 같이, 활성 질소의 도입에 의해 실리콘 산화막(4)이 질화되어, 실리콘산 질화막(5)이 얻어진다. 단, 플라스마 질화에 의해 얻어진 실리콘산 질화막(5) 내에서는, 질소의 대부분은 표면 근방에 위치하고 있어, n웰(3n) 또는 p웰(3p)의 계면 근방의 질소 농도는 낮다.
다음에, 도 2d에 나타낸 바와 같이, 암모니아 분위기 중에서 어닐링을 행한다(스텝 S4). 이 어닐링에서는, 예를 들면, Si 기판(1)의 온도를 800℃로 하고, 체임버 내의 압력을 666.6Pa(5Torr)로 하여, 시간을 5분간으로 한다. 이 결과, 실리콘산 질화막(5) 중의 표면 근방에 질소가 더 도입된다.
이어서, 도 2e에 나타낸 바와 같이, 후 어닐링(포스트 어닐링)으로서, 질소 및 산소를 함유하는 분위기 중에서 어닐링을 행한다(스텝 S5). 이 어닐링에서는, 예를 들면, 질소 가스 및 산소 가스의 혼합 가스, N2O 가스 또는 NO 가스 등을 사용한다. 또한, 예를 들면, Si 기판(1)의 온도를 850℃로 하고, 시간을 10초간으로 한다. 실리콘산 질화막(5) 내에, Si와 N이 서로 충분히 결합되지 않은 부분이 있었다고 해도, 이 후 어닐링에 의해, 이들이 강하게 결합하게 된다.
그 후, 도 2f에 나타낸 바와 같이, 예를 들면, CVD(Chemical Vapor Deposition)법에 의해, 실리콘산 질화막(5) 위에 다결정 실리콘막(6)을 형성한다.
이어서, 리소그래피 기술 및 에칭 기술에 의해, 도 2g에 나타낸 바와 같이, 다결정 실리콘막(6) 및 실리콘산 질화막(5)을 패터닝함으로써, 게이트 전극(7) 및 게이트 절연막(14)을 형성한다.
다음에, 도 2h에 나타낸 바와 같이, 게이트 전극(7) 및 레지스트 패턴(도시 생략)을 마스크로서, n웰(3n)의 표면에 p형 불순물을 도입함으로써, p형 불순물 확산층(8p)을 형성하고, p웰(3p)의 표면에 n형 불순물을 도입함으로써, n형 불순물 확산층(8n)을 형성한다. 또한, 레지스트 패턴은 p형 불순물의 도입과 n형 불순물의 도입에서 상이한 것을 사용한다.
이어서, 도 2i에 나타낸 바와 같이, 게이트 전극(7)의 옆쪽에 사이드월 절연막(9)을 형성한다.
그 후, 도 2j에 나타낸 바와 같이, 게이트 전극(7), 사이드월 절연막(9) 및 레지스트 패턴(도시 생략)을 마스크로서, n웰(3n)의 표면에 p형 불순물을 도입함으로써, p형 불순물 확산층(10p)을 형성하고, p웰(3p)의 표면에 n형 불순물을 도입함으로써, n형 불순물 확산층(1On)을 형성한다. 단, 이 때의 불순물의 도입량은 p형 불순물 확산층(8p) 및 n형 불순물 확산층(8n)을 형성할 때보다도 많게 한다. 이 결과, 소스·드레인 영역이 형성된다. 또한, 레지스트 패턴은 p형 불순물의 도입과 n형 불순물의 도입에서 상이한 것을 사용한다.
또한, 불순물 확산층의 형성시 등에 게이트 전극(7)에, 임계값 전압의 조정 등을 목적으로 하여 불순물을 도입해도 좋다.
이어서, 도 2k에 나타낸 바와 같이, 전체면에 층간 절연막(11)을 형성한다. 다음에, 이 층간 절연막(11)에, 소스·드레인 영역 등에까지 도달하는 콘택트 홀을 형성하고, 이 콘택트 홀 내에 콘택트 플러그(12)를 형성한다. 이어서, 층간 절연막(11) 위에, 콘택트 플러그(12)에 접하는 배선(13)을 형성한다. 그 후, 또한 상 층의 배선 등을 형성한다.
이와 같이 하여, CM0S 트랜지스터를 구비한 반도체 장치가 완성된다.
이러한 실시예에 의하면, 게이트 절연막(14)의 형성에 있어서, 실리콘 산화막(4)에, 플라스마 질화(스텝 S3)을 행한 후에 암모니아 어닐링(스텝 S4)을 행하고 있으므로, 대미지가 잔존할 정도의 플라스마 질화를 행하지 않더라도, 충분한 양의 질소를 게이트 절연막(14)의 표면에 포함시킬 수 있다. 또한, 상세한 것은 후술하지만, 본원 발명자의 실험에 의하면, 플라스마 질화 후의 암모니아 어닐링에 의해서도, 결함이 생길 정도의 양의 질소가 채널(n웰(3n), p웰(3p))과의 계면 근방까지는 확산되지 않는 것이 확인되고 있다. 따라서, 제 1 실시예에 의하면, 게이트 전극(7)으로부터의 불순물의 확산을 충분히 억제하면서, 양호한 특성을 나타내는 게이트 절연막(14)을 얻을 수 있다고 할 수 있다.
또한, 활성 질소의 도입에 있어서, 플라스마 질화 이외의 방법을 채용해도 좋다. 예를 들면, 촉매를 이용하여 활성 질소를 발생시켜도 좋다. 또한, 암모니아 어닐링 대신에, 질소 원자를 함유하는 비산화계의 가스를 사용한 어닐링으로서, 질소 어닐링 등을 행해도 좋다. 단, 편차 및 신뢰성을 고려하면, 암모니아 어닐링이 가장 바람직하다. 또한, 산화계의 가스를 사용한 어닐링에서는, 질화의 효율이 낮아져, 충분한 질화를 행하려고 하면, 질소가 채널과의 계면 근방까지 확산될 가능성이 있다.
또한, 암모니아 어닐링 등의 열 처리를 행할 때의 기판 온도는 플라스마 질화 등의 활성 질소의 도입시의 기판 온도보다도 높게 하는 것이 바람직하다. 이것 은, 대미지를 낮게 하기 위해서는, 활성 질소의 도입시의 기판 온도는 좀 낮게 하는 것이 바람직하지만, 열 처리를 이것보다도 낮게 하면, 질소를 충분히 도입하기 어려워지기 때문이다.
또한, 포스트 어닐링을 행할 때의 기판 온도는, 암모니아 어닐링 등의 열 처리를 행할 때의 기판 온도보다도 높게 하는 것이 바람직하다. 이것은, 포스트 어닐링을 열 처리보다도 저온에서 행하면, 충분한 효과가 얻어지지 않는 경우가 있기 때문이다.
다음에, 본원 발명자가 실제로 행한 실험의 내용 및 결과에 관하여 설명한다.
이 실험에서는, 상술한 실시예를 따라서, 후 어닐링(스텝 S5)까지의 처리를 행함으로써, 시료(C)를 제작했다. 또한, 비교를 위해서, 시료(A) 및 시료(B)를 제작했다. 시료(A)의 제작에 있어서는, Si 기판 위에 실리콘 산화막을 형성한 후에, 플라스마 질화를 행하지 않고, 암모니아 어닐링에 의해 실리콘 산화막을 질화시킴으로써, 실리콘산 질화막을 형성했다. 그리고, 시료(C)와 마찬가지로, 후 어닐링을 행했다. 시료(B)의 제작에 있어서는, 실리콘 산화막에 플라스마 질화를 행함으로써, 실리콘산 질화막을 형성했다. 그리고, 암모니아 어닐링을 행하지 않고, 후 어닐링을 행했다. 또한, 시료(A 또는 B)를 제작하는 데 있어서, 이러한 플라스마 질화 또는 암모니아 어닐링의 생략 이외의 조건에 대해서는, 시료(C)의 것과 동일하게 했다.
그리고, 각 시료에 관하여, 실리콘산 질화막 내의 질소 농도의 측정, 플랫 밴드(flat-band) 전압(Vfb)의 측정, 계면 결함 밀도의 측정 및 용량 환산 막두께(CET : Capacitance Equivalent Thickness)의 측정을 행했다. 질소 농도의 측정 결과를 도 3에 나타내고, 플랫 밴드 전압(Vfb)의 측정 결과를 도 4에 나타내고, 계면 결함 밀도의 측정 결과를 도 5에 나타내고, 용량 환산 막두께(CET)의 측정 결과를 도 6에 나타낸다.
도 3에 나타낸 바와 같이, 실리콘산 질화막 전체의 질소 농도는 시료(C)에서 최대가 되었다.
플랫 밴드 전압은 실리콘산 질화막과 채널의 계면 근방의 전하량을 반영하며, 이 실험의 조건에서는, -0.4 정도로 전하가 거의 존재하지 않는 것을 의미한다. 도 4에 나타낸 바와 같이, 시료(C)에서 플랫 밴드 전압이 -0.4에 가장 가까웠다. 이것은, 시료(C)에서, 실리콘산 질화막과 채널의 계면 근방의 전하량이 가장 적은 것, 즉 질소의 양이 가장 적은 것을 의미한다.
계면 결함 밀도는 실리콘산 질화막과 채널의 계면 근방의 결함 밀도를 반영하며, 이 결함에는 질소의 존재도 포함된다. 도 5에 나타낸 바와 같이, 시료(C)에서 계면 결함 밀도가 가장 낮아졌다. 이것은, 시료(C)에서, 실리콘산 질화막과 채널의 계면 근방의 결함 밀도가 가장 적은 것, 즉 질소의 밀도가 가장 적은 것을 의미한다.
용량 환산 막두께는 실효적인 게이트 절연막의 두께를 반영한다. 도 6에 나타낸 바와 같이, 시료(C)에서도, 시료(A, B)와 동등한 결과가 얻어졌다. 이것은 시료(C)에서도, 실효적인 게이트 절연막의 두께가 불필요하게 변동되지 않은 것을 의미하고 있다.
이와 같이, 본원 발명의 기술적 범위에 속하는 시료(C)에서는, 종래 기술에 상당하는 시료(A, B)와 비교하여, 매우 양호한 결과가 얻어졌다.
이하, 본 발명의 여러 형태를 부기로서 정리하여 기재한다.
(부기 1)
반도체 기판의 표면에 절연막을 형성하는 공정과,
상기 절연막에 활성 질소를 도입하는 공정과,
상기 활성 질소가 도입된 절연막에 대해서, 질소 원자를 함유하는 비산화계의 가스 분위기 중에서 열 처리를 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2)
상기 반도체 기판으로서 실리콘 기판을 사용하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3)
상기 절연막을 형성하는 공정은, 상기 실리콘 기판의 표면을 산화함으로써, 실리콘 산화막을 형성하는 공정을 갖는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 4)
상기 활성 질소를 도입하는 공정은, 상기 절연막에 대해서 플라스마 질화를 행하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 3 중 어느 한 항에 기재된 반 도체 장치의 제조 방법.
(부기 5)
상기 질소 원자를 함유하는 비산화계의 가스로서, NH3 가스를 사용하는 것을 특징으로 하는 부기 1 내지 4 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 6)
상기 열 처리를 행하는 공정 후에, 산소 원자를 함유하는 가스 분위기 중에서 어닐링을 행하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 5 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 7)
상기 산소 원자를 함유하는 가스로서, O2 가스, N2O 가스 및 NO 가스로 이루어지는 군으로부터 선택된 적어도 1종을 사용하는 것을 특징으로 하는 부기 6에 기재된 반도체 장치의 제조 방법.
(부기 8)
상기 열 처리를 행할 때의 상기 반도체 기판의 온도를, 상기 활성 질소를 도입할 때의 상기 반도체 기판의 온도보다도 높게 하는 것을 특징으로 하는 부기 1 내지 7 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 9)
상기 어닐링을 행할 때의 상기 반도체 기판의 온도를, 상기 열 처리를 행할 때의 상기 반도체 기판의 온도보다도 높게 하는 것을 특징으로 하는 부기 6 내지 8 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 10)
상기 활성 질소의 도입을, 상기 절연막의 표면에 대미지가 생기지 않는 조건하에서 행하는 것을 특징으로 하는 부기 1 내지 9 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 11)
상기 열 처리를, 상기 절연막 내의 질소가 표면에 잔존하는 조건하에서 행하는 것을 특징으로 하는 부기 1 내지 10 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 12)
상기 열 처리를 행하는 공정 후에, 상기 절연막 위에 게이트 전극을 형성하는 공정을 갖는 것을 특징으로 하는 부기 1 내지 11 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 13)
상기 게이트 전극으로서, 불순물을 함유하는 다결정 실리콘으로 이루어지는 것을 형성하는 것을 특징으로 하는 부기 12에 기재된 반도체 장치의 제조 방법.
(부기 14)
반도체 기판 위에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과,
상기 게이트 전극의 측면에 측벽 절연막을 형성하는 공정과,
상기 측벽 절연막을 마스크로서, 반도체 기판 내에 불순물을 도입하는 공정을 가지며,
상기 게이트 절연막을 형성하는 공정은,
실리콘 산화막을 형성하는 공정과,
상기 실리콘 산화막에, 활성 질소를 도입하는 공정과,
이어서, 질소 원자를 함유하는 가스 분위기 중에서, 가열하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
상기 활성 질소를 도입하는 공정은, 상기 실리콘 산화막에 대해서 플라스마 질화를 행하는 공정을 갖는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 16)
상기 질소 원자를 함유하는 가스로서, NH3 가스를 사용하는 것을 특징으로 하는 부기 14 내지 15 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 17)
상기 가열하는 공정 후에, 산소 원자를 함유하는 가스 분위기 중에서 어닐링을 행하는 공정을 갖는 것을 특징으로 하는 부기 14 내지 16 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 18)
상기 산소 원자를 함유하는 가스로서, O2 가스, N2O 가스 및 NO 가스로 이루어지는 군으로부터 선택된 적어도 1종을 사용하는 것을 특징으로 하는 부기 17에 기재된 반도체 장치의 제조 방법.
(부기 19)
상기 가열할 때의 상기 반도체 기판의 온도를, 상기 활성 질소를 도입할 때의 상기 반도체 기판의 온도보다도 높게 하는 것을 특징으로 하는 부기 14 내지 18 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
(부기 20)
상기 어닐링을 행할 때의 상기 반도체 기판의 온도를, 상기 가열할 때의 상기 반도체 기판의 온도보다도 높게 하는 것을 특징으로 하는 부기 14 내지 19 중 어느 한 항에 기재된 반도체 장치의 제조 방법.
도 1은 본 발명의 실시예에 따른 반도체 장치의 제조 방법의 개요를 나타낸 플로차트.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 나타낸 단면도.
도 2b는 도 2a에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2c는 도 2b에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2d는 도 2c에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2e는 도 2d에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2f는 도 2e에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2g는 도 2f에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2h는 도 2g에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2i는 도 2h에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2j는 도 2i에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 2k는 도 2j에 이어서, 반도체 장치의 제조 방법을 나타낸 단면도.
도 3은 질소 농도의 측정 결과를 나타낸 그래프.
도 4는 플랫 밴드 전압(Vfb)의 측정 결과를 나타낸 그래프.
도 5는 계면 결함 밀도의 측정 결과를 나타낸 그래프.
도 6은 용량 환산 막두께(CET)의 측정 결과를 나타낸 그래프.
도면의 주요 부분에 대한 부호의 설명
1 : Si 기판 4 : 실리콘 산화막
5 : 실리콘산 질화막 14 : 게이트 절연막

Claims (10)

  1. 반도체 기판의 표면에 절연막을 형성하는 공정과,
    상기 절연막에 활성 질소를 도입하는 공정과,
    상기 활성 질소가 도입된 상기 절연막에 대해서, NH3 가스 분위기 중에서 제1 열 처리를 행하는 공정과,
    상기 제1 열 처리 공정 후, 상기 활성 질소가 도입된 상기 절연막에 대해서, N2O 가스 및 NO 가스로 이루어지는 군으로부터 선택된 적어도 1종의 가스의 분위기 중에서 제2 열 처리를 행하는 공정을 갖고,
    상기 제1 열 처리의 온도보다 높은 온도로 상기 제2 열 처리를 행하는 것 을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판으로서 실리콘 기판을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 절연막을 형성하는 공정은, 상기 실리콘 기판의 표면을 산화함으로써, 실리콘 산화막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 활성 질소를 도입하는 공정은, 상기 절연막에 대해서 플라스마 질화를 행하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 활성 질소의 도입을, 상기 절연막의 표면에 대미지(damage)가 생기지 않는 조건하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 열 처리를, 상기 절연막 내의 질소가 표면에 잔존하는 조건하에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 측면에 측벽 절연막을 형성하는 공정과,
    상기 게이트 전극과 상기 측벽 절연막을 마스크로 하여, 반도체 기판 내에 불순물을 도입하는 공정을 가지며,
    상기 게이트 절연막을 형성하는 공정은,
    상기 반도체 기판 위에 실리콘 산화막을 형성하는 공정과,
    상기 실리콘 산화막에, 활성 질소를 도입하는 공정과,
    이어서, NH3 가스 분위기 중에서, 상기 활성 질소가 도입된 실리콘 산화막을 가열하는 제1 열 처리 공정과,
    상기 제1 열 처리 공정 후, 상기 활성 질소가 도입된 실리콘 산화막을, N2O 가스 및 NO 가스로 이루어지는 군으로부터 선택된 적어도 1종의 가스의 분위기 중에서 가열하는 제2 열 처리 공정을 갖고,
    상기 제1 열 처리의 온도보다 높은 온도로 상기 제2 열 처리를 행하는 것 을 특징으로 하는 반도체 장치의 제조 방법.
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