[go: up one dir, main page]

KR100741442B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR100741442B1
KR100741442B1 KR1020040021393A KR20040021393A KR100741442B1 KR 100741442 B1 KR100741442 B1 KR 100741442B1 KR 1020040021393 A KR1020040021393 A KR 1020040021393A KR 20040021393 A KR20040021393 A KR 20040021393A KR 100741442 B1 KR100741442 B1 KR 100741442B1
Authority
KR
South Korea
Prior art keywords
film
gas
insulating film
semiconductor device
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040021393A
Other languages
English (en)
Other versions
KR20040086750A (ko
Inventor
아오야마도모노리
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20040086750A publication Critical patent/KR20040086750A/ko
Application granted granted Critical
Publication of KR100741442B1 publication Critical patent/KR100741442B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 과제는 실리콘 기판과의 계면 특성이 우수한 절연막을 형성하고, 고성능의 반도체 장치 및 그 제조 방법을 제공하는 것이다.
실리콘 기판(1) 상에 제1 절연막으로서의 실리콘 산화막(8)을 형성하고, 그 위에 제2 절연막으로서의 하프늄 규산화막(9)을 형성한다. 실리콘 산화막(8)의 막 두께는 1 ㎚ 이하이고, 옥사이드 함유량은 30 ％ 이하이다. 실리콘 산화막은 실리콘 산질화막이라도 좋다. 또, 막 두께가 1 ㎚ 이하이고 산소 함유량이 0.1 atom ％ 미만인 실리콘 질화막이라도 좋다.
실리콘 기판, 하프늄 규산화막, 레지스트 패턴, 소자 분리 영역, 실리콘 산화막

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME}
도1은 제1 실시 형태에 있어서의 반도체 장치의 단면도.
도2의 (a) 내지 도2의 (f)는 제1 실시 형태에 의한 반도체 장치의 제조 공정을 도시하는 단면도.
도3의 (a) 내지 도3의 (f)는 제1 실시 형태에 의한 반도체 장치의 제조 공정을 도시하는 단면도.
도4는 제2 실시 형태에 있어서의 반도체 장치의 단면도.
도5는 제2 실시 형태에 의한 반도체 장치의 제조 공정을 도시하는 단면도.
도6은 제3 실시 형태에 있어서의 반도체 장치의 단면도.
도7은 본 발명이 적용되는 반응로의 운용 시퀀스의 일예.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : N형 확산층
3 : P형 확산층
4 : 소자 분리 영역
5 : P형 소스·드레인 영역
6 : N형 소스·드레인 영역
7 : P형 익스텐션 영역
8, 11 : 실리콘 산화막
9 : 하프늄 규산화막
10 : 게이트 전극
12, 24 : 실리콘 질화막
14, 16, 17, 18, 20 : 레지스트 패턴
21 : 니켈 실리사이드층
22 : 실리콘 산질화막
23, 25 : 질소를 포함하는 하프늄 규산화막
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 고유전율의 절연막을 갖는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 집적 회로 장치에 있어서의 고집적화가 크게 진전되어 있고, MOS(Metal Oxide Semiconductor)형 반도체 장치에서는 고집적화에 대응하기 위한 트랜지스터 등의 소자의 미세화 및 고성능화가 도모되고 있다. 특히, MOS 구조를 구성하는 요소 중 하나인 게이트 절연막에 관해서는, 상기 트랜지스터의 미세화, 고속 동작 및 저전압화에 대응하기 위해 박막화가 급속히 진행되고 있다.
게이트 절연막을 구성하는 재료로서는, 종래부터 실리콘 산화막이나 실리콘 산질화막 등이 이용되어 왔다. 그러나, 이들 재료를 이용한 경우에는 박막화에 수반하여 누설 전류가 증대된다는 문제가 있었다.
한편, 서브 0.1 ㎛ 세대의 CMOS(Complementary Metal Oxide Semiconductor)에서는, 게이트 절연막에 대해 실리콘 산화막 환산막 두께로 1.5 ㎚ 이하의 성능이 필요하게 된다. 이로 인해, 금속 산화막 또는 금속 규산화막(금속 실리케이트막) 등의 비유전율이 큰 재료를 게이트 절연막으로서 이용하여, 막 두께를 크게 함으로써 누설 전류를 억제하는 것이 제안되어 있다.
그러나, 금속 산화막 또는 금속 규산화막을 실리콘 기판 상에 직접 성막한 경우에는, 성막시 또는 성막 후의 열처리에 의해 실리콘 기판의 표면이 산화되어, 막 두께 1.5 ㎚ 이상의 두꺼운 실리콘 산화막이 형성되어 버린다. 이로 인해, 1.5 ㎚ 이하의 실리콘 산화막 환산막 두께를 얻는 것은 곤란했다. 또한, 이 실리콘 산화막에는 1가, 2가 또는 3가의 상태의 실리콘이 산소와 결합하여, 산화 실리콘의 화학 양론적 조성(SiO2)보다도 실리콘 함유량이 많은 불완전한 산화물(서브 옥사이드)이 형성되므로, 누설 전류가 커진다고 하는 문제가 있었다. 그래서, 금속 산화막 또는 금속 규산화막을 형성하기 전에, 실리콘 기판의 표면에 기초막으로서 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 형성하는 방법이 제안되어 있다(예를 들어, 특허 문헌 1 참조).
실리콘 기판의 표면에 서브 옥사이드의 함유량이 적은 실리콘 산화막을 형성한 경우, 금속 산화막 또는 금속 규산화막의 형성 공정 및 이에 이어지는 가열 처리 공정을 거친 후의 실리콘 산화막의 막 두께 증가량은 작아져, 비교적 양호한 누설 특성을 얻을 수 있다. 그러나, 고유전율 절연막과 실리콘 산화막의 적층 구조에서는, 실리콘 산화막의 막 두께를 1.0 ㎚ 이하로 제어할 필요가 있어, 실리콘 기판의 표면 부근에 존재하는 서브 옥사이드의 기여가 커진다고 하는 문제가 있었다.
한편, 감압 하 또는 건조 질소 등으로 채워진 클러스터 장치 내에 있어서, 실리콘 기판 표면의 자연 산화막의 제거, 성막 및 형성된 막의 모니터링까지의 공정을 연속하여 행하는 것이 제안되어 있다(예를 들어, 특허 문헌 2 참조). 이에 의하면, 대기 폭로에 의해 야기될 우려가 있는 오염 물질이나 물 등의 흡착을 회피할 수 있게 된다. 특허 문헌 2에서는, 감압 상태에서 전 세정실로 반송되어 희박 불산 처리를 행한 후 물 세척 및 건조 후, 다시 진공화되어 게이트 산화로로 반송되는 것이 기재되어 있다. 그러나, 처리실의 수분 관리가 곤란하므로, 이 방법에 의해 금속 산화막 또는 금속 규산화막을 이용한 반도체 장치를 제조하는 것은 어렵다고 생각된다.
또한 종래부터, 실리콘 산화막보다도 비유전율이 큰 실리콘 질화막이 고유전율의 금속 산화막 캐퍼시터로서 사용되어 왔다. 그러나, 실리콘 질화막이 실리콘 기판과 접하면 계면 준위가 증대될 것이라 생각되므로, 최근에는 실리콘 산질화막을 게이트 절연막에 이용하는 것이 행해지고 있다(예를 들어, 특허 문헌 3 참조).
실리콘 기판의 표면을 직접적으로 질화하는 경우에는, 일반적으로 우선 실리 콘 기판 표면에 존재하는 서브 옥사이드를 다량 포함하는 자연 산화막을 희박 불산 수용액에 의해 제거하는 것이 행해진다. 계속해서, 수소 터미네이션에 의해 실리콘 기판의 표면이 다시 산화되는 것을 방지한 후에 질화 처리가 행해진다(예를 들어, 특허 문헌 4 참조). 그러나, 실리콘 기판의 표면에 있는 모든 실리콘 원자를 수소 터미네이트하는 것은 곤란하다. 따라서, 희박 불산 처리 후의 물 세척 및 건조 공정, 또는 질화 장치로의 반송 공정에 있어서, 수소 터미네이트되어 있지 않은 실리콘 원자에 물이나 산소가 흡착하여 실리콘의 서브 옥사이드가 형성된다. 이에 의해, 막 두께 1 ㎚ 정도의 실리콘 질화막 중에 0.5 atom ％ 이상의 산소가 포함된다고 하는 문제가 있었다.
한편, 실리콘 기판과 고유전율의 금속 산화막과의 계면에 실리콘 산질화막을 이용하는 것은, 그 외에도 보고되어 있다(예를 들어, 특허 문헌 5 내지 7 참조). 이들에 있어서는, 실리콘 기판과 실리콘 산질화막과의 계면에 있어서의 질소 농도를 낮추어 계면 준위를 적게 하기 위해, 실리콘 산화막을 형성한 후 이를 질화하는 방법이 주류이다. 그러나, 이들 예에서는 1 원자층으로부터 3 원자층의 실리콘 산화막을 형성한 후에 질화 처리를 행하므로, 상술한 실리콘 산화막을 형성하는 경우와 동일한 문제가 있다.
또한, 고품질의 실리콘 산화막 및 실리콘 질화막 또는 실리콘 산질화막을 기초막으로서 이용한 경우라도, 그 위에 고유전율의 절연막을 성막할 때에는 기초막의 막 두께 증가가 발생한다. 따라서, 기초막의 막 두께 증가를 억제할 수 있는 성막 방법이 필요하다. 한편, 이들 막을 기초막으로서 이용한 경우, 고유전율 절 연막의 형성은, 기초막으로의 손상이 커지는 스패터링법이나 면 내 균일성이 열화되는 증착법보다도, 화학 기상 성장법(Chemical Vapor Deposition, 이하, CVD법이라 함)에 의해 행하는 것이 바람직하다. 그러나, CVD법에서는 물 분자, 산소 분자, 산소 래디컬 또는 오존 등의 산화성의 가스를 사용하므로, 기초막의 막 두께 증가를 억제하는 것이 곤란하다고 하는 문제가 있었다.
[특허 문헌 1]
일본 특허 공개 평11-126902호 공보
[특허 문헌 2]
일본 특허 공개 제2002-270596호 공보
[특허 문헌 3]
일본 특허 공개 평2-256274호 공보
[특허 문헌 4]
일본 특허 공개 제2002-324902호 공보
[특허 문헌 5]
일본 특허 공개 제2001-257344호 공보
[특허 문헌 6]
일본 특허 공개 제2002-305196호 공보
[특허 문헌 7]
일본 특허 공개 제2002-324901호 공보
본 발명은, 상기한 문제점에 비추어 이루어진 것이다. 즉, 본 발명의 목적은 실리콘 기판과의 계면 특성이 우수한 절연막을 형성하고, 이 절연막 상에 고유전율의 절연막을 형성함으로써 고성능의 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적 및 이점은, 이하의 기재로부터 명백해질 것이다.
도1 내지 도7을 이용하여, 본 실시 형태에 따른 반도체 장치 및 반도체 장치의 제조 및 방법에 대해 설명한다. 또, 이들 도면에 있어서 동일한 부호를 붙인 부분은 동일한 부분인 것을 나타내고 있다.
(제1 실시 형태)
도1은 본 실시 형태에 관한 반도체 장치의 단면도의 일예이다.
도1에 도시한 바와 같이, 실리콘 기판(1)에는 N형 확산층(2), P형 확산층(3), 소자 분리 영역(4), P형 소스·드레인 확산층(5), N형 소스·드레인 확산층(6), P형 익스텐션 영역(7)이 형성되어 있다. 또한, 실리콘 기판(1) 상에는 소자 분리 영역(4)을 제외하고, 제1 절연막으로서의 실리콘 산화막(8)이 형성되어 있다. 본 실시 형태에 있어서는, 실리콘 산화막(8)의 막 두께를 1 ㎚ 이하로 하고, 실리콘 산화막(8) 중 서브 옥사이드의 함유량을 30 ％ 이하로 한다.
또한, 실리콘 산화막(8) 상에는 제2 절연막으로서의 하프늄 규산화막(9)이 형성되어 있고, 또한 하프늄 규산화막(9) 상에는 게이트 전극(10)이 형성되어 있다. 그리고, 게이트 전극(10)의 측벽에는 실리콘 산화막(11) 및 실리콘 질화막(12)이 형성되어 있다. 또, 본 발명에 있어서는 제1 절연막과 제2 절연막으로 게이트 절연막을 구성하고 있다.
본 실시 형태에서는, 하프늄 규산화막 대신에 다른 고유전율 절연막을 이용해도 좋다. 예를 들어, 지르코늄 규산화막 및 랜턴 규산화막 또는 이트륨 규산화막 등을 이용해도 좋다. 또한, 하프늄, 지르코늄, 랜턴 및 이트륨으로 이루어지는 군으로부터 선택되는 2 종류 이상의 금속 규산화막이라도 좋다. 또한, 하프늄, 지르코늄, 랜턴, 이트륨 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 산화막이라도 좋다.
예를 들어, 실리콘 산화막(8)의 막 두께를 0.5 ㎚, 서브 옥사이드 함유량을 30 ％로 하고, 하프늄 규산화막(9)의 막 두께를 2.0 ㎚로 하면, 실리콘 산화막 환산막 두께(Equivalent Oxide Thickness, 이하, EOT라 함)는 1.2 ㎚가 된다.
일반적으로, 금속 산화막의 비유전율은 금속 규산화막의 비유전율보다도 크다. 따라서, 금속 산화막을 고유전율 절연막으로서 이용한 경우에는, 동일한 막 두께의 금속 규산화막을 고유전율 절연막으로서 이용한 경우와 비교하여 동일한 값의 EOT를 얻는 데 기초 실리콘 산화막의 막 두께를 크게 할 수 있다. 한편, 실리콘 산화막 중 서브 옥사이드는 실리콘 기판과의 계면 부근에 비교적 많이 존재한다. 따라서, 예를 들어 막 두께 2.0 ㎚의 하프늄 산화막을 이용한 경우에는, 실리콘 산화막 중 서브 옥사이드의 함유량을 20 ％ 이하로 할 수 있다.
그런데, 게이트 전극에 B(붕소)를 도핑한 실리콘을 이용한 경우, 게이트 절연막을 박막화함으로써 가열 처리에 의해 B가 게이트 절연막을 빠져 나간다고 하는 문제가 있었다. 이에 대해서는, 금속 산화막 또는 금속 규산화막 중에 질소를 함유시키는 것이 제안되어 있다(예를 들어, 미국 특허 제6,013,553호 명세서, 일본 특허 공개 제2001-257344호 공보, 일본 특허 공개 제2001-332547호 공보, 일본 특허 공개 제2002-299607호 공보, 일본 특허 공개 제2002-314067호 공보 참조). 본 발명에 있어서도, 질소를 포함하는 하프늄 규산화막을 제2 절연막으로서 이용할 수 있다. 이 경우, 하프늄 규산화막 대신에 지르코늄 규산화막 및 랜턴 규산화막 또는 이트륨 규산화막을 이용해도 좋다. 또한, 하프늄, 지르코늄, 랜턴 및 이트륨으로 이루어지는 군으로부터 선택되는 2 종류 이상의 금속 규산화막을 이용해도 좋다. 또한, 하프늄, 지르코늄, 랜턴, 이트륨 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 산화막이라도 좋다. 이들 중 어떠한 막에 있어서도 질소를 포함할 수 있다.
도2의 (a) 내지 도2의 (f) 및 도3의 (a) 내지 도3의 (e)는, 도1에 도시하는 반도체 장치의 제조 공정을 도시하는 단면도이다.
우선, 도2의 (a)에 도시한 바와 같이 실리콘 기판(1)의 소정 영역에 실리콘 산화막을 메우고, STI(Shallow Trench Isolation) 구조의 소자 분리 영역(4) 및 희생 산화막(13)을 형성한다.
다음에, 포토리소그래피법에 의해 소정 영역에 레지스트 패턴(14)을 형성하고, 도2의 (b)에 도시한 바와 같이 레지스트 패턴(14)을 마스크로 하여 실리콘 기판(1) 내에 P(인)을 복수회로 나누어 주입한다. 여기서, P을 주입하는 목적은 확산층의 형성 및 트랜지스터의 임계치 전압을 조정하기 위함이다.
P의 주입을 종료한 후에는, 불필요해진 레지스트 패턴(14)을 제거한다. 계속해서, 마찬가지로 하여 실리콘 기판 내에 B(붕소)를 주입한다. 그 후, 가열 처리를 행함으로써 확산시켜, N형 확산층(2) 및 P형 확산층(3)을 형성한다[도2의 (c)].
다음에, NH4F(불화암모늄) 수용액 등을 이용하여, 희생 산화막(13)을 제거한다. 그 후, 0.5 ％ 내지 5 ％ 정도의 농도의 희박 불산 수용액을 이용하여, 실리콘 기판(1) 표면의 세정을 행한다. 세정 후, 즉시 실리콘 기판(1)을 반응로(도시하지 않음) 내에 넣고 진공화함으로써, 반응로 내의 산소 및 물을 충분히 제거한다. 계속해서, 반응로 내를 25 ℃ 내지 600 ℃ 범위 내의 온도로 한 후에 반응로 내에 비산화성 가스를 도입한다. 이 때, 반응로 내에 있어서의 비산화성 가스의 분압이 100 ㎩ 이하인 것이 바람직하다.
비산화성 가스는, 예를 들어 불소를 포함하는 가스로 할 수 있다.
예를 들어, 반응로 내의 온도를 300 ℃로 승온한 후에, 반응로 내에 HF(불화수소) 가스를 도입한다. 이 때, HF 가스의 분압이 10 ㎩ 정도가 되게 한다. 이 상태로 5분간 둠으로써, 실리콘 기판의 표면에 형성된 자연 산화막을 제거할 수 있다.
불소를 포함하는 가스로서는, HF 가스 외에 ClF3 가스, F2 가스 또는 NF3 가스 등을 이용할 수 있다. 또한, 이들을 조합하여 이용해도 좋다.
또한, 불소를 포함하는 가스로서 CO 가스, H2 가스, CF4 가스, SF6 가스, He 가스, Ar 가스 및 N 가스의 혼합 가스를 이용해도 좋다. 이 경우, 온도는 250 ℃ 이상, 압력은 1 ㎩ 이하인 것이 바람직하다. CO 가스 및 H2 가스의 환원 작용에 의해, 자연 산화막을 제거할 수 있다. 또, CF4 가스, SF6 가스, He 가스, Ar 가스 및 N2 가스에 의해, 실리콘 기판(1) 상에 흡착하고 있는 산소를 제거할 수 있다. 또, 이들의 효과는 온도가 높아질수록 얻기 쉬워지지만, 장치에 부하를 고려하면 1,000 ℃ 이하인 것이 바람직하다.
또한, 비산화성 가스는 불소를 포함하지 않은 가스라도 좋다. 예를 들어, SiH4 가스 및 Si2H6 가스의 혼합 가스라도 좋다. 이 경우, 온도는 250 ℃ 내지 500 ℃ 범위 내, 압력은 0.1 ㎩ 이하인 것이 바람직하다. 온도가 500 ℃보다 높아지면, 이들 가스가 분해되어 Si가 성막되어 버리므로 바람직하지 않다. 압력이 0.1 ㎩보다 커진 경우도 마찬가지이다.
특허 제3210510호 명세서에는, 자연 산화막을 무수 HF 가스로 제거하는 것이 개시되어 있다. 그러나, 이 문헌에는 자연 산화막의 구체적인 제거 조건에 대해서는 기재되어 있지 않다. 불소를 포함하는 가스 중에 있어서, 소자 영역에 있는 실리콘 표면의 산소를 제거하고자 하는 경우, SiO2 등으로 형성된 소자 분리막도 동시에 에칭된다. 따라서, 이에 의해 발생된 산소가 실리콘 표면에 재부착된다. 이로 인해, 실리콘 표면의 산소의 제거는 특정한 조건 하에서 행할 필요가 있다.
본 발명자는, 실리콘 기판 상에 100 ㎚의 막 두께를 갖는 실리콘 산화막을 형성한 후, 희박 불산 처리에 의해 400 ㎛ × 400 ㎛의 크기의 콘택트홀을 실리콘 산화막으로 형성하였다. 계속해서, 일본 특허 공개 평5-214339호 공보 및 일본 특허 공개 평11-97434호 공보에 기재된 조건으로, HF 가스를 이용하여 1분간 처리하였다. 이에 의해, 실리콘 산화막의 막 두께는 감소하였다. 그러나, 개구부에서는 실리콘 산화막의 막 두께는 증가하여, 가장 얇은 부분에서도 2 ㎚의 막 두께를 갖고 있었다. 또한, 이 개구부의 표면 형상을 AFM(Atomic Force Microscope, 원자간력 현미경)을 이용하여 관찰한 바, 가장 평활한 샘플에서도 평균 5 ㎚ 이상의 표면 거칠기를 갖고 있었다. 희박 불산 처리 직후의 샘플에서는, 평균 0.4 ㎚ 정도의 표면 거칠기였으므로, HF 가스 처리에 의해 표면 거칠기가 심해져 있는 것이 판명되었다. 이는, 실리콘 기판의 표면에 있어서, 재산화와 에칭이 동시 또는 번갈아 발생하고 있는 것에 의한다고 생각할 수 있다. 본 발명에서는, 상술한 바와 같이 비산화성 가스의 분압을 100 ㎩ 이하로 하고, 처리 온도를 25 ℃ 내지 600 ℃ 범위 내로 함으로써, 이러한 문제를 해결할 수 있다.
다음에, 반응로 내로부터 잉여의 비산화성 가스나 반응에 의해 생성된 가스를 배기하고, 대신에 반응로 내에 산소를 도입함으로써 실리콘 기판(1)의 표면에 실리콘 산화막(8)을 형성한다[도2의 (d)]. 본 실시 형태에 있어서는, 실리콘 기판(1) 표면의 자연 산화막 제거로부터 실리콘 산화막(8) 형성까지의 동안, 실리콘 기판(1)을 대기에 노출시키지 않게 한다. 대기에 노출시키지 않음으로써, 먼지 등의 이물질이나 물 등이 실리콘 기판(1)에 부착되는 것을 방지할 수 있다. 구체적으로는, 자연 산화막을 제거한 후 반응로 내의 감압을 유지한 상태에서 실리콘 산화막의 형성을 행한다.
실리콘 산화막은, 실리콘의 산화 반응을 650 ℃ 내지 900 ℃ 범위 내의 온도로 행함으로써 치밀한 막으로 할 수 있다. 이 때, 승온 속도를 50 ℃/분 이상으로 하는 것이 바람직하다. 승온 속도가 빠를수록 실리콘 산화막의 막 두께는 작아진다. 또한, 도입되는 산소의 분압은 0.1 ㎩ 내지 500 ㎩ 범위 내인 것이 바람직하다. 이에 의해, 표면이 평활하고 서브 옥사이드의 함유량이 50 ％ 이하인 실리콘 산화막을 형성할 수 있다. 이 경우의 실리콘 산화막은, 실리콘 표면에 형성된 1 원자층 또는 2 원자층의 막이다.
다음에, 650 ℃ 내지 900 ℃ 범위의 온도로 유지한 상태에서, 반응로 내에 산소 가스, 수증기, 이산화질소 가스 또는 일산화질소 가스 등을 도입한다. 도입한 가스의 분압을 0.1 ㎩ 내지 500 ㎩ 범위 내로 하고, 이 상태로 1분간 내지 30분간 둠으로써 1 ㎚ 이하의 막 두께를 갖는 실리콘 산화막을 형성할 수 있다. 또, 도입된 산화성 가스의 분압이 낮을수록, 또한 산화 처리 온도가 낮을수록 실리콘 산화막의 막 두께는 작아진다.
산화성 가스를 이용한 가열 처리에 의해, 실리콘 산화막은 Si2O, SiO 및 Si2O3의 결합 상태로부터 SiO2의 결합 상태로 변화한다. 따라서, 실리콘 산화막 중에 포함되는 서브 옥사이드의 함유량을 감소시킬 수 있다. 예를 들어, 0.5 ㎚ 내지 1 ㎚ 정도의 막 두께를 갖는 실리콘 산화막에서는, 서브 옥사이드의 함유량은 20 ％ 이하가 된다. 또한, 0.5 ㎚ 이하의 막 두께를 갖는 실리콘 산화막에서는 서 브 옥사이드의 함유량은 20 ％ 내지 30 ％ 정도가 된다.
예를 들어, 반응로 내로부터 HF 가스를 제거한 후, 반응로 내에 산소 가스를 도입한다. 이 때, 산소 가스의 분압이 반응로 내에서 10 ㎩ 정도가 되게 한다. 다음에, 승온 속도 250 ℃/분에서 650 ℃ 정도까지 승온한다. 승온 후, 산소의 공급을 정지하고, 대신에 0.1 ㎩ 정도의 분압의 수증기를 반응로 내에 도입한다. 이 상태로 5분간 둠으로써, 막 두께 0.5 ㎚ 정도의 실리콘 산화막을 형성할 수 있다. 표 1에, 이 실리콘 산화막 중의 서브 옥사이드 함유량을 다른 방법에 의해 형성한 실리콘 산화막과 비교한 예를 나타낸다. 또, 측정은 X선 광전자 분광 분석 장치(X - ray Photoelectron Spectroscopy)를 이용하여 행하였다.
샘플 서브 옥사이드 함유량(％) SiO2 함유량(％)
제1 실시 형태 24 76
제1 비교예 63 37
제2 비교예 52 48
제3 비교예 55 45

표 1에 있어서, 제1 비교예는 희박 불산 수용액을 이용하여 실리콘 기판 표면의 세정을 행한 상태의 샘플이다. 또한, 제2 비교예는 희박 불산 수용액에 의한 세정 후, 650 ℃에서 5분간의 수증기 산화를 행한 샘플이다. 또한, 제3 비교예는 희박 불산 수용액에 의한 세정 후, 건조한 산소 가스를 이용하여 650 ℃에서 10분간 산화한 샘플이다.
또한, 표 1에 있어서 서브 옥사이드의 함유량이라 함은, Si2O, SiO 및 Si2O3 의 함유량을 말한다.
제1 비교예에서는 서브 옥사이드 함유량이 63 ％로 크기 때문에, 실리콘 기판의 표면에 흡착한 산소는 아직 완전한 SiO2 구조를 형성하지 않았다고 생각된다. 제2 비교예 및 제3 비교예에서는, 제1 비교예보다도 약간 작은 서브 옥사이드 함유량을 나타내므로, 실리콘 기판의 표면에 흡착된 산소의 일부가 Si02 구조를 형성하고 있다고 생각된다. 한편, 본 실시 형태에 의하면 서브 옥사이드 함유량은 24 ％가 되어, 제1 비교예 내지 제3 비교예에 대해 크게 감소한 값을 나타낸다. 이는, 희박 불산 수용액에 의한 세정 후에 불소를 포함하는 가스에 의해 자연 산화막의 제거를 행한 것에 의한 것이라 생각된다.
다음에, 실리콘 산화막(8) 상에 고유전율 절연막으로서 하프늄 규산화막(9)을 형성하여, 도2의 (d)에 도시하는 구조로 한다.
본 실시 형태에 있어서의 고유전율 절연막의 형성은 산소 가스, 오존 가스, 산소 래디컬 및 수증기 등의 산화성 가스를 이용하는 일 없이 행한다. 구체적으로는, 산소를 포함하는 원료를 이용한 CVD법에 따라 행한다. 여기서, 고유전율 절연막이 금속 산화막인 경우에는, 산소를 포함하는 금속 착체 등이 원료로서 사용된다. 또한, 고유전율 절연막이 금속 규산화막인 경우에는, 금속 또는 실리콘의 원료 내의 적어도 한 쪽이 산소를 포함하는 원료이면 좋다.
예를 들어, 실리콘 산화막을 형성한 후, 또한 반응로 내를 진공화함으로써 반응로 내의 수분을 제거한다. 다음에, 반응로 내의 온도를 250 ℃ 정도까지 강온 한 후, 테트라-t-부톡시하프늄과 Si2H6의 혼합 가스를 반응로 내로 도입한다. 이에 의해, 막 두께 2 ㎚ 정도의 하프늄 규산화막을 형성할 수 있다.
또, Si2H6 대신에 SiH4, 테트라에틸올소실리케이트(별칭 테트라에톡시실란), 테트라키스디에틸아미노실란, 테트라키스디메틸아미노실란, 테트라키스메틸에틸아미노실란, 트리스디에틸아미노실란, 트리스디메틸아미노실란 또는 트리스메틸에틸아미노실란 등을 이용해도 좋다.
또한, Si2H6 대신에 테트라에톡시실란 또는 메틸트리메톡시실란 등의 산소를 포함하는 것을 실리콘의 원료로서 이용해도 좋다. 이 경우, 하프늄의 원료로서는 테트라-t-부톡시하프늄 등의 산소를 포함하는 것을 이용해도 좋고, 테트라키스디에틸아미노하프늄 또는 테트라키스디메틸아미노하프늄 등의 산소를 포함하지 않는 것을 이용해도 좋다.
또한, 하프늄 산화막을 고유전율 절연막으로 하는 경우에는, 테트라-t-부톡시하프늄 또는 테트라키스-2, 2, 6, 6-테트라메틸-3, 5-헵탄디오나이트하프늄(별칭 테트라키스디피바로일메타나이트하프늄) 등의 산소를 포함하는 원료를 이용한다.
또한, 하프늄 규산화막이나 하프늄 산화막 대신에, 지르코늄, 랜턴 혹은 이트륨 규산화막 또는 지르코늄, 랜턴, 이트륨 혹은 알루미늄 산화막을 고유전율 절연막으로서 사용하는 경우에는, 상기한 하프늄 원료와 동일한 배위자(配位子)를 갖는 것을 이용할 수 있다.
또, 고유전율 절연막의 형성은 기초인 실리콘 산화막을 성막한 반응로와 동 일한 반응로 내에 있어서, 대기에 폭로하는 일 없이 행하는 것이 바람직하다. 단, 수시간 이내이면 실리콘 산화막 형성 후에 대기에 폭로해도 문제는 없다.
본 실시 형태에서는, 분위기 중에 산화성 가스가 존재하지 않는 상태에서 고유전율 절연막의 형성을 행하므로, 실리콘 산화막의 막 두께 증가를 억제할 수 있다.
고유전율 절연막을 형성한 후에는, 산화성 가스의 분위기 하에서 가열 처리를 행한다.
산화성 가스는, 예를 들어 산소 가스로 할 수 있다. 또한, 산소 가스는 오존 또는 산소 래디컬을 포함하고 있어도 좋다. 또한, 가열 처리는 100 ℃ 내지 400 ℃ 범위의 온도에서 행하는 것이 바람직하다. 이에 의해, 산화성 가스가 존재하지 않는 조건에서 성막함으로써 고유전율 절연막 중에 발생한 산소 결손부에 산소를 보충하여, 누설 전류 특성이 우수한 절연막으로 할 수 있다.
예를 들어, 산소 가스 또는 오존을 포함하는 산소 가스의 분위기 하에 있어서, 250 ℃에서 2분간의 가열 처리를 행한다. 이에 의해, 하프늄 규산화막에 발생한 산소 결손부에 산소를 보충할 수 있다.
다음에, 하프늄 규산화막(9) 상에 게이트 전극이 되는 다결정 실리콘막(15)을 형성한다. 다결정 실리콘막(15)의 형성은, 예를 들어 CVD법에 따라 행할 수 있다. 또, 다결정 실리콘막(15) 대신에 비정질 실리콘막을 이용해도 좋다. 그 후, 포토리소그래피법에 의해 레지스트 패턴(16)을 형성한다.
다음에, 도2의 (e)에 도시한 바와 같이 레지스트 패턴(16)을 마스크로 하여 다결정 실리콘막(15) 중에 B(붕소)를 이온 주입한다. 불필요해진 레지스트 패턴(16)을 제거한 후, 동일한 방법에 의해 P형 확산층인 다결정 실리콘막(15)에 P(인)을 이온 주입한다. 그 후, 가열 처리를 행함으로써 다결정 실리콘막(도핑된 실리콘막)(15)의 저항을 낮춘다.
다음에, 도2의 (f)에 도시한 바와 같이 포토리소그래피법에 의해 레지스트패턴(17)을 형성하고, 레지스트 패턴(17)을 마스크로 하여 다결정 실리콘막(15)을 에칭한다. 이에 의해, 게이트 전극(10)을 형성할 수 있다.
불필요해진 레지스트 패턴(17)을 제거한 후, 도3의 (a)에 도시한 바와 같이 새롭게 포토리소그래피법에 의해 레지스트 패턴(18)을 형성한다. 그리고, 게이트 전극(10) 및 레지스트 패턴(18)을 마스크로 하여, 실리콘 기판(1) 내의 N형 확산층(2)에 B(붕소)를 이온 주입한다. 동일한 방법에 의해, P형 확산층(3)에도 P(인)을 이온 주입한 후, 가열 처리에 의한 활성화를 행한다. 이에 의해, 도3의 (b)에 도시한 바와 같이 P형 익스텐션 영역(7) 및 N형 익스텐션 영역(19)을 형성할 수 있다.
다음에 도3의 (c)에 도시한 바와 같이, CVD법 등에 의해 전체면에 실리콘 산화막(11) 및 실리콘 질화막(12)을 차례로 형성한다. 그 후, 반응성 이온 에칭을 행하여 게이트 전극(10)의 측벽부를 남기고, 실리콘 산화막(11) 및 실리콘 질화막(12)을 제거함으로써 도3의 (d)의 구조로 한다.
다음에, 도3의 (e)에 도시한 바와 같이 포토리소그래피법에 의해 레지스트 패턴(20)을 형성하고, 레지스트 패턴(20) 및 측벽으로서의 실리콘 산화막(11) 및 실리콘 질화막(12)이 형성된 게이트 전극(10)을 마스크로 하여, 실리콘 기판(1) 내의 N형 확산층(2)에 B(붕소)를 이온 주입한다. 불필요해진 레지스트 패턴(20)을 제거한 후, 동일한 방법에 의해 P형 확산층(3)에 P(인)을 이온 주입한다. 계속해서, 가열 처리에 의한 활성화를 행함으로써, P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6)을 형성할 수 있다[도3의 (f)]. 그 후, 공지의 방법에 의해 층간 절연막, 콘택트 및 배선 등의 형성이 행해짐으로써 반도체 장치를 제조할 수 있다.
본 실시 형태에 따르면, 비산화성 가스를 이용하여 실리콘 기판 상의 자연 산화막을 제거한 후에 실리콘 산화막을 형성함으로써, 실리콘 산화막 중의 서브 옥사이드 함유량을 30 ％ 이하로 할 수 있다.
또 본 실시 형태에 따르면, 산화성 가스를 이용하는 일 없이 금속 산화막 또는 금속 규산화막을 형성함으로써, 기초 실리콘 산화막의 막 두께 증가를 억제할 수 있다.
또한 본 실시 형태에 따르면, 금속 산화막 또는 금속 규산화막을 형성한 후에 산화성 가스 분위기 하에서 가열 처리를 행함으로써, 금속 산화막 또는 금속 규산화막 중에 발생한 산소 결함부에 산소를 보충할 수 있다.
(제2 실시 형태)
본 실시 형태에 있어서는, 제1 절연막으로서 실리콘 산질화막을 이용하는 것을 특징으로 한다.
도4는 본 실시 형태에 관한 반도체 장치의 단면도의 일예이다.
도4에 도시한 바와 같이, 실리콘 기판(1)에는 N형 확산층(2), P형 확산층(3), 소자 분리 영역(4), P형 소스·드레인 확산층(5), N형 소스·드레인 확산층(6), P형 익스텐션 영역(7)이 형성되어 있다. 또한, P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6) 상에는, 니켈 실리사이드층(21)이 형성되어 있다. 또한, 니켈 실리사이드층(21) 대신에 코발트 실리사이드층 또는 티탄 실리사이드층 등의 다른 금속 실리사이드층이 형성되어 있어도 좋다.
한편, 실리콘 기판(1) 상에는 제1 절연막으로서의 실리콘 산질화막(22)이 형성되어 있다. 또한, 실리콘 산질화막(22) 상에는 제2 절연막으로서의 하프늄 규산화막(23)이 형성되어 있다. 여기서, 본 발명에 있어서는 제1 절연막과 제2 절연막으로 게이트 절연막을 구성하고 있다.
하프늄 규산화막(23) 상에는 게이트 전극(10)이 형성되어 있다. 게이트 전극(10)은 다결정 폴리실리콘막으로 이루어지고, 게이트 전극(10)의 측벽에는 실리콘 산화막(11) 및 실리콘 질화막(12)이 형성되어 있다. 또한, 게이트 전극(10)의 상부에는 니켈 실리사이드층(21)이 형성되어 있다. 또, 니켈 실리사이드층(21) 대신에, 코발트 실리사이드층 또는 티탄 실리사이드층 등의 다른 금속 실리사이드층이 형성되어 있어도 좋다.
본 실시 형태에 있어서는, 실리콘 산질화막(22)의 막 두께를 1 ㎚ 이하로 하고, 실리콘 산질화막(22) 중의 서브 옥사이드의 함유량을 30 ％ 이하로 한다. 또한, 하프늄 규산화막(23)으로서 질소를 포함하는 것을 이용한다. 질소를 포함하는 하프늄 규산화막 대신에, 질소를 포함하는 지르코늄 규산화막 및 질소를 포함하는 랜턴 규산화막 또는 질소를 포함하는 이트륨 규산화막을 이용해도 좋다. 또한, 하프늄, 지르코늄, 랜턴 및 이트륨으로 이루어지는 군으로부터 선택되는 2 종류 이상의 금속 규산화막에 질소가 함유된 것이라도 좋다. 또한, 하프늄, 지르코늄, 랜턴, 이트륨 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 산화막에 질소가 함유된 것이라도 좋다.
또, 본 실시 형태에 있어서 이용되는 제2 절연막으로서의 고유전율 절연막은, 질소를 포함하는 금속 규산화막 및 질소를 포함하는 금속 산화막에 한정되는 것은 아니다. 제1 실시 형태와 마찬가지로, 질소를 포함하지 않는 금속 규산화막 또는 질소를 포함하지 않는 금속 산화막이라도 좋다.
예를 들어, 실리콘 산질화막(22)의 막 두께를 0.8 ㎚, 서브 옥사이드 함유량을 25 ％ 이하로 하고, 질소를 포함하는 하프늄 규산화막(23)의 막 두께를 2.0 ㎚로 하면 EOT은 1.2 ㎚가 된다.
본 실시 형태에 의한 반도체 장치의 제조 방법에 대해, 도4 및 도5를 이용하여 이하에 설명한다.
우선, 제1 실시 형태에서 설명한 도2의 (a) 내지 도2의 (c)와 마찬가지로 하여, 실리콘 기판(1)의 소정 영역에 실리콘 산화막을 메우고, STI 구조의 소자 분리 영역(4) 및 희생 산화막(13)을 형성한 후 이온 주입에 의해 N형 확산층(2) 및 P형 확산층(3)을 형성한다.
다음에, NH4F(불화암모늄) 수용액 등을 이용하여 희생 산화막(13)을 제거한 다. 그 후, 0.5 ％ 내지 5 ％ 정도의 농도의 희박 불산 수용액을 이용하여, 실리콘 기판(1) 표면의 세정을 행한다. 세정 후, 즉시 실리콘 기판(1)을 반응로(도시하지 않음) 중에 넣어 진공화함으로써, 반응로 내의 산소 및 물을 충분히 제거한다. 계속해서, 반응로 내의 온도를 25 ℃ 내지 600 ℃ 범위 내의 정도로 한 후에, 반응로 내에 비산화성 가스를 도입한다. 이 때, 반응로 내에 있어서의 비산화성 가스의 분압이 100 ㎩ 이하인 것이 바람직하다.
비산화성 가스는, 예를 들어 불소를 포함하는 가스로 할 수 있다.
예를 들어, 반응로 내의 온도를 300 ℃로 승온한 후에, 반응로 내에 HF(불화수소) 가스를 도입한다. 이 때, HF 가스의 분압이 10 ㎩ 정도가 되게 한다. 이 상태로 5분간 둠으로써, 실리콘 기판의 표면에 형성된 자연 산화막을 제거할 수 있다.
불소를 포함하는 가스로서는, HF 가스 외에 ClF3 가스, F2 가스 또는 NF3 가스 등을 이용할 수 있다. 또한, 이들을 조합하여 이용해도 좋다.
또한, 불소를 포함하는 가스로서 CO 가스, H2 가스, CF4 가스, SF6 가스, He 가스, Ar 가스 및 N 가스의 혼합 가스를 이용해도 좋다. 이 경우, 온도는 250 ℃ 이상, 압력은 1 ㎩ 이하인 것이 바람직하다. CO 가스 및 H2 가스의 환원 작용에 의해, 자연 산화막을 제거할 수 있다. 또, CF4 가스, SF6 가스, He 가스, Ar 가스 및 N2 가스에 의해, 실리콘 기판(1) 상에 흡착하고 있는 산소를 제거할 수 있다. 또, 이들의 효과는 온도가 높아질수록 얻기 쉬워지지만, 장치에 부하를 고려하면 1,000 ℃ 이하인 것이 바람직하다.
또한, 비산화성 가스는 불소를 포함하지 않는 가스라도 좋다. 예를 들어, SiH4 가스 및 Si2H6 가스의 혼합 가스라도 좋다. 이 경우, 온도는 250 ℃ 내지 500 ℃ 범위 내, 압력은 0.1 ㎩ 이하인 것이 바람직하다. 온도가 500 ℃보다 높아지면, 이들 가스가 분해되어 Si가 성막되어 버리므로 바람직하지 않다. 압력이 0.1 ㎩보다 커진 경우도 마찬가지이다.
다음에, 반응로 내로부터 잉여의 비산화성 가스나 반응에 의해 생성된 가스를 배기한 후, 실리콘 기판(1)의 표면에 실리콘 산질화막(22)을 형성한다. 본 실시 형태에 있어서는, 실리콘 기판 표면의 자연 산화막 제거로부터 실리콘 산질화막 형성까지의 동안, 실리콘 기판을 대기에 노출시키지 않게 한다. 대기에 노출시키지 않게 함으로써, 먼지 등의 이물질이나 물 등이 실리콘 기판에 부착되는 것을 방지할 수 있다. 구체적으로는, 자연 산화막을 제거한 후 반응로 내의 감압을 유지한 상태에서 실리콘 산질화막의 형성을 행한다.
실리콘 산질화막은, 우선 실리콘 산화막을 형성하고, 계속해서 이를 질화함으로써 형성할 수 있다. 구체적으로는, 제1 실시 형태과 마찬가지로 하여 형성한 실리콘 산화막을 NH3(암모니아) 분위기 중에서 가열 처리함으로써 질화한다. 예를 들어, NH3의 분압을 1 ㎩ 내지 10,000 ㎩로 하고, 600 ℃ 내지 900 ℃ 범위의 온도에서 1분간 내지 10분간 가열 처리한다.
실리콘 산질화막의 막 두께는, 먼저 형성되는 실리콘 산화막의 막 두께에 의존한다. 따라서, 예를 들어 막 두께가 얇은 실리콘 산질화막을 형성하는 경우에는, 막 두께가 얇은 실리콘 산화막을 형성해 두는 것이 필요해진다.
예를 들어, 반응로 내로부터 HF 가스를 제거한 후, 반응로 내에 산소 가스를 도입한다. 이 때, 산소 가스의 분압이 반응로 내에서 10 ㎩ 정도가 되게 한다. 다음에, 승온 속도 250 ℃/분에서 650 ℃ 정도까지 승온한다. 승온 후, 산소의 공급을 정지하고, 대신에 0.1 ㎩ 정도의 분압의 수증기를 반응로 내로 도입한다. 이 상태로 3분간 둠으로써, 막 두께 0.4 ㎚ 정도의 실리콘 산화막을 형성할 수 있다. 다음에, 반응로 내를 다시 진공화하여 수분 등을 제거한 후, 반응로 내로 NH3 가스를 도입한다. 온도를 650 ℃로 유지하고, NH3 가스의 분압을 100 ㎩로 한 상태에서 5분간 둔다. 이에 의해, 0.8 ㎚ 정도의 막 두께의 실리콘 산질화막을 형성할 수 있다.
다음에, 실리콘 산질화막(22) 상에 제2 절연막으로서 질소를 포함하는 하프늄 규산화막(23)을 형성한다.
본 실시 형태에 있어서의 제2 절연막으로서의 고유전율 절연막의 형성은, 제1 실시 형태과 마찬가지로 산소 가스, 오존 가스, 산소 래디컬 및 수증기 등의 산화성 가스를 이용하는 일 없이 행한다. 구체적으로는, 산소를 포함하는 원료를 이용한 CVD법에 따라 행한다. 여기서, 고유전율 절연막이 금속 산화막인 경우에는, 산소를 포함하는 금속 착체 등이 원료로서 사용된다. 또한, 고유전율 절연막 이 금속 규산화막인 경우에는 금속 또는 실리콘의 원료 중 적어도 한 쪽이 산소를 포함하는 원료이면 좋다.
예를 들어, 실리콘 산질화막을 형성한 후 반응로 내의 온도를 250 ℃ 정도까지 낮춘다. 계속해서, 테트라-t-부톡시하프늄, Si2H6 및 NH3의 혼합 가스를 반응로 내로 도입한다. 이에 의해, 막 두께 2 ㎚ 정도의 질소를 포함하는 하프늄 규산화막을 형성할 수 있다.
또한, Si2H6 대신에 SiH4, 테트라에틸올소실리케이트(별칭 테트라에톡시실란), 테트라키스디에틸아미노실란, 테트라키스디메틸아미노실란, 테트라키스메틸에틸아미노실란, 트리스디에틸아미노실란, 트리스디메틸아미노실란 또는 트리스메틸에틸아미노실란 등을 이용해도 좋다.
또한, Si2H6 대신에 테트라에톡시실란 또는 메틸트리메톡시실란 등의 산소를 포함하는 것을 실리콘의 원료로서 이용해도 좋다. 이 경우, 하프늄의 원료로서는 테트라-t-부톡시하프늄 등의 산소를 포함하는 것을 이용해도 좋고, 테트라키스디에틸아미노하프늄 또는 테트라키스디메틸아미노하프늄 등의 산소를 포함하지 않는 것을 이용해도 좋다.
또한, 하프늄 산화막을 고유전율 절연막으로 하는 경우에는, 테트라-t-부톡시하프늄 또는 테트라키스-2, 2, 6, 6-테트라메틸-3, 5-헵탄디오나이트하프늄(별칭 테트라키스디피바로일메타나이트하프늄) 등의 산소를 포함하는 원료를 이용한다.
또한, 하프늄 규산화막이나 하프늄 산화막 대신에, 지르코늄, 랜턴 혹은 이 트륨 규산화막 또는 지르코늄, 랜턴, 이트륨 혹은 알루미늄 산화막을 고유전율 절연막으로서 사용하는 경우에는, 상기한 하프늄 원료와 동일한 배위자를 갖는 것을 이용할 수 있다.
본 실시 형태에서는, 분위기 중에 산화성 가스가 존재하지 않는 상태에서 고유전율 절연막의 형성을 행하기 때문에, 실리콘 산질화막의 막 두께 증가를 억제할 수 있다.
고유전율 절연막을 형성한 후에는, 제1 실시 형태과 마찬가지로 산소 가스 또는 산소 래디컬 혹은 오존을 포함하는 산소 가스의 분위기 하에서 가열 처리를 행한다. 이에 의해, 고유전율 절연막 중에 발생한 산소 결손부에 산소를 보충할 수 있다. 예를 들어, 산소 가스 또는 오존을 포함하는 산소 가스의 분위기 하에 있어서, 250 ℃에서 2분간의 가열 처리를 행함으로써 하프늄 규산화막에 발생한 산소 결손부에 산소를 보충할 수 있다.
또, 하프늄 규산화막의 표면 부근에서의 질소 농도를 높이고자 하는 경우에는, 상기한 가열 처리 후 다시 NH3 분위기 중에서 가열 처리를 행한다. 예를 들어, 가열로 내의 분위기를 NH3 가스 분위기로 하고, 250 ℃ 내지 850 ℃까지 승온 속도 250 ℃/분으로 승온한 후, 소정 시간 가열 처리를 행한다.
또한, 본 실시 형태에 있어서는 실리콘 기판 상에 실리콘 산화막 및 하프늄 규산화막을 차례로 형성한 후 질화 처리를 행함으로써, 실리콘 산화막을 실리콘 산질화막으로 바꾸어도 좋다. 예를 들어, 전술한 방법에 따라서 실리콘 기판 상에 실리콘 산화막을 형성한다. 다음에, 실리콘 산화막 상에 하프늄 규산화막을 형성한다. 그 후, 산화성 가스 분위기 중에서 가열 처리를 행함으로써, 하프늄 규산화막 중에 발생한 산소 결손부에 산소를 보충한다. 계속해서, 분압 1,000 ㎩의 NH3 분위기 중에 있어서 850 ℃의 온도로 가열 처리함으로써, 실리콘 산화막을 실리콘 산질화막으로 바꿀 수 있다. 또, 실리콘 산화막을 질화할 때에 실리콘 산화막으로부터 방출된 산소에 의해서도, 하프늄 규산화막 중의 산소 결손부에 산소를 보충하는 것이 가능하다.
다음에, 제1 실시 형태에서 설명한 도2의 (e) 내지 도2의 (f)와 마찬가지로 하여, 게이트 전극(10)을 형성한다. 우선, 하프늄 규산화막(23) 상에 게이트 전극이 되는 다결정 실리콘막을 형성한다. 다결정 실리콘막 대신에 비정질 실리콘막을 이용해도 좋다. 그 후, 다결정 실리콘막 중에 이온 주입을 행한 후, 다결정 실리콘막을 에칭하여 게이트 전극(10)을 형성한다.
다음에, 게이트 전극(10)을 마스크로 한 에칭에 의해, P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6) 상의 실리콘 산질화막(22) 및 하프늄 규산화막(23)을 제거한다(도5). 그 후, 제1 실시 형태와 마찬가지로 하여, 게이트 전극(10)의 측벽에 실리콘 산화막(11) 및 실리콘 질화막(12)을 형성한다.
다음에, 니켈막(도시하지 않음) 및 질화 티탄막(도시하지 않음)을 차례로 성막하여 가열 처리함으로써, 니켈과 실리콘을 반응시켜 니켈 실리사이드를 형성한다. 계속해서, 질화 티탄막 및 미반응 니켈막을 에칭에 의해 제거함으로써, 게이 트 전극(10), P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6) 상에 선택적으로 니켈 실리사이드층(21)을 형성할 수 있다.
니켈 실리사이드층(21)을 형성한 후에는, 제1 실시 형태에서 설명한 도3의 (a) 내지 도3의 (f)와 마찬가지로 하여, P형 익스텐션 영역(7) 및 N형 익스텐션 영역(19)을 형성한 후, P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6)을 형성한다. 그 후, 공지의 방법에 의해 층간 절연막, 콘택트 및 배선 등의 형성을 행함으로써 반도체 장치를 제조할 수 있다.
표 2는 제1 실시 형태와 제2 실시 형태에 대해, 실리콘 기판과 제1 절연막과의 계면 준위 밀도를 비교한 결과의 일예이다. 표 2에 있어서, 서브 옥사이드 함유량이라 함은, 실리콘 산화막 또는 실리콘 산질화막 중에 포함되는 서브 옥사이드의 양을 말한다.
제1 절연막 계면 준위 밀도(㎝－2eV－1)
서브 옥사이드 함유량 30 ％ 서브 옥사이드 함유량 50 ％
실리콘 산화막 (제1 실시 형태) 1.8 × 1010 7 × 1010
실리콘 산질화막 (제2 실시 형태) 1.8 × 1010 2 × 1011

디바이스 특성의 관점으로부터는, 일반적으로 계면 준위 밀도는 낮은 쪽이 바람직하다. 구체적으로는, 계면 준위 밀도가 2 × 1010 ㎝-2eV-1 이하의 값이면, 디바이스 특성에 부여하는 영향은 작을 것이라 생각된다. 한편, 표 2로부터 계면 준 위 밀도와, 제1 절연막 중에 포함되는 서브 옥사이드의 함유량과의 사이에는 상관 관계가 있다는 것을 알 수 있다. 따라서, 표 2에 따르면 실리콘 산화막 및 실리콘 산질화막 중 어느 하나를 이용한 경우라도, 서브 옥사이드의 함유량을 30 ％ 이하로 하는 것이 디바이스 특성의 점으로부터 바람직하다고 할 수 있다.
본 실시 형태에 따르면, 비산화성 가스를 이용하여 실리콘 기판 상의 자연 산화막을 제거한 후에 실리콘 산질화막을 형성함으로써, 실리콘 산질화막 중의 서브 옥사이드 함유량을 30 ％ 이하로 할 수 있다.
또한 본 실시 형태에 따르면, 산화성 가스를 이용하는 일 없이 금속 산화막 또는 금속 규산화막을 형성함으로써, 기초 실리콘 산질화막의 막 두께 증가를 억제할 수 있다.
(제3 실시 형태)
도6은 본 실시 형태에 관한 반도체 장치의 단면도의 일예이며, 제2 실시 형태에서 설명한 도4와 동일한 구조를 갖고 있다. 단, 본 실시 형태에 있어서는 제1 절연막으로서 실리콘 질화막을 이용하는 것을 특징으로 한다.
도6에 도시한 바와 같이, 실리콘 기판(1)에는 N형 확산층(2), P형 확산층(3), 소자 분리 영역(4), P형 소스·드레인 확산층(5), N형 소스·드레인 확산층(6), P형 익스텐션 영역(7)이 형성되어 있다. 또한, P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6) 상에는, 니켈 실리사이드층(21)이 형성되어 있다. 또한, 니켈 실리사이드층(21) 대신에 코발트 실리사이드층 또는 티탄 실리사이드층 등의 다른 금속 실리사이드층이 형성되어 있어도 좋다.
한편, 실리콘 기판(1) 상에는 제1 절연막으로서의 실리콘 질화막(24)이 형성되어 있다. 또한, 실리콘 질화막(24) 상에는 제2 절연막으로서의 하프늄 규산화막(25)이 형성되어 있다. 여기서, 본 발명에 있어서는 제1 절연막과 제2 절연막으로 게이트 절연막을 구성하고 있다.
하프늄 규산화막(25) 상에는 게이트 전극(10)이 형성되어 있다. 게이트 전극(10)은 다결정 폴리실리콘막으로 이루어지고, 게이트 전극(10)의 측벽에는 실리콘 산화막(11) 및 실리콘 질화막(12)이 형성되어 있다. 또한, 게이트 전극(10)의 상부에는 니켈 실리사이드층(21)이 형성되어 있다. 또한, 니켈 실리사이드층(21) 대신에 코발트 실리사이드층 또는 티탄 실리사이드층 등의 다른 금속 실리사이드층이 형성되어 있어도 좋다.
본 실시 형태에 있어서는, 실리콘 질화막(24)의 막 두께를 1 ㎚ 이하로 하고, 실리콘 질화막(24) 중의 산소 농도를 0.1 atom ％ 미만으로 한다. 또한, 하프늄 규산화막(25)으로서 질소를 포함하는 것을 이용한다. 질소를 포함하는 하프늄 규산화막 대신에, 질소를 포함하는 지르코늄 규산화막, 질소를 포함하는 랜턴 규산화막 또는 질소를 포함하는 이트륨 규산화막을 이용해도 좋다. 또한, 하프늄, 지르코늄, 랜턴 및 이트륨으로 이루어지는 군으로부터 선택되는 2 종류 이상의 금속 규산화막에 질소가 함유된 것이라도 좋다. 또한, 하프늄, 지르코늄, 랜턴, 이트륨 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 산화막에 질소가 함유된 것이라도 좋다.
또, 본 실시 형태에 있어서 이용되는 제2 절연막은 질소를 포함하는 금속 규 산화막 및 질소를 포함하는 금속 산화막에 한정되는 것은 아니다. 제1 실시 형태와 마찬가지로, 질소를 포함하지 않는 금속 규산화막 또는 질소를 포함하지 않는 금속 산화막이라도 좋다.
예를 들어, 실리콘 질화막(24)의 막 두께를 0.9 ㎚, 산소 농도를 0.1 atom ％ 미만으로 하고, 질소를 포함하는 하프늄 규산화막(25)의 막 두께를 2.0 ㎚로 하면 EOT은 1.2 ㎚가 된다.
본 실시 형태에 의한 반도체 장치의 제조 방법에 대해 이하에 설명한다.
우선, 제1 실시 형태에서 설명한 도2의 (a) 내지 도2의 (c)와 마찬가지로 하여, 실리콘 기판(1)의 소정 영역에 실리콘 산화막을 메우고, STI 구조의 소자 분리 영역(4) 및 희생 산화막(13)을 형성한 후 이온 주입에 의해 N형 확산층(2) 및 P형 확산층(3)을 형성한다.
다음에, NH4F(불화암모늄) 수용액 등을 이용하여 희생 산화막(13)을 제거한다. 그 후, 0.5 ％ 내지 5 ％ 정도의 농도의 희박 불산 수용액을 이용하여, 실리콘 기판(1) 표면의 세정을 행한다. 세정 후, 즉시 실리콘 기판(1)을 반응로(도시하지 않음) 내에 넣어 진공화함으로써, 반응로 내의 산소 및 물을 충분히 제거한다. 계속해서, 반응로 내의 온도를 25 ℃ 내지 600 ℃ 범위 내의 온도로 한 후에 반응로 내로 비산화성 가스를 도입한다. 이 때, 반응로 내에 있어서의 비산화성 가스의 분압이 100 ㎩ 이하인 것이 바람직하다.
비산화성 가스는, 예를 들어 불소를 포함하는 가스로 할 수 있다.
예를 들어, 반응로 내의 온도를 300 ℃로 승온한 후에 반응로 내로 HF(불화수소) 가스를 도입한다. 이 때, HF 가스의 분압이 10 ㎩ 정도가 되게 한다. 이 상태로 5분간 둠으로써, 실리콘 기판의 표면에 형성된 자연 산화막을 제거할 수 있다.
불소를 포함하는 가스로서는, HF 가스 외에 ClF3 가스, F2 가스 또는 NF3 가스 등을 이용할 수 있다. 또한, 이들을 조합하여 이용해도 좋다.
또한, 불소를 포함하는 가스로서 CO 가스, H2 가스, CF4 가스, SF6 가스, He 가스, Ar 가스 및 N 가스의 혼합 가스를 이용해도 좋다. 이 경우, 온도는 250 ℃ 이상, 압력은 1 ㎩ 이하인 것이 바람직하다. CO 가스 및 H 가스의 환원 작용에 의해, 자연 산화막을 제거할 수 있다. 또, CF4 가스, SF6 가스, He 가스, Ar 가스 및 N2 가스에 의해, 실리콘 기판(1) 상에 흡착하고 있는 산소를 제거할 수 있다. 또한, 이들의 효과는 온도가 높아질수록 얻기 쉬워지지만, 장치에 부하를 고려하면 1,000 ℃ 이하인 것이 바람직하다.
또한, 비산화성 가스는 불소를 포함하지 않는 가스라도 좋다. 예를 들어, SiH4 가스 및 Si2H6 가스의 혼합 가스라도 좋다. 이 경우, 온도는 250 ℃ 내지 500 ℃ 범위 내, 압력은 0.1 ㎩ 이하인 것이 바람직하다. 온도가 500 ℃보다 높아지면, 이들 가스가 분해되어 Si가 성막되어 버리므로 바람직하지 않다. 압력이 0.1 ㎩보다 커진 경우도 마찬가지이다.
다음에, 반응로 내로부터 잉여의 비산화성 가스나 반응에 의해 생성된 가스를 배기한 후, 실리콘 기판(1)의 표면에 실리콘 질화막(24)을 형성한다. 본 실시 형태에 있어서는, 실리콘 기판 표면의 자연 산화막 제거로부터 실리콘 질화막 형성까지의 동안, 실리콘 기판을 대기에 노출시키지 않게 한다. 대기에 노출시키지 않음으로써, 먼지 등의 이물질이나 물 등이 실리콘 기판에 부착되는 것을 방지할 수 있다. 구체적으로는, 자연 산화막을 제거한 후 반응로 내의 감압을 유지한 상태에서 실리콘 질화막의 형성을 행한다.
실리콘 질화막의 형성은 다음과 같이 하여 행할 수 있다. 즉, 분압이 1 ㎩ 내지 10,000 ㎩ 범위 내인 NH3 가스 분위기 중에 실리콘 기판을 두고, 50 ℃/분 이상의 승온 속도로 600 ℃ 내지 900 ℃ 범위 내의 온도까지 승온한 후, 1분간 내지 30분간의 가열 처리를 행한다. 이 때, 승온 후의 NH3 가스의 분압도 1 ㎩ 내지 10,000 ㎩ 범위 내에 있게 한다. 이에 의해, 실리콘 기판 상에 1 ㎚ 이하의 막 두께를 갖고 산소 농도가 0.1 atom ％ 미만인 실리콘 질화막을 형성할 수 있다.
종래법에 따르면, 실리콘 기판의 표면에 직접 실리콘 질화막을 형성하면 캐리어를 포획 또는 방출하는 준위가 발생한다는 문제가 있었다. 이는, 실리콘 기판과 실리콘 질화막과의 계면 부근에 산소가 존재하는 것에 의한 것이다. 본 실시 형태에 따르면, 실리콘 기판 표면의 산소를 제거한 후에 실리콘 질화막의 형성을 행하므로, 실리콘 기판과 실리콘 질화막과의 계면 부근에 있어서의 산소의 양을 감소시킬 수 있다. 따라서, 실리콘 기판의 표면 및 실리콘 질화막에 대해, 캐리어의 포획 또는 방출이 발생하는 준위의 발생을 억제하는 것이 가능해진다.
일본 특허 공개 제2002-324902호 공보에는, 수소 원자와 실리콘 원자와의 화학 결합을 포함하지 않는 실리콘 질화막 또는 실리콘 산질화막을 이용함으로써, 양호한 디바이스 특성을 얻는 것이 기재되어 있다. 한편, 본 실시 형태에 있어서는 수소 원자와 실리콘 원자와의 화학 결합을 포함하는 실리콘 질화막이 형성되지만, 이를 원인으로 하는 특성의 저하는 확인되지 않았다.
또한, EOT가 1.2 ㎚이고 B(붕소)의 도우즈량이 1 × 1018㎝-3인 N 채널 트랜지스터에 있어서, 실리콘 질화막 중의 산소 농도가 0.1 ％인 경우에 1.0 MV/㎝의 절연 파괴 전압에 있어서의 캐리어 이동도는 220 ㎠/Vs였다. 한편, 실리콘 질화막 중의 산소 농도가 0.5 ％인 경우에는, 동일한 조건 하에서의 캐리어 이동도는 60 ㎠/Vs였다. 따라서, 220 ㎠/Vs보다도 큰 값의 이동도를 얻기 위해서는, 실리콘 질화막 중의 산소 농도를 0.1 ％보다도 작게 하는 것이 바람직하다.
예를 들어, 반응로 내로부터 HF 가스를 제거한 후 반응로 내에 NH3 가스를 도입한다. 이 때, NH3 가스의 분압이 반응로 내에서 1,000 ㎩ 정도가 되게 한다. 다음에, 승온 속도 250 ℃/분에서 750 ℃ 정도까지 승온한 후 NH3 가스의 분압을 100 ㎩로 낮추고 이 상태로 7분간 둠으로써, 막 두께 0.8 ㎚ 정도의 실리콘 질화막을 형성할 수 있다.
다음에, 실리콘 질화막(24) 상에 제2 절연막으로서 질소를 포함하는 하프늄 규산화막(25)을 형성한다.
본 실시 형태에 있어서의 제2 절연막으로서의 고유전율 절연막의 형성은, 제1 실시 형태과 마찬가지로 산소 가스, 오존 가스, 산소 래디컬 및 수증기 등의 산화성 가스를 이용하는 일 없이 행한다. 구체적으로는, 산소를 포함하는 원료를 이용한 CVD법에 따라 행한다. 여기서, 고유전율 절연막이 금속 산화막인 경우에는 산소를 포함하는 금속 착체 등이 원료로서 사용된다. 또한, 고유전율 절연막이 금속 규산화막인 경우에는, 금속 또는 실리콘 원료 중 적어도 한 쪽이 산소를 포함하는 원료이면 좋다.
예를 들어, 실리콘 질화막을 형성한 후 반응로 내의 온도를 250 ℃ 정도까지 낮춘다. 계속해서, 테트라-t-부톡시하프늄, Si2H6 및 NH3의 혼합 가스를 반응로 내로 도입한다. 이에 의해, 막 두께 2 ㎚ 정도의 질소를 포함하는 하프늄 규산화막을 형성할 수 있다.
또, Si2H6 대신에 SiH4, 테트라에틸올소실리케이트(별칭 테트라에톡시실란), 테트라키스디에틸아미노실란, 테트라키스디메틸아미노실란, 테트라키스메틸에틸아미노실란, 트리스디에틸아미노실란, 트리스디메틸아미노실란 또는 트리스메틸에틸아미노실란 등을 이용해도 좋다.
또한, Si2H6 대신에 테트라에톡시실란 또는 메틸트리메톡시실란 등의 산소를 포함하는 것을 실리콘의 원료로서 이용해도 좋다. 이 경우, 하프늄의 원료로서는 테트라-t-부톡시하프늄 등의 산소를 포함하는 것을 이용해도 좋고, 테트라키스디에틸아미노하프늄 또는 테트라키스디메틸아미노하프늄 등의 산소를 포함하지 않는 것 을 이용해도 좋다.
또, 하프늄 산화막을 고유전율 절연막으로 하는 경우에는, 테트라-t-부톡시하프늄 또는 테트라키스-2, 2, 6, 6-테트라 메틸-3, 5-헵탄 디오나이트하프늄(별칭 테트라키스디피바로일메타나이트하프늄) 등의 산소를 포함하는 원료를 이용한다.
또한, 하프늄 규산화막이나 하프늄 산화막 대신에, 지르코늄, 랜턴 혹은 이트륨의 규산화막 또는 지르코늄, 랜턴, 이트륨 혹은 알루미늄의 산화막을 고유전율 절연막으로서 사용하는 경우에는, 상기한 하프늄 원료와 동일한 배위자를 갖는 것을 이용할 수 있다.
본 실시 형태에서는, 분위기 중에 산화성 가스가 존재하지 않는 상태에서 고유전율 절연막의 형성을 행하기 때문에, 실리콘 질화막의 산화에 의한 막 두께 증가를 억제할 수 있다.
고유전율 절연막을 형성한 후에는, 제1 실시 형태과 마찬가지로 산소 가스 또는 산소 래디컬 혹은 오존을 포함하는 산소 가스의 분위기 하에서 가열 처리를 행한다. 이에 의해, 고유전율 절연막 중에 발생한 산소 결손부에 산소를 보충할 수 있다. 예를 들어, 산소 가스 또는 오존을 포함하는 산소 가스의 분위기 하에 있어서, 250 ℃에서 2분간의 가열 처리를 행함으로써 하프늄 규산화막에 발생된 산소 결손부에 산소를 보충할 수 있다.
다음에, 제1 실시 형태에서 설명한 도2의 (e) 내지 도2의 (f)와 마찬가지로 하여, 하프늄 규산화막(25) 상에 게이트 전극이 되는 다결정 실리콘막을 형성한다. 다결정 실리콘막 대신에 비정질 실리콘막을 이용해도 좋다. 그 후, 다결정 실리콘 막 중에 이온 주입을 행한 후, 다결정 실리콘막을 에칭하여 게이트 전극(10)을 형성한다.
다음에, 제2 실시 형태에서 설명한 도5에 도시한 바와 같이 하여 게이트 전극(10), P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6) 상에 선택적으로 니켈 실리사이드층(21)을 형성한다.
니켈 실리사이드층(21)을 형성한 후에는, 제1 실시 형태에서 설명한 도3의 (a) 내지 도3의 (f)와 마찬가지로 하여, P형 익스텐션 영역(7) 및 N형 익스텐션 영역(19)을 형성한 후, P형 소스·드레인 확산층(5) 및 N형 소스·드레인 확산층(6)을 형성한다. 그 후, 공지의 방법에 따라 층간 절연막, 콘택트 및 배선 등의 형성을 행함으로써 반도체 장치를 제조할 수 있다.
본 실시 형태에 따르면, 비산화성 가스를 이용하여 실리콘 기판 상의 자연 산화막을 제거한 후에, 실리콘 기판 상에 막 두께가 1 ㎚ 이하에서 산소 농도가 0.1 atom ％ 미만인 실리콘 질화막을 형성함으로써, 실리콘 기판의 표면 및 실리콘 질화막에 대해 캐리어의 포획 또는 방출이 발생하는 준위의 발생을 억제하는 것이 가능해진다.
다음에, 본 발명의 반도체 장치의 제조 방법을 실시하는 데에 있어서 적합한 반응로에 대해 서술한다.
제1 실시 형태 내지 제3 실시 형태에서 사용되는 반응로로서는, 예를 들어 반응로의 본체가 석영으로 구성되어 있고, 본체의 외부로부터 가열할 수 있는 기구를 구비하고 있는 것이 바람직하다. 또, 반응 등에 사용되는 가스는 유량 제어 기 구를 거쳐서 본체에 도입되는 것이 바람직하다. 또한, 본체 내부의 압력을 제어하여 배기 가능한 기구를 구비하고 있는 것이 바람직하다. 이러한 반응로를 이용함으로써, 실리콘 기판 표면의 산소 제거로부터 고유전율 절연막의 형성 공정, 또는 그 후의 가열 처리 공정까지의 동안, 실리콘 기판을 대기에 노출시킬 필요가 없다. 따라서, 실리콘 기판으로의 먼지 등의 이물질의 부착이나 수분 등의 흡착을 방지할 수 있다.
또, 상기한 반응로를 이용하여 본 발명에 따른 반도체 장치의 제조 방법을 실시한 경우, 반응로 본체의 내벽에는 금속 산화막 또는 금속 규산화막을 구성하는 금속 등이 부착된다. 이 상태에서, 다시 본 발명에 따른 반도체 장치의 제조 방법을 실시하면, 부착된 금속이 불순물이 되어 실리콘 기판에 부착되고 실리콘 기판과 게이트 절연막과의 계면에 이 불순물에 기인한 준위를 형성하므로, 디바이스 특성의 저하를 초래한다. 그래서, 예를 들어 도7에 도시하는 운용 시퀀스에 따라서 반응로의 클리닝을 행할 필요가 있다.
도7은 상기한 반응로를 제2 실시 형태에서 설명한 공정에 적용한 경우의 일예이다. 웨이퍼를 로드하여 실리콘 기판 표면의 산소 제거를 행한 후, 제1 절연막 및 제2 절연막을 차례로 형성한다. 다음에, 산화성 가스 분위기 하에서 가열 처리를 행한 후 NH3 가스 분위기 하에서 가열 처리를 행함으로써, 제2 절연막 표면에서의 질소 농도를 높인다. 그 후, 웨이퍼를 언로드하여 반응로 내의 클리닝을 행한다.
클리닝은, 예를 들어 반응로의 본체 내부에 비산화성 가스(예를 들어, 불소를 포함하는 가스)를 도입함으로써 행할 수 있다. 이 경우, 성막되는 금속 산화막 또는 금속 규산화막의 막 두께는 수 ㎚로 매우 얇은 것이므로, 제1 실시 형태 내지 제3 실시 형태에서 서술한 실리콘 기판 표면의 산소 제거 공정와 동일한 온도 및 압력으로 클리닝할 수 있다. 단, 내부에 부착된 금속 산화막 또는 금속 규산화막이 제거되면 충분하므로, 엄밀하게 이 산소 제거 공정과 동일한 조건으로 할 필요는 없다. 또, 클리닝에 필요로 하는 시간은 성막된 막의 종류 및 막 두께에 따라서 적절하게 설정하는 것이 바람직하다.
클리닝을 종료한 후에는 다시 웨이퍼를 로드하여 상기한 공정을 반복한다.
이상, 본 발명의 실시 형태에 대해 서술하였지만 본 발명은 이들에 한정되는 것은 아니며, 본 발명의 취지를 일탈하지 않는 범위에서 변형하는 것이 가능하다. 예를 들어, 매립형 게이트 전극을 갖는 MIS형 트랜지스터에도 본 발명을 적용할 수 있다. 이 경우, 게이트 전극으로서는 제1 실시 형태 내지 제3 실시 형태에서 설명한 불순물 도프 실리콘을 이용할 수 있다. 또한, 텅스텐막, 티탄막, 루테늄막, 탄탈막 혹은 하프늄막 등의 금속막 또는 이들 질화막 등을 게이트 전극으로서 이용할 수도 있다.
본 발명에 따르면, 기초 실리콘 산화막의 막 두께 증가를 억제하여 우수한 디바이스 특성을 갖는 반도체 장치를 얻을 수 있다.

Claims (23)

  1. 실리콘 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제2 절연막을 갖는 반도체 장치이며, 상기 제1 절연막은 막 두께가 0 초과 1 ㎚ 이하이고 서브 옥사이드의 함유량이 0 초과 30 ％ 이하인 실리콘 산화막이며, 상기 제2 절연막은 고유전율 절연막인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 고유전율 절연막은 금속 산화막 또는 금속 규산화막인 반도체 장치.
  3. 제2항에 있어서, 상기 금속 산화막은 하프늄, 지르코늄, 랜턴 및 이트륨으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 산화막인 반도체 장치.
  4. 제2항에 있어서, 상기 금속 규산화막은 하프늄, 지르코늄, 랜턴, 이트륨 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 규산화막인 반도체 장치.
  5. 제4항에 있어서, 상기 금속 규산화막이 질소를 포함하는 반도체 장치.
  6. 실리콘 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제2 절연막을 갖는 반도체 장치이며, 상기 제1 절연막은 막 두께가 0 초과 1 ㎚ 이하이며 서브 옥사이드의 함유량이 0 초과 30 ％ 이하인 실리콘 산질화막이고, 상기 제2 절연막은 고유전율 절연막인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 고유전율 절연막은 금속 산화막 또는 금속 규산화막인 반도체 장치.
  8. 제7항에 있어서, 상기 금속 산화막은 하프늄, 지르코늄, 랜턴 및 이트륨으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 산화막인 반도체 장치.
  9. 제7항에 있어서, 상기 금속 규산화막은 하프늄, 지르코늄, 랜턴, 이트륨 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1 종류의 금속 규산화막인 반도체 장치.
  10. 제9항에 있어서, 상기 금속 규산화막이 질소를 포함하는 반도체 장치.
  11. 실리콘 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 제2 절연막을 갖는 반도체 장치이며, 상기 제1 절연막은 막 두께가 0 초과 1 ㎚ 이하이고 산소 함유량이 0 초과 0.1 atom ％ 미만인 실리콘 질화막이고, 상기 제2 절연막은 고유전율 절연막인 것을 특징으로 하는 반도체 장치.
  12. 감압 하에 있어서 비산화성 가스로 실리콘 기판의 표면을 처리하는 공정과, 감압을 유지한 상태에서 상기 실리콘 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 산소를 포함하는 원료를 이용하여 제2 절연막으로서의 금속 산화막을 형성하는 공정과, 상기 금속 산화막을 산화성 가스 분위기 하에서 가열 처리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 감압 하에 있어서 비산화성 가스로 실리콘 기판의 표면을 처리하는 공정과, 감압을 유지한 상태에서 상기 실리콘 기판 상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막 상에 산소를 포함하는 원료를 이용하여 제2 절연막으로서의 금속 규산화막을 형성하는 공정과, 상기 금속 규산화막을 산화성 가스 분위기 하에서 가열 처리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 가열 처리 후에 상기 제2 절연막 표면에서의 질소 농도를 높이는 처리를 행하는 공정을 더 갖는 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 질소 농도를 높이는 처리는 암모니아 가스 분위기 하에서의 가열 처리인 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 상기 질소 농도를 높이는 처리는 질소 가스를 이용한 플라 즈마 처리인 반도체 장치의 제조 방법.
  17. 제13항에 있어서, 상기 제1 절연막은 실리콘 산화막, 실리콘 산질화막 및 실리콘 질화막으로 이루어지는 군으로부터 선택되는 어느 1 종류의 막인 반도체 장치의 제조 방법.
  18. 제13항에 있어서, 상기 비산화성 가스로 실리콘 기판의 표면을 처리하는 공정이 25 ℃ 내지 600 ℃ 범위의 온도에 있어서 불소를 포함하는 가스로 행해지는 반도체 장치의 제조 방법.
  19. 제13항에 있어서, 상기 비산화성 가스의 분압은 0 초과 100 ㎩ 이하인 반도체 장치의 제조 방법.
  20. 제13항에 있어서, 상기 비산화성 가스는 불소를 포함하는 가스이며, 상기 불소를 포함하는 가스는 HF 가스, ClF3 가스, F2 가스 및 NF3 가스로 이루어지는 군으로부터 선택되는 적어도 1 종류의 가스인 반도체 장치의 제조 방법.
  21. 제13항에 있어서, 상기 산화성 가스는 산소 가스인 반도체 장치의 제조 방법.
  22. 제21항에 있어서, 상기 산소 가스는 오존 또는 산소 래디컬을 포함하는 반도체 장치의 제조 방법.
  23. 제13항에 있어서, 상기 가열 처리는 100 ℃ 내지 400 ℃ 범위의 온도에서 행해지는 반도체 장치의 제조 방법.
KR1020040021393A 2003-03-31 2004-03-30 반도체 장치 및 반도체 장치의 제조 방법 Expired - Fee Related KR100741442B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00093989 2003-03-31
JP2003093989A JP3974547B2 (ja) 2003-03-31 2003-03-31 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
KR20040086750A KR20040086750A (ko) 2004-10-12
KR100741442B1 true KR100741442B1 (ko) 2007-07-23

Family

ID=32985412

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040021393A Expired - Fee Related KR100741442B1 (ko) 2003-03-31 2004-03-30 반도체 장치 및 반도체 장치의 제조 방법

Country Status (4)

Country Link
US (2) US6909156B2 (ko)
JP (1) JP3974547B2 (ko)
KR (1) KR100741442B1 (ko)
TW (1) TWI250578B (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4272486B2 (ja) * 2003-08-29 2009-06-03 東京エレクトロン株式会社 薄膜形成装置及び薄膜形成装置の洗浄方法
CN100447962C (zh) * 2004-01-21 2008-12-31 株式会社日立国际电气 半导体装置的制造方法及衬底处理装置
JP4526995B2 (ja) * 2004-04-09 2010-08-18 東京エレクトロン株式会社 ゲート絶縁膜の形成方法ならびにコンピュータ読取可能な記憶媒体およびコンピュータプログラム
US20080233764A1 (en) * 2004-04-09 2008-09-25 Tsuyoshi Takahashi Formation of Gate Insulation Film
US7115959B2 (en) * 2004-06-22 2006-10-03 International Business Machines Corporation Method of forming metal/high-k gate stacks with high mobility
JP4966490B2 (ja) * 2004-11-15 2012-07-04 富士通セミコンダクター株式会社 半導体装置の製造方法
WO2006054393A1 (ja) * 2004-11-22 2006-05-26 Tokyo University Of Agriculture And Technology 薄膜製造方法及び薄膜製造装置
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
JP4541864B2 (ja) 2004-12-14 2010-09-08 東京エレクトロン株式会社 シリコン酸窒化膜の形成方法、形成装置及びプログラム
US7560395B2 (en) 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US7667277B2 (en) * 2005-01-13 2010-02-23 International Business Machines Corporation TiC as a thermally stable p-metal carbide on high k SiO2 gate stacks
JP4128574B2 (ja) * 2005-03-28 2008-07-30 富士通株式会社 半導体装置の製造方法
JP4522900B2 (ja) 2005-03-30 2010-08-11 東京エレクトロン株式会社 成膜方法および記録媒体
US7410910B2 (en) 2005-08-31 2008-08-12 Micron Technology, Inc. Lanthanum aluminum oxynitride dielectric films
JP2007088322A (ja) * 2005-09-26 2007-04-05 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4823635B2 (ja) * 2005-10-12 2011-11-24 東京エレクトロン株式会社 成膜方法およびコンピュータ可読記録媒体
JP2007157744A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置および半導体装置の製造方法
US7972974B2 (en) 2006-01-10 2011-07-05 Micron Technology, Inc. Gallium lanthanide oxide films
JP2007214538A (ja) * 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US8114781B2 (en) * 2006-06-29 2012-02-14 Tokyo Electron Limited Substrate processing method and substrate processing apparatus
JP5102467B2 (ja) * 2006-06-29 2012-12-19 東京エレクトロン株式会社 基板処理方法
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
US7759747B2 (en) 2006-08-31 2010-07-20 Micron Technology, Inc. Tantalum aluminum oxynitride high-κ dielectric
US7776765B2 (en) 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7544604B2 (en) 2006-08-31 2009-06-09 Micron Technology, Inc. Tantalum lanthanide oxynitride films
US7563730B2 (en) 2006-08-31 2009-07-21 Micron Technology, Inc. Hafnium lanthanide oxynitride films
US7432548B2 (en) 2006-08-31 2008-10-07 Micron Technology, Inc. Silicon lanthanide oxynitride films
JP2008078253A (ja) * 2006-09-20 2008-04-03 Sony Corp 半導体装置の製造方法
US7799669B2 (en) * 2007-04-27 2010-09-21 Texas Instruments Incorporated Method of forming a high-k gate dielectric layer
JP2009164424A (ja) * 2008-01-08 2009-07-23 Toshiba Corp 半導体装置およびその製造方法
US8283224B2 (en) * 2008-12-23 2012-10-09 Texas Instruments Incorporated Ammonia pre-treatment in the fabrication of a memory cell
JP5966250B2 (ja) * 2011-03-16 2016-08-10 富士電機株式会社 基板支持治具
CN102856206B (zh) * 2011-06-30 2016-05-11 中国科学院微电子研究所 一种半导体结构及其制造方法
EP2770526B1 (en) * 2013-02-22 2018-10-03 IMEC vzw Oxygen monolayer on a semiconductor
KR101514600B1 (ko) * 2014-03-28 2015-04-23 성균관대학교산학협력단 반도체 소자 및 반도체 소자 제조 방법
JP6509514B2 (ja) 2014-09-17 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
KR102777145B1 (ko) * 2019-10-04 2025-03-05 어플라이드 머티어리얼스, 인코포레이티드 게이트 인터페이스 엔지니어링을 위한 새로운 방법들

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043200A (ko) * 1998-12-28 2000-07-15 김영환 금속 게이트전극 형성방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254506A (en) * 1988-12-20 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method for the production of silicon oxynitride film where the nitrogen concentration at the wafer-oxynitride interface is 8 atomic precent or less
US5874766A (en) * 1988-12-20 1999-02-23 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an oxynitride film
JP2856613B2 (ja) 1991-12-03 1999-02-10 セントラル硝子株式会社 アルコキシシラン非完全分解物のクリーニング方法
JP3210510B2 (ja) 1993-12-17 2001-09-17 株式会社東芝 半導体装置の製造方法
JPH1197434A (ja) 1997-07-23 1999-04-09 Hitachi Ltd 成膜装置、クリーニング方法、及び成膜方法
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US6841439B1 (en) * 1997-07-24 2005-01-11 Texas Instruments Incorporated High permittivity silicate gate dielectric
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
JPH11354516A (ja) * 1998-06-08 1999-12-24 Sony Corp シリコン酸化膜形成装置及びシリコン酸化膜形成方法
JP2000208508A (ja) * 1999-01-13 2000-07-28 Texas Instr Inc <Ti> 珪酸塩高誘電率材料の真空蒸着
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2001332547A (ja) 2000-03-17 2001-11-30 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6559051B1 (en) * 2000-10-05 2003-05-06 Advanced Micro Devices, Inc. Electroless deposition of dielectric precursor materials for use in in-laid gate MOS transistors
US6631658B2 (en) * 2000-12-22 2003-10-14 Pacific/Hoe Saw & Knife Company Saw sharpening machine with pitch pre-measurement and feedback control for saw blade indexing
JP2002270596A (ja) 2001-03-12 2002-09-20 Matsushita Electric Ind Co Ltd 半導体装置の製造装置
JP2002299607A (ja) 2001-03-28 2002-10-11 Toshiba Corp Ｍｉｓ型電界効果トランジスタ及びこれの製造方法
JP2002305196A (ja) 2001-04-09 2002-10-18 Toshiba Corp 半導体装置の製造方法
JP4104834B2 (ja) * 2001-04-13 2008-06-18 株式会社東芝 Ｍｉｓ型電界効果トランジスタの製造方法
JP2002324901A (ja) 2001-04-26 2002-11-08 Hitachi Ltd 電界効果型半導体装置およびその製法
JP3696119B2 (ja) * 2001-04-26 2005-09-14 株式会社日立製作所 半導体装置、及び半導体装置の製造方法
US7164169B2 (en) * 2001-08-23 2007-01-16 Nec Corporation Semiconductor device having high-permittivity insulation film and production method therefor
CN1254854C (zh) * 2001-12-07 2006-05-03 东京毅力科创株式会社 绝缘膜氮化方法、半导体装置及其制造方法、基板处理装置和基板处理方法
US6797525B2 (en) * 2002-05-22 2004-09-28 Agere Systems Inc. Fabrication process for a semiconductor device having a metal oxide dielectric material with a high dielectric constant, annealed with a buffered anneal process

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000043200A (ko) * 1998-12-28 2000-07-15 김영환 금속 게이트전극 형성방법

Also Published As

Publication number Publication date
JP3974547B2 (ja) 2007-09-12
US20040188778A1 (en) 2004-09-30
US6909156B2 (en) 2005-06-21
US20050181607A1 (en) 2005-08-18
TW200507106A (en) 2005-02-16
TWI250578B (en) 2006-03-01
JP2004303894A (ja) 2004-10-28
KR20040086750A (ko) 2004-10-12

Similar Documents

Publication Publication Date Title
KR100741442B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
KR100675719B1 (ko) 반도체 장치 및 그 제조 방법
JP4317523B2 (ja) 半導体装置及びこれの製造方法
KR101286309B1 (ko) 게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터
KR101078498B1 (ko) 절연체 박막의 제조 방법
KR100376351B1 (ko) 커패시터 소자 제조 방법
JP4095326B2 (ja) 半導体装置の製造方法及び半導体装置
JP4762169B2 (ja) 半導体装置の製造方法
JP4983025B2 (ja) 半導体装置の製造方法
JP2002359371A (ja) 半導体装置とその製造方法
JP3399413B2 (ja) 酸窒化膜およびその形成方法
JP4007864B2 (ja) 半導体装置の製造方法
EP1186010A1 (en) Nitrided re-oxidised polysilicon gate to improve hot carrier performance
CN115799162A (zh) 一种半导体结构的制备方法
JP2005032908A (ja) 薄膜の形成方法
US20080128833A1 (en) High-Dielectric-Constant Film, Field-Effect Transistor and Semiconductor Integrated Circuit Device Using the Same, and Method for Producing High-Dielectric-Constant Film
JPH11297689A (ja) シリコン絶縁膜の熱処理方法並びに半導体装置の製造方法
KR0171936B1 (ko) 반도체 소자의 트랜지스터 제조방법
JPH09129872A (ja) 半導体素子の製造方法
KR100486825B1 (ko) 반도체 소자의 제조방법
JP3833956B2 (ja) 半導体装置の製造方法及び半導体装置
JP2005285805A (ja) 半導体装置の製造方法
JP5141321B2 (ja) 半導体装置の製造方法
JP2005277285A (ja) 半導体装置の製造方法
JP6440246B2 (ja) 半導体素子の形成方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040330

PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20050406

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20060106

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20040330

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20061117

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070413

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070713

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070716

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20100622

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110617

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20120621

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20120621

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130620

Start annual number: 7

End annual number: 7

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20150609