KR100966638B1

KR100966638B1 - 커패시터 내장형 인쇄회로기판 및 그 제조방법

Info

Publication number: KR100966638B1
Application number: KR1020080027551A
Authority: KR
Inventors: 김운천; 이성; 박화선; 이상철; 한종우; 권영도
Original assignee: 삼성전기주식회사
Priority date: 2008-03-25
Filing date: 2008-03-25
Publication date: 2010-06-29
Anticipated expiration: 2028-03-25
Also published as: US20090244864A1; US20120152886A1; KR20090102244A

Abstract

커패시터 내장형 인쇄회로기판 및 그 제조방법이 개시된다. 코어기판; 코어기판의 일면에 적층되는 절연수지층; 절연수지층에 매립되는 제1 전극 및 제1 회로패턴; 절연수지층의 일면에 적층되는 유전층; 유전층에 적층되는 제1 접착수지층; 및 제1 전극에 상응하여 제1 접착수지층의 일면에 형성되는 제2 전극 및 제2 회로패턴을 포함하는 커패시터 내장형 인쇄회로기판은, 제조공정을 간소화할 수 있으며, 커패시턴스(C)의 편차를 줄여 제품의 신뢰도를 향상시킬 수 있다.

커패시터, 인쇄회로기판, 접착, 조도

Description

커패시터 내장형 인쇄회로기판 및 그 제조방법{Printed circuit board having capacitor and manufacturing method thereof}

본 발명은 커패시터 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.

최근의 휴대용 전자기기를 포함한 전자제품에 있어서 소비자의 다양한 욕구가 증대하고 있다. 특히 다기능화, 소형 경량화, 고속화, 저가화, 이동 편의성의 증가, 무선을 이용한 인터넷과의 실시간 접촉, 세련된 디자인 등에 대한 소비자의 욕구는 디자이너와 제조업체들에게 우수한 제품을 만드는데 큰 부담을 갖게 하고 있다. 이렇게 심화된 경쟁의 결과, 경쟁사들의 신속한 신모델 출시가 이루어지게 되었고, 그것은 다시 디자이너와 제조업체에게 부담을 가중시키고 있다.

이렇듯 제품의 기능이 다양화됨에 따라 IC 수의 증가에 대비, 수동소자(passive component)도 상대적으로 늘어나게 되어 휴대용 단말기의 부피도 커지 게 된다. 일반적으로 전자기기에는 다수의 능동부품 및 수동부품들이 회로기판에 실장되며, 수동부품들은 칩저항(discrete chip capacitor)의 형태로 능동부품들 간의 신호 전달을 원활히 하기 위하여 많은 수가 회로기판의 표면에 실장된다.

소자 내장형 인쇄회로기판(Embedded PCB)은 전자 시스템의 고밀도 실장을 위하여 많은 관련 기업에서 개발이 진행되고 있다. 기판 안에 내장되는 수동부품의 종류에는 L, R, C가 있는데, 별개의 칩 형태의 수동부품으로는 제품의 경박단소화 추세에 부응하는데 한계가 있었고, 공간활용 측면에서도 문제가 있었으며, 비용이 상승하는 단점을 가지고 있다.

내장형 커패시터(embedded capacitor)를 구현하는데 있어서는 여러 가지 공법이 있다. 최근 두께조절이 비교적 양호한 RCC 형태의 자재를 이용하여 내장형 커패시터를 구현하는 공법에 대하여 관심이 높아지고 있으나, RCC 형태의 자재의 적층성이 매우 나빠, 본질적으로 RCC 형태의 자재가 적층되는 면을 평탄하게 해야 하는 추가적인 공정이 필요하다.

이러한 RCC 형태의 자재의 구조적 문제는 적층면을 평탄하게 해주는 추가적인 공정에도 불구하고 적층면의 회로패턴 두께 혹은 수지(resin)의 두께에 대하여 자재의 유전체 두께 편차가 크게 발생하며, 심지어는 적층면에서의 디라미네이션(delamination)과 같은 신뢰성 불량으로 연결되고 있다.

본 발명은 제조공정을 간소화할 수 있으며, 커패시턴스(C)의 편차를 줄여 제 품의 신뢰도를 향상시킬 수 있는 커패시터 커패시터 내장형 인쇄회로기판용 기재, 커패시터 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 유전층; 및 유전층의 일면에 적층되는 제1 접착수지층을 포함하되, 제1 접착수지층은 조도 형성이 가능한 것을 특징으로 하는 커패시터 내장형 인쇄회로기판용 기재를 제공할 수 있다.

유전층의 타면에는 제2 접착수지층이 적층될 수 있으며, 제2 접착수지층은 조도 형성이 가능한 재질일 수 있다. 이 때, 제1 접착수지층에는 제1 금속층이 적층될 수도 있다. 또한, 제2 접착수지층에는 제2 금속층이 적층될 수도 있다.

본 발명의 다른 측면에 따르면, 코어기판; 코어기판의 일면에 적층되는 절연수지층; 절연수지층에 매립되는 제1 전극 및 제1 회로패턴; 절연수지층의 일면에 적층되는 유전층; 유전층에 적층되는 제1 접착수지층; 및 제1 전극에 상응하여 제1 접착수지층의 일면에 형성되는 제2 전극 및 제2 회로패턴을 포함하는 커패시터 내장형 인쇄회로기판을 제공할 수 있다.

제1 접착수지층은 조면화(desmear) 처리가 수행된 것일 수 있으며, 절연수지층과 유전층 사이에는 제2 접착수지층이 개재될 수 있다. 이 때, 제2 접착수지층은 조면화(desmear) 처리가 수행된 것일 수 있다.

또한, 제1 접착수지층에는 제2 전극을 커버하도록 절연기판이 적층될 수 있 고, 절연기판의 일면에는 제3 회로패턴이 형성될 수 있으며, 절연기판을 관통하는 비아를 또한 형성될 수 있다.

본 발명의 또 다른 측면에 따르면, 제1 금속층과, 유전층과, 접착수지층이 차례로 적층된 기재를 제공하는 단계; 제1 금속층의 일부를 식각하여 제1 전극 및 제1 회로패턴을 형성하는 단계; 절연수지층을 개재하여, 제1 전극이 형성된 기재의 일면을 코어기판에 압착하는 단계; 접착수지층 상에 제2 전극 및 제2 회로패턴을 형성하는 단계; 제2 전극 및 제2 회로패턴을 커버하도록 기재에 절연기판을 적층하는 단계; 및 절연기판에 제3 회로패턴을 형성하는 단계를 포함하는 커패시터 내장형 인쇄회로기판 제조방법을 제공할 수 있다.

접착수지층에는 제2 금속층이 적층될 수 있으며, 이 때, 제2 전극 및 제2 회로패턴을 형성하는 단계는 제2 금속층의 일부를 식각하여 수행될 수 있다.

또한, 절연기판을 적층하는 단계 이전에, 접착수지층에 조면화(desmear) 처리를 수행하는 단계를 수행할 수도 있다. 이 때, 제2 전극 및 제2 회로패턴을 형성하는 단계는, 조면화 처리된 접착수지층에 시드층을 형성하는 단계; 시드층 상에 도금레지스트를 형성하는 단계; 전해도금을 통하여 제2 전극 및 제2 회로패턴에 상응하는 도금층을 형성하는 단계; 도금레지스트를 제거하는 단계; 및 시드층의 일부가 제거되도록 플래시 에칭을 수행하는 단계를 통하여 수행될 수 있다.

한편, 제2 전극 및 제2 회로패턴을 형성하는 단계를 압착하는 단계 이전에 수행할 수도 있다.

또한, 2개의 기재를 이용하여, 코어기판의 양면에 각각 기재를 압착할 수도 있다.

본 발명의 또 다른 측면에 따르면, 제1 금속층과, 제1 접착수지층과, 유전층과, 제2 접착수지층이 차례로 적층된 기재를 제공하는 단계; 제1 금속층의 일부를 식각하여 제1 전극 및 제1 회로패턴을 형성하는 단계; 제1 접착수지층에 조면화(desmear) 처리를 수행하는 단계; 절연수지층을 개재하여, 제1 전극이 형성된 기재의 일면을 코어기판에 압착하는 단계; 제2 접착수지층 상에 제2 전극 및 제2 회로패턴을 형성하는 단계; 제2 전극 및 제2 회로패턴을 커버하도록 기재에 절연기판을 적층하는 단계; 및 절연기판에 제3 회로패턴을 형성하는 단계를 포함하는 커패시터 내장형 인쇄회로기판 제조방법을 제공할 수 있다.

제2 접착수지층에는 제2 금속층이 적층될 수 있으며, 이 때, 제2 전극 및 제2 회로패턴을 형성하는 단계는 제2 금속층의 일부를 식각하여 수행될 수 있다.

절연기판을 적층하는 단계 이전에, 제2 접착수지층에 조면화(desmear) 처리를 수행할 수 있으며, 이 때, 제2 전극 및 제2 회로패턴을 형성하는 단계는, 조면화 처리된 제2 접착수지층에 시드층을 형성하는 단계; 시드층 상에 도금레지스트를 형성하는 단계; 전해도금을 통하여 제2 전극 및 제2 회로패턴에 상응하는 도금층을 형성하는 단계; 도금레지스트를 제거하는 단계; 및 시드층의 일부가 제거되도록 플래시 에칭을 수행하는 단계를 통하여 수행될 수 있다.

제2 전극 및 제2 회로패턴을 형성하는 단계는 압착하는 단계 이전에 수행할 수도 있다. 또한, 2개의 기재를 이용하여, 코어기판의 양면에 각각 기재를 압착할 수도 있다.

본 발명이 또 다른 측면에 따르면, 제1 접착수지층과, 유전층과, 제2 접착수지층이 차례로 적층된 기재를 제공하는 단계; 제1 접착수지층에 조면화(desmear) 처리를 수행하는 단계; 도금 공정을 통하여 조면화 처리된 제1 접착수지층 제1 전극 및 제1 회로패턴을 형성하는 단계; 절연수지층을 개재하여, 제1 전극이 형성된 기재의 일면을 코어기판에 압착하는 단계; 제2 접착수지층에 제2 전극 및 제2 회로패턴을 형성하는 단계; 제2 전극 및 제2 회로패턴을 커버하도록 기재에 절연기판을 적층하는 단계; 및 절연기판에 제3 회로패턴을 형성하는 단계를 포함하는 커패시터 내장형 인쇄회로기판 제조방법을 제공할 수 있다.

절연기판을 적층하는 단계 이전에 제2 접착수지층에 조면화(desmear) 처리를 수행할 수 있으며, 이 때, 제2 전극 및 제2 회로패턴을 형성하는 단계는 도금 공정을 통해 수행될 수 있다.

또한, 제2 전극 및 제2 회로패턴을 형성하는 단계는 압착하는 단계 이전에 수행될 수도 있으며, 2개의 기재를 이용하여 코어기판의 양면에 각각 기재를 압착할 수도 있다.

본 발명의 바람직한 실시예에 따르면, 유전층의 일면 또는 양면에 박막의 접 착수지층을 형성하고, 필요에 따라 조도를 형성함으로써, 제조공정을 간소화할 수 있으며, 커패시턴스(C)의 편차를 줄여 제품의 신뢰도를 향상시킬 수 있는 커패시터 내장형 인쇄회로기판 제조방법을 제공할 수 있다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징 들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하, 본 발명에 따른 커패시터 내장형 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

먼저, 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재에 대해 설명하도록 한다.

도 1은 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제1 실시예를 나타내는 단면도이고, 도 2는 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제2 실시예를 나타내는 단면도이고, 도 3은 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제3 실시예를 나타내는 단면도이며, 도 4는 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제4 실시예를 나타내는 단면도이다. 도 1 내지 도 4를 참조하면, 유전층(11), 접착수지층(12, 12a, 12b), 금속층(13, 14)이 도시되어 있다.

제1 실시예에 따른 기재는 유전층(11)의 일면에 접착수지층(12)이 적층되어 있는 구조를 가지되, 접착수지층(12)이 조도 형성 가능한 재질로 이루어지는 점에 특징이 있다. 이 때, 유전층(11)은 반경화 상태(B-stage)일 수도 있고, 경화된 상태(C-stage)일 수도 있다.

이 때, 유전층(11)에 적층되는 접착수지층(12)은 수 um 정도의 두께를 가질 수 있다. 상술한 바와 같이, 본 실시예에서 제시하는 접착수지층(12)은 조면화 처리를 통해 조도 형성이 가능한 재질로 이루어질 수 있는데, 그 예로 한국특허공개 10-2007-0078086(출원인: 미쯔비시 가스 케미칼 컴퍼니)의 특허에 언급된 접착제를 들 수 있다. 이 외에도, 조도 형성이 가능한 재질이라면 어느 것이든 적용될 수 있음은 물론이다.

한편, 도 2에 도시된 바와 같이, 접착수지층(12a, 12b)은 유전층의 양면에 모두 형성될 수도 있으며, 도 3에 도시된 바와 같이, 일면에 금속층(13)이 형성되어 있을 수도 있다. 금속층(13)이 형성되는 경우, 인쇄회로기판에 내장되는 커패시터의 하부전극 또는 상부전극을 형성하기 위해 별도의 금속층 적층 공정 등을 수행할 필요가 없게 되며, 해당 금속층을 식각하는 공정 등을 통해 커패시터의 전극을 용이하게 형성할 수 있게 된다.

이러한 금속층은 도 3에 도시된 바와 같이 한쪽 면에만 형성되어 있을 수도 있지만, 도 4에 도시된 바와 같이 유전층(11)의 양쪽에 모두 금속층(13, 14)이 형성되어 있을 수도 있다.

다음으로, 본 발명의 다른 측면에 따른 커패시터 내장형 인쇄회로기판에 대해 설명하도록 한다.

도 5는 본 발명의 다른 측면에 따른 커패시터 내장형 인쇄회로기판의 제1 실시예를 나타내는 단면도이고, 도 6은 본 발명의 다른 측면에 따른 커패시터 내장형 인쇄회로기판의 제2 실시예를 나타내는 단면도이다. 도 5 및 도 6을 참조하면, 유전층(11), 접착수지층(12'), 제1 접착수지층(12a'), 제2 접착수지층(12b'), 제1 전극(13a), 제2 전극(14a), 제1 회로패턴(13b), 제2 회로패턴(14b), 코어기판(20), 절연수지층(21), 절연기판(31), 비아(32, 33), 제3 회로패턴(34), 및 솔더레지스트(35)가 도시되어 있다.

도 5에 도시된 바와 같은 인쇄회로기판의 경우에는, 제1 전극(13a), 유전층(11), 접착수지층(12'), 및 제2 전극(14a)이 패턴화 된 커패시터를 구현할 수 있게 된다.

이러한 구조의 커패시터 내장형 인쇄회로기판은, 조도가 형성된 접착수지층(12')에 의하여 절연기판(31)이 적층되는 부분에서 발생할 수 있는 층간분리(delamination)의 가능성을 최소화할 수 있게 되어 제품의 신뢰도를 향상시킬 수 있다.

또한, 접착수지층(12')을 박막화하여(수 um 범위 내), 접착수지층(12')이 커패시터의 성능에 미칠 수 있는 영향을 최소화 할 수도 있다.

도 5에는 접착수지층(12')이 유전층(11)의 한쪽 면에만 형성된 모습이 도시되어 있으나, 도 6에 도시된 바와 같이 유전층(11)의 양면에 모두 접착수지층(12a', 12b')을 형성할 수도 있음은 물론이다.

이하에서는 상술한 구조를 갖는 인쇄회로기판을 제조하는 방법에 대해 보다 구체적으로 설명하도록 한다.

도 7은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제1 실시예를 나타내는 순서도이고, 도 8 내지 도 19는 도 7의 제조방법의 각 공정을 나타내는 단면도이다. 도 8 내지 도 19를 참조하면, 유전층(11), 접착수지층(12, 12'), 금속층(13), 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 제2 회로패턴(14b), 시드층(16), 도금레지스트(17), 코어층(20), 절연수지층(21), 절연기판(31), 비아(32, 33), 제3 회로패턴(34), 에칭레지스트(35)가 도시되어 있다.

먼저, 도 8에 도시된 바와 같이, 금속층(13)과, 유전층(11)과, 접착수지층(12)이 차례로 적층된 기재를 제공한다(S110). 접착수지층(12)은 유전층(11)과 금속층(13) 사이의 결합력을 향상시킬 수 있을 뿐만 아니라, 추후 설명할 절연기판(31)과의 결합력 또한 향상시킬 수 있어 제품의 신뢰도를 향상시키는 기능을 수행할 수 있다.

이 때, 기판에 내장되는 커패시터의 커패시턴스에 영향을 최소화할 수 있도록 접착수지층(12)은 박막의 형태로 형성될 수 있다. 예를 들면, 접착수지층(12)의 두께는 10um이하일 수 있다.

다음으로, 도 9에 도시된 바와 같이, 금속층(13)의 일부를 식각하여 제1 전극(13a) 및 제1 회로패턴(13b)을 형성한다(S120). 제1 전극(13a)은 본 실시예에 따른 인쇄회로기판에 내장되는 커패시터의 상부전극 또는 하부전극으로서의 기능을 수행하게 되는 것으로서, 형성되는 위치, 크기 등은 설계자의 의도에 따라 다양하게 변경될 수 있다.

그리고 나서, 도 10 및 도 11에 도시된 바와 같이, 절연수지층(21)을 개재하여, 제1 전극(13a)이 형성된 기재의 일면을 코어기판(20)에 압착한다(S130). 이 때, 기재를 2개 준비한 다음, 코어기판(20)의 양면에 대해 각각 압착할 수도 있다. 이러한 공정을 통해 다층구조를 구현할 수 있게 된다.

그 다음, 도 12에 도시된 바와 같이, 접착수지층(12)에 조면화(desmear) 처리를 수행할 수 있다(S140). 조면화 처리를 통해 접착수지층(12)에 조도를 형성함으로써, 추후에 설명할 시드층(16)이 접착수지층(12) 상에 보다 견고하게 형성될 수 있게 된다. 도 12의 참조번호 12'는 조도가 형성된 접착수지층을 나타낸다.

이렇게 조면화 처리를 수행한 다음, 접착수지층(12') 상에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성한다(S150). 제2 전극(14a)은 앞서 설명한 제1 전극(13a)과 더불어 인쇄회로기판에 내장되는 커패시터를 구현할 수 있으며, 제1 전극(13a)이 하부전극인 경우 제2 전극(14a)은 상부전극일 수 있다. 때문에, 제2 전극(14a)은 제1 전극(13a)의 위치 및 크기 등을 고려하여 형성될 수 있다. 이러한 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법에 대해 보다 구체적으로 설명하면 다음과 같다.

먼저, 도 13에 도시된 바와 같이, 조면화 처리된 접착수지층(12')에 시드층(16)을 형성한다(S151). 시드층(16)을 형성하는 방법으로는, 스퍼터링 방식을 이용할 수도 있으며, 그 밖의 무전해 도금 방식을 이용할 수도 있다.

그리고 나서, 도 14에 도시된 바와 같이, 시드층(16) 상에 도금레지스트(17)를 형성한다(S152). 도금레지스트(17)를 형성하기 위하여, 시드층(16) 위에 드라이 필름(미도시)을 적층한 다음, 노광/현상하는 방법을 이용할 수 있다. 이 밖에도, 다양한 방법을 통해 도금레지스트(17)를 형성할 수 있음은 물론이다.

그 다음, 도 15에 도시된 바와 같이, 전해도금을 통하여 제2 전극(14a) 및 제2 회로패턴(14b)에 상응하는 도금층을 형성하고(S153), 도 16에 도시된 바와 같이, 도금레지스트(17)를 제거한 다음(S154), 도 17에 도시된 바와 같이, 시드층(16)의 일부가 제거되도록 플래시 에칭을 수행함으로써, 제2 전극(14a) 및 제2 회로패턴(14b)의 패턴화를 마무리할 수 있게 된다(S155).

이처럼, 도금 방식을 이용하여 제2 전극(14a)을 형성하게 되면, 보다 정확한 크기의 전극을 형성할 수 있어, 커패시터의 용량을 보다 정확히 조절할 수 있는 장점이 있다.

이상의 공정을 통해 제2 전극(14a) 및 제2 회로패턴(14b)을 형성한 다음, 제2 전극(14a) 및 제2 회로패턴(14b)을 커버하도록 기재에 절연기판(31)을 적층하고(S160), 절연기판(31)에 제3 회로패턴(34)을 형성할 수 있다(S170).

제3 회로패턴(34)과 아울러 층간 도통을 위한 비아(32, 33)를 형성할 수도 있으며, 최외곽에는 제3 회로패턴(34)을 보호하기 위한 솔더레지스트(35)를 형성할 수 있다.

한편, 본 실시예에서는 제1 전극(13a) 및 제1 회로패턴(13b)이 형성된 기재를 코어기판(20)에 적층한 다음에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법을 제시하였으나, 도 19에 도시된 바와 같이, 기재에 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 및 제2 회로패턴(14b)을 모두 형성한 다음, 이를 코어 기판(20)에 적층할 수도 있다.

다음으로 제2 실시예에 대해 설명하도록 한다.

도 20은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제2 실시예를 나타내는 순서도이고, 도 21 내지 도 28은 도 20의 제조방법의 각 공정을 나타내는 단면도이다. 도 21 내지 도 28을 참조하면, 유전층(11), 접착수지층(12, 12'), 제1 금속층(13), 제1 전극(13a), 제1 회로패턴(13b), 제2 금속층(14), 제2 전극(14a), 제2 회로패턴(14b), 코어층(20), 절연수지층(21), 절연기판(31), 비아(32, 33), 제3 회로패턴(34), 에칭레지스트(35)가 도시되어 있다.

본 실시예는 앞서 설명한 제1 실시예와 비교하여, 제2 전극(14a) 및 제2 회로패턴(14b)이 도금 방식이 아닌 식각 방식에 의해 형성되는 점에 차이가 있다. 이하에서는 이러한 차이점을 중심으로 본 실시예에 대해 설명하도록 하며, 동일하게 대응되는 부분에 대한 설명은 생략하도록 한다.

먼저, 도 21에 도시된 바와 같이, 제1 금속층(13)과, 유전층(11)과, 접착수지층(12)과 제2 금속층(14)이 차례로 적층된 기재를 제공한다(S210). 전술한 바와 같이, 본 실시예에서는 제2 전극(14a)과 제2 회로패턴(14b)을 식각 방식에 의해 형성하게 되므로, 접착수지층(12)에 제2 금속층(14)이 적층된 기재를 이용하는 것이다.

그리고 나서, 도 22에 도시된 바와 같이, 제1 금속층(13)의 일부를 식각하여 제1 전극(13a) 및 제1 회로패턴(13b)을 형성한 다음(S220), 도 23 및 도 24에 도시 된 바와 같이, 절연수지층(21)을 개재하여, 제1 전극(13a)이 형성된 기재의 일면을 코어기판(20)에 압착한다(S230).

그 다음, 도 25에 도시된 바와 같이, 제2 금속층(14)의 일부를 식각하여 제2 전극(14a) 및 제2 회로패턴(14b)을 형성한다(S240). 제2 전극(14a)은 앞서 설명한 제1 전극(13a)과 더불어 커패시터를 구현할 수 있으며, 제1 전극(13a)이 하부전극인 경우 제2 전극(14a)은 상부전극일 수 있다. 때문에, 제2 전극(14a)은 제1 전극(13a)의 위치 및 크기 등을 고려하여 형성될 수 있다.

그리고 나서, 도 26에 도시된 바와 같이, 접착수지층(12)에 조면화(desmear) 처리를 수행할 수 있다(S250). 접착수지층(12)에 적층되어 있던 제2 금속층(14)의 일부를 식각함으로써, 접착수지층(12)의 일부가 외부에 노출될 수 있게 되는데, 이렇게 노출된 면에 대해 조도를 형성하는 것이다. 접착수지층(12)에 조도를 형성함으로써, 이후 적층되는 절연기판(31)과의 결합력을 향상시킬 수 있게 되며, 그 결과 층간분리(delamination)가 발생할 염려를 줄일 수 있게 되어 제품의 신뢰도를 향상시킬 수 있게 된다. 도 26의 참조번호 12'는 조도가 형성된 접착수지층을 나타낸다.

그 다음, 도 27에 도시된 바와 같이, 제2 전극(14a) 및 제2 회로패턴(14b)을 커버하도록 기재에 절연기판(31)을 적층하고(S260), 절연기판(31)에 제3 회로패턴(34)을 형성할 수 있다(S270). 제3 회로패턴(34)과 아울러 층간 도통을 위한 비아(32, 33)를 형성할 수도 있으며, 최외곽에는 제3 회로패턴(34)을 보호하기 위한 솔더레지스트(35)를 형성할 수 있다.

한편, 본 실시예에서는 제1 전극(13a) 및 제1 회로패턴(13b)이 형성된 기재를 코어기판(20)에 적층한 다음에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법을 제시하였으나, 도 28에 도시된 바와 같이, 기재에 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 및 제2 회로패턴(14b)을 모두 형성한 다음, 이를 코어기판(20)에 적층할 수도 있다.

다음으로, 제3 실시예에 대해 설명하도록 한다.

도 29는 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제3 실시예를 나타내는 순서도이고, 도 30 내지 도 42는 도 29의 제조방법의 각 공정을 나타내는 단면도이다. 도 30 내지 도 42를 참조하면, 유전층(11), 제1 접착수지층(12a, 12a'), 제2 접착수지층(12b, 12b'), 금속층(13), 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 제2 회로패턴(14b), 시드층(16), 도금레지스트(17), 코어층(20), 절연수지층(21), 절연기판(31), 비아(32, 33), 제3 회로패턴(34), 에칭레지스트(35)가 도시되어 있다.

본 실시예에 따른 제조방법은, 전술한 제1 실시예와 비교하여, 유전층(11)의 양면 모두에 접착수지층(12a, 12b)이 형성되는 점에 차이가 있다. 이하에서는 이러한 차이점을 중심으로 본 실시예에 대해 설명하도록 하며, 동일하거나 대응되는 부분에 대해서는 구체적인 설명을 생략하도록 한다.

먼저, 도 30에 도시된 바와 같이, 제1 금속층(13)과, 제1 접착수지층(12a)과, 유전층(11)과, 제2 접착수지층(12b)이 차례로 적층된 기재를 제공한다(S310).

그리고 나서, 도 31에 도시된 바와 같이, 제1 금속층(13)의 일부를 식각하여 제1 전극(13a) 및 제1 회로패턴(13b)을 형성한 다음(S320), 도 32에 도시된 바와 같이, 제1 접착수지층(12a)에 조면화(desmear) 처리를 수행한다(S330).

제1 접착수지층(12a)에 적층되어 있던 제1 금속층(13)의 일부를 식각함으로써, 제1 접착수지층(12a)의 일부가 외부에 노출될 수 있게 되는데, 이렇게 노출된 면에 대해 조도를 형성하는 것이다. 제1 접착수지층(12a)에 조도를 형성함으로써, 이후 적층되는 절연기판(31)과의 결합력을 향상시킬 수 있게 되며, 그 결과 층간분리(delamination)가 발생할 염려를 줄일 수 있게 되어 제품의 신뢰도를 향상시킬 수 있게 된다.

그리고 나서, 도 33 및 도 34에 도시된 바와 같이, 절연수지층(21)을 개재하여, 제1 전극(13a)이 형성된 기재의 일면을 코어기판(20)에 압착한다(S340). 이 때, 기재를 2개 준비한 다음, 코어기판(20)의 양면에 대해 각각 압착할 수도 있다. 이러한 공정을 통해 다층구조를 구현할 수 있게 된다.

그 다음, 도 35에 도시된 바와 같이, 제2 접착수지층(12b)에 조면화(desmear) 처리를 수행한다(S350). 조면화 처리를 통해 제2 접착수지층(12b)에 조도를 형성함으로써, 추후에 설명할 시드층(16)이 제2 접착수지층 상에 보다 견고하게 형성될 수 있게 된다. 도 35의 참조번호 12b'는 조도가 형성된 제2 접착수지층을 나타낸다.

이렇게 조면화 처리를 수행한 다음, 제2 접착수지층(12b) 상에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성한다(S360). 이를 위하여, 도 36에 도시된 바 와 같이, 조면화 처리된 제2 접착수지층(12b')에 시드층(16)을 형성하고(S361), 도 37에 도시된 바와 같이, 시드층(16) 상에 도금레지스트(17)를 형성한 다음(S362), 도 38에 도시된 바와 같이, 전해도금을 통하여 제2 전극(14a) 및 제2 회로패턴(14b)에 상응하는 도금층을 형성하고(S363), 도 39에 도시된 바와 같이, 도금레지스트(17)를 제거한 후(S364), 도 40에 도시된 바와 같이, 시드층(16)의 일부가 제거되도록 플래시 에칭을 수행할 수 있음은 전술한 제1 실시예의 경우와 같다(S365).

그 다음, 도 41에 도시된 바와 같이, 제2 전극(14a) 및 제2 회로패턴(14b)을 커버하도록 기재에 절연기판(31)을 적층하고(S370), 절연기판(31)에 제3 회로패턴(34)을 형성할 수 있다(S380).

한편, 본 실시예에서는 제1 전극(13a) 및 제1 회로패턴(13b)이 형성된 기재를 코어기판(20)에 적층한 다음에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법을 제시하였으나, 도 42에 도시된 바와 같이, 기재에 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 및 제2 회로패턴(14b)을 모두 형성한 다음, 이를 코어기판(20)에 적층할 수도 있다.

다음으로, 제4 실시예에 대해 설명하도록 한다.

도 43은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제4 실시예를 나타내는 순서도이고, 도 44 내지 도 52는 도 43의 제조방법의 각 공정을 나타내는 단면도이다. 도 44 내지 도 52를 참조하면, 유전층(11), 제 1 접착수지층(12a, 12a'), 제2 접착수지층(12b, 12b'), 제1 금속층(13), 제1 전극(13a), 제1 회로패턴(13b), 제2 금속층(14), 제2 전극(14a), 제2 회로패턴(14b), 코어층(20), 절연수지층(21), 절연기판(31), 비아(32, 33), 제3 회로패턴(34), 에칭레지스트(35)가 도시되어 있다.

본 실시예는 앞서 설명한 제3 실시예와 비교하여, 제2 전극(14a) 및 제2 회로패턴(14b)이 도금 방식이 아닌 식각 방식에 의해 형성되는 점에 차이가 있다. 이하에서는 이러한 차이점을 중심으로 본 실시예에 대해 설명하도록 하며, 동일하게 대응되는 부분에 대한 설명은 생략하도록 한다.

먼저, 도 44에 도시된 바와 같이, 제1 금속층(13)과, 제1 접착수지층(12a)과, 유전층(11)과, 제2 접착수지층(12b)과, 제2 금속층(14)이 차례로 적층된 기재를 제공한다(S410). 전술한 바와 같이, 본 실시예에서는 제2 전극(14a)과 제2 회로패턴(14b)을 식각 방식에 의해 형성하게 되므로, 제2 접착수지층(12b)에 제2 금속층(14)이 적층된 기재를 이용하는 것이다.

그리고 나서, 도 45에 도시된 바와 같이, 제1 금속층(13)의 일부를 식각하여 제1 전극(13a) 및 제1 회로패턴(13b)을 형성한 다음(S420), 도 46에 도시된 바와 같이, 제1 접착수지층(12a)에 조면화(desmear) 처리를 수행한다(S430).

제1 접착수지층(12a)에 적층되어 있던 제1 금속층(13)의 일부를 식각하면, 제1 접착수지층(12a)의 일부가 외부에 노출될 수 있게 되는데, 이렇게 노출된 면에 대해 조도를 형성하는 것이다. 제1 접착수지층(12a)에 조도를 형성함으로써, 이후 적층되는 절연기판(31)과의 결합력을 향상시킬 수 있게 되며, 그 결과 층간분 리(delamination)가 발생할 염려를 줄일 수 있게 되어 제품의 신뢰도를 향상시킬 수 있게 된다. 도 46의 참조번호 12a'는 조도가 형성된 제1 접착수지층을 나타낸다.

그 다음, 도 47 및 도 48에 도시된 바와 같이, 절연수지층(21)을 개재하여 제1 전극(13a)이 형성된 기재의 일면을 코어기판(20)에 압착하고(S440), 도 49에 도시된 바와 같이, 제2 금속층(14)의 일부를 식각하여 제2 전극(14a) 및 제2 회로패턴(14b)을 형성한 후(S450), 도 50에 도시된 바와 같이, 제2 접착수지층(12b)에도 조면화(desmear) 처리를 수행한다(S460). 도 50의 참조번호 12b'는 조도가 형성된 제2 접착수지층을 나타낸다.

그리고 나서, 도 51에 도시된 바와 같이, 제2 전극(14a) 및 제2 회로패턴(14b)을 커버하도록 기재에 절연기판(31)을 적층하고(S470), 절연기판(31)에 제3 회로패턴(34)을 형성할 수 있다(S480). 제3 회로패턴(34)과 아울러 층간 도통을 위한 비아(32, 33)를 형성할 수도 있으며, 최외곽에는 제3 회로패턴(34)을 보호하기 위한 솔더레지스트(35)를 형성할 수 있다.

한편, 본 실시예에서는 제1 전극(13a) 및 제1 회로패턴(13b)이 형성된 기재를 코어기판(20)에 적층한 다음에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법을 제시하였으나, 도 52에 도시된 바와 같이, 기재에 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 및 제2 회로패턴(14b)을 모두 형성한 다음, 이를 코어기판(20)에 적층할 수도 있다.

다음으로 제5 실시예에 대해 설명하도록 한다.

도 53은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제5 실시예를 나타내는 순서도이고, 도 54 내지 도 66은 도 53의 제조방법의 각 공정을 나타내는 단면도이다. 도 54 내지 도 66을 참조하면, 유전층(11), 제1 접착수지층(12a, 12a'), 제2 접착수지층(12b, 12b'), 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 제2 회로패턴(14b), 시드층(16), 도금레지스트(17), 코어층(20), 절연수지층(21), 절연기판(31), 비아(32, 33), 제3 회로패턴(34), 에칭레지스트(35)가 도시되어 있다.

본 실시예는 앞서 설명한 실시예들과 달리, 제1 전극(13a)과 제1 회로패턴(13b), 제2 전극(14a)과 제2 회로패턴(14b) 모두를 도금 방식으로 형성하는 점에 차이가 있다. 이하에서는 이러한 차이점을 중심으로 본 실시예에 대해 설명하도록 하며, 동일하게 대응되는 부분에 대한 설명은 생략하도록 한다.

먼저, 도 54에 도시된 바와 같이, 제1 접착수지층(12a)과, 유전층(11)과, 제2 접착수지층(12b)이 차례로 적층된 기재를 제공한다(S510).

그리고 나서, 도 55에 도시된 바와 같이, 제1 접착수지층(12a)에 조면화(desmear) 처리를 수행하고(S520), 도금 공정을 통하여 조면화 처리된 제1 접착수지층(12a')에 제1 전극(13a) 및 제1 회로패턴(13b)을 형성한다(S530). 즉, 전술한 실시예를 통하여 제시한 바와 같이, 시드층(16) 및 도금레지스트(17) 등을 이용하여 제1 전극(13a) 및 제1 회로패턴(13b)을 형성할 수 있는 것이다. 이러한 공정이 도 56 내지 도 60에 도시되어 있다.

다음으로, 도 61 및 도 62에 도시된 바와 같이, 절연수지층(21)을 개재하여, 제1 전극(13a)이 형성된 기재의 일면을 코어기판(20)에 압착한다(S540).

그리고 나서, 도 63에 도시된 바와 같이, 제2 접착수지층(12b)에 조면화(desmear) 처리를 수행하고(S550), 도금 공정을 통하여 조면화 처리된 제2 접착수지층(12b') 제2 전극(14a) 및 제2 회로패턴(14b)을 형성한다(S560). 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법은 전술한 제1 전극(13a) 및 제1 회로패턴(13b)을 형성하는 방법과 동일하므로 이에 대한 구체적인 설명은 생략하도록 한다. 제2 전극(14a) 및 제2 회로패턴(14b)이 형성된 모습이 도 64에 도시되어 있다.

이 후, 도 65에 도시된 바와 같이, 제2 전극(14a) 및 제2 회로패턴(14b)을 커버하도록 기재에 절연기판(31)을 적층하고(S570), 절연기판(31)에 제3 회로패턴(34)을 형성할 수 있음은 앞서 설명한 실시예들의 경우와 같다(S580).

한편, 본 실시예에서는 제1 전극(13a) 및 제1 회로패턴(13b)이 형성된 기재를 코어기판(20)에 적층한 다음에 제2 전극(14a) 및 제2 회로패턴(14b)을 형성하는 방법을 제시하였으나, 도 66에 도시된 바와 같이, 기재에 제1 전극(13a), 제1 회로패턴(13b), 제2 전극(14a), 및 제2 회로패턴(14b)을 모두 형성한 다음, 이를 코어기판(20)에 적층할 수도 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.

도 1은 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제1 실시예를 나타내는 단면도.

도 2는 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제2 실시예를 나타내는 단면도.

도 3은 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제3 실시예를 나타내는 단면도.

도 4는 본 발명의 일 측면에 따른 커패시터 내장형 인쇄회로기판용 기재의 제4 실시예를 나타내는 단면도.

도 5는 본 발명의 다른 측면에 따른 커패시터 내장형 인쇄회로기판의 제1 실시예를 나타내는 단면도.

도 6은 본 발명의 다른 측면에 따른 커패시터 내장형 인쇄회로기판의 제2 실시예를 나타내는 단면도.

도 7은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제1 실시예를 나타내는 순서도.

도 8 내지 도 19는 도 7의 제조방법의 각 공정을 나타내는 단면도.

도 20은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제2 실시예를 나타내는 순서도.

도 21 내지 도 28은 도 20의 제조방법의 각 공정을 나타내는 단면도.

도 29는 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조 방법의 제3 실시예를 나타내는 순서도.

도 30 내지 도 42는 도 29의 제조방법의 각 공정을 나타내는 단면도.

도 43은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제4 실시예를 나타내는 순서도.

도 44 내지 도 52는 도 43의 제조방법의 각 공정을 나타내는 단면도.

도 53은 본 발명의 또 다른 측면에 따른 커패시터 내장형 인쇄회로기판 제조방법의 제5 실시예를 나타내는 순서도.

도 54 내지 도 66은 도 53의 제조방법의 각 공정을 나타내는 단면도.

<도면의 주요부분에 대한 부호의 설명>

11: 유전층

12, 12', 12a, 12a', 12b, 12b': 접착수지층

13, 14: 금속층 13a, 14a: 전극

13b, 14b: 회로패턴 16: 시드층

17: 도금레지스트 20: 코어기판

21: 절연수지층 31: 절연기판

32, 33: 비아 34: 회로패턴

35: 솔더레지스트

Claims

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코어기판;

상기 코어기판의 일면에 적층되는 절연수지층;

상기 절연수지층에 매립되는 제1 전극 및 제1 회로패턴;

상기 절연수지층의 일면에 적층되는 유전층;

상기 유전층에 적층되는 제1 접착수지층; 및

상기 제1 전극에 상응하여 상기 제1 접착수지층의 일면에 형성되는 제2 전극 및 제2 회로패턴을 포함하는 커패시터 내장형 인쇄회로기판.
제5항에 있어서,

상기 제1 접착수지층은 조면화(desmear) 처리가 수행된 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제5항에 있어서,

상기 절연수지층과 상기 유전층 사이에 개재되는 제2 접착수지층을 더 포함 하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제7항에 있어서,

상기 제2 접착수지층은 조면화(desmear) 처리가 수행된 것을 특징으로 하는 커패시터 내장형 인쇄회로기판.
제5항에 있어서,

상기 제2 전극을 커버하도록 상기 제1 접착수지층에 적층되는 절연기판;

상기 절연기판의 일면에 형성되는 제3 회로패턴; 및

상기 절연기판을 관통하는 비아를 더 포함하는 커패시터 내장형 인쇄회로기판.
제1 금속층과, 유전층과, 접착수지층이 차례로 적층된 기재를 제공하는 단계;

상기 제1 금속층의 일부를 식각하여 제1 전극 및 제1 회로패턴을 형성하는 단계;

절연수지층을 개재하여, 상기 제1 전극이 형성된 상기 기재의 일면을 코어기 판에 압착하는 단계;

상기 접착수지층 상에 제2 전극 및 제2 회로패턴을 형성하는 단계;

상기 제2 전극 및 상기 제2 회로패턴을 커버하도록 상기 기재에 절연기판을 적층하는 단계; 및

상기 절연기판에 제3 회로패턴을 형성하는 단계를 포함하는 커패시터 내장형 인쇄회로기판 제조방법.
제10항에 있어서,

상기 접착수지층에는 제2 금속층이 적층되며,

상기 제2 전극 및 제2 회로패턴을 형성하는 단계는,

상기 제2 금속층의 일부를 식각하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제10항에 있어서,

상기 절연기판을 적층하는 단계 이전에,

상기 접착수지층에 조면화(desmear) 처리를 수행하는 단계를 더 포함하는 커패시터 내장형 인쇄회로기판 제조방법.
제12항에 있어서,

상기 제2 전극 및 제2 회로패턴을 형성하는 단계는,

조면화 처리된 상기 접착수지층에 시드층을 형성하는 단계;

상기 시드층 상에 도금레지스트를 형성하는 단계;

전해도금을 통하여 상기 제2 전극 및 상기 제2 회로패턴에 상응하는 도금층을 형성하는 단계;

상기 도금레지스트를 제거하는 단계; 및

상기 시드층의 일부가 제거되도록 플래시 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제10항에 있어서,

상기 제2 전극 및 상기 제2 회로패턴을 형성하는 단계는,

상기 압착하는 단계 이전에 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제10항에 있어서,

상기 기재는 2개이며,

상기 압착하는 단계는 상기 코어기판의 양면에 대하여 모두 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제1 금속층과, 제1 접착수지층과, 유전층과, 제2 접착수지층이 차례로 적층된 기재를 제공하는 단계;

상기 제1 금속층의 일부를 식각하여 제1 전극 및 제1 회로패턴을 형성하는 단계;

상기 제1 접착수지층에 조면화(desmear) 처리를 수행하는 단계;

절연수지층을 개재하여, 상기 제1 전극이 형성된 상기 기재의 일면을 코어기판에 압착하는 단계;

상기 제2 접착수지층 상에 제2 전극 및 제2 회로패턴을 형성하는 단계;

상기 제2 전극 및 상기 제2 회로패턴을 커버하도록 상기 기재에 절연기판을 적층하는 단계; 및

상기 절연기판에 제3 회로패턴을 형성하는 단계를 포함하는 커패시터 내장형 인쇄회로기판 제조방법.
제16항에 있어서,

상기 제2 접착수지층에는 제2 금속층이 적층되며,

상기 제2 전극 및 제2 회로패턴을 형성하는 단계는,

상기 제2 금속층의 일부를 식각하여 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제16항에 있어서,

상기 절연기판을 적층하는 단계 이전에,

상기 제2 접착수지층에 조면화(desmear) 처리를 수행하는 단계를 더 포함하는 커패시터 내장형 인쇄회로기판 제조방법.
제18항에 있어서,

상기 제2 전극 및 제2 회로패턴을 형성하는 단계는,

조면화 처리된 상기 제2 접착수지층에 시드층을 형성하는 단계;

상기 시드층 상에 도금레지스트를 형성하는 단계;

전해도금을 통하여 상기 제2 전극 및 상기 제2 회로패턴에 상응하는 도금층을 형성하는 단계;

상기 도금레지스트를 제거하는 단계; 및

상기 시드층의 일부가 제거되도록 플래시 에칭을 수행하는 단계를 포함하는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제16항에 있어서,

상기 제2 전극 및 상기 제2 회로패턴을 형성하는 단계는,

상기 압착하는 단계 이전에 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제16항에 있어서,

상기 기재는 2개이며,

상기 압착하는 단계는 상기 코어기판의 양면에 대하여 모두 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제1 접착수지층과, 유전층과, 제2 접착수지층이 차례로 적층된 기재를 제공하는 단계;

상기 제1 접착수지층에 조면화(desmear) 처리를 수행하는 단계;

도금 공정을 통하여 조면화 처리된 상기 제1 접착수지층 제1 전극 및 제1 회로패턴을 형성하는 단계;

절연수지층을 개재하여, 상기 제1 전극이 형성된 상기 기재의 일면을 코어기 판에 압착하는 단계;

상기 제2 접착수지층에 제2 전극 및 제2 회로패턴을 형성하는 단계;

상기 제2 전극 및 상기 제2 회로패턴을 커버하도록 상기 기재에 절연기판을 적층하는 단계; 및

상기 절연기판에 제3 회로패턴을 형성하는 단계를 포함하는 커패시터 내장형 인쇄회로기판 제조방법.
제22항에 있어서,

상기 절연기판을 적층하는 단계 이전에 상기 제2 접착수지층에 조면화(desmear) 처리를 수행하는 단계를 더 포함하며,

상기 제2 전극 및 제2 회로패턴을 형성하는 단계는 도금 공정을 통해 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제22항에 있어서,

상기 제2 전극 및 상기 제2 회로패턴을 형성하는 단계는,

상기 압착하는 단계 이전에 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.
제22항에 있어서,

상기 기재는 2개이며,

상기 압착하는 단계는 상기 코어기판의 양면에 대하여 모두 수행되는 것을 특징으로 하는 커패시터 내장형 인쇄회로기판 제조방법.