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KR100962537B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR100962537B1
KR100962537B1 KR1020087000991A KR20087000991A KR100962537B1 KR 100962537 B1 KR100962537 B1 KR 100962537B1 KR 1020087000991 A KR1020087000991 A KR 1020087000991A KR 20087000991 A KR20087000991 A KR 20087000991A KR 100962537 B1 KR100962537 B1 KR 100962537B1
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KR
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film
pad electrode
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protective film
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마코토 다카하시
고우이치 나가이
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명에서는, 하층 절연막(55)의 표면을 CMP법 등에 의해 평탄화하여, 이 하층 절연막(55) 위에 상층 절연막(56)이나 금속 보호막(59)을 형성한다. 따라서, 상층 절연막(56) 및 금속 보호막(59)이 커버리지에 우수한 상태로 형성되게 되어, 상층 절연막(56) 및 금속 보호막(59)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다.
MOS 트랜지스터, 게이트 절연막, 플라스마 TEOS막, 강유전체막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 하부 전극과 상부 전극 사이에 유전체막이 삽입되어 이루어지는 커패시터(capacitor) 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 유전체막이 강유전 특성을 갖는 강유전체막인 강유전체 커패시터 구조를 갖는 반도체 장치에 적용하는 것에 적합하다.
최근, 강유전체의 분극 반전을 이용하여 정보를 강유전체 커패시터 구조로 유지하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. 강유전체 메모리는 전원을 차단해도 유지된 정보가 소실되지 않는 불휘발 메모리로서, 고집적도, 고속 구동, 고내구성 및 저소비 전력의 실현을 기대할 수 있는 점에서 특히 주목되고 있다.
강유전체 커패시터 구조를 구성하는 강유전체막의 재료로서는, 잔류 분극량이 큰, 예를 들면, 10(μC/㎠)∼30(μC/㎠)정도의 PZT(Pb(Zr, Ti)O3)막, SBT(SrBi2Ta2O9)막 등의 페로부스카이트 결정 구조를 갖는 강유전체 산화물이 주로 이용되고 있다.
특허문헌 1 : 일본국 특허공개 2000-91516호 공보
특허문헌 2 : 일본국 특허공개 평1-214126호 공보
특허문헌 3 : 일본국 특허공개 평7-135203호 공보
특허문헌 4 : 일본국 특허공개 평3-195025호 공보
커패시터 구조, 특히 강유전체 커패시터 구조에서는, 실리콘 산화막 등의 물과의 친화성이 높은 층간 절연막을 통해서 외부로부터 침입한 수분에 의해, 강유전체막의 특성이 열화되는 것이 알려져 있다. 즉, 우선, 외부로부터 침입한 수분이 층간 절연막이나 메탈 배선 성막시의 고온 프로세스 중에서 수소와 산소로 분해된다. 이 수소가 강유전체막 중에 침입하면, 강유전체막의 산소와 반응해서 강유전체막에 산소 결함이 형성되어 결정성이 저하된다. 또한, 강유전체 메모리의 장기간 사용에 의해서도 동일한 현상이 발생한다. 그 결과, 강유전체막의 잔류 분극량이나 유전율이 저하되는 등의 강유전체 커패시터 구조의 성능 열화가 발생한다. 또한, 이러한 수소의 침입에 의해, 강유전체 커패시터 구조에 한정되지 않고, 트랜지스터 등의 성능이 열화되는 경우가 있다.
이 점, 강유전체 커패시터 구조의 상층에 알루미나 등의 수소 방지막을 형성함으로써, 수소의 침입을 방지하는 시도가 있다. 이 수소 방지막에 의해, 어느 정도의 수소 차단 기능은 기대할 수 있지만, 강유전체 커패시터 구조의 고성능을 유지하기에 충분하다고는 할 수 없다.
그래서, 물·수소의 내부 침입을 방지하기 위해, 수분 함유량이 가장 많은 부위로 고려되는 패드 전극 위나 그 주변을 내습성의 금속 보호막(Al 등)으로 덮는 기술이, 특허문헌 1∼4에 개시되어 있다. 이러한 금속 보호막을 형성함으로써, 물·수소가 차폐되어, 이론적으로는 물·수소의 내부 침입을 방지할 수 있다고 고려되며, 실제로 어느 정도의 효과는 기대할 수 있다. 그러나, 이 경우, 주로 패키징(packaging)시에 금속 보호막에 손상이 미쳐 균열 등이 생기거나, 절연막의 평탄화가 행해지지 않은 경우에는, 금속 보호막의 커버리지(coverage)에 불균일이 생기는 경우가 많아, 커패시터 구조, 특히 강유전체 커패시터 구조의 고성능을 충분히 유지할 수 있다고는 하기 어렵다.
본 발명은, 상기의 과제를 감안하여 이루어진 것으로서, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 커패시터 구조, 특히 강유전체 커패시터 구조의 고성능을 충분히 유지하는 신뢰성 높은 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 상방에 형성되어 있고, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조와, 상기 커패시터 구조의 상방에 형성되어 있고, 상기 커패시터 구조와 전기적으로 접속되어 이루어지는 배선 구조와, 상기 배선 구조와 전기적으로 접속되어 있고, 외부와의 전기적 접속을 도모하기 위한 패드 전극과, 상기 패드 전극의 일부를 덮고, 표면이 평탄화되어 이루어지는 절연막과, 상기 절연막 위에 형성된 내습성의 금속 재료로 이루어지는 금속 보호막을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, 상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과, 상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과, 상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과, 상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 개구를 형성하는 공정과, 상기 개구를 충전하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과, 상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과 상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과, 상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과, 상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 복수의 접속 구멍을 형성하는 공정과, 상기 접속 구멍을 충전하여 이루어지는 도전 플러그를 형성하는 공정과, 상기 도전 플러그를 통하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함한다.
도 1a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 1b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 1c는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 1d는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 2a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 2b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 2c는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 2d는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 3a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 3b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 4는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5a는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5b는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5c는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5d는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5e는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5f는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 5g는 제 1 실시예의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 6a는 제 1 실시예의 FeRAM의 제조 방법에서의 다른 예를 나타낸 개략 단면도.
도 6b는 제 1 실시예의 FeRAM의 제조 방법에서의 다른 예를 나타낸 개략 단 면도.
도 6c는 제 1 실시예의 FeRAM의 제조 방법에서의 다른 예를 나타낸 개략 단면도.
도 7a는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 7b는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 7c는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 7d는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 7e는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 7f는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 7g는 제 1 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 8은 제 1 실시예의 변형예 1에서의 금속 보호막의 상태를 나타낸 개략 평면도.
도 9a는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단 면도.
도 9b는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 9c는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 9d는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 9e는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 9f는 제 1 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 10은 제 1 실시예의 변형예 2에서의 금속 보호막의 상태를 나타낸 개략 평면도.
도 11a는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 11b는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 11c는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 11d는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 11e는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 11f는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 11g는 제 1 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 12a는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 12b는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 12c는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 12d는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 12e는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 12f는 제 1 실시예에서의 변형예 4의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13a는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13b는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13c는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13d는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13e는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13f는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 13g는 제 1 실시예에서의 변형예 5의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 14a는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 14b는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 14c는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 14d는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 14e는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 14f는 제 1 실시예에서의 변형예 6의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 15a는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 15b는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 15c는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 15d는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 15e는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 15f는 제 1 실시예에서의 변형예 7의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 16a는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 16b는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 16c는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 16d는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 16e는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 16f는 제 2 실시예에서의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 17a는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 17b는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 17c는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 17d는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 17e는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 17f는 제 2 실시예에서의 변형예 1의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 18은 제 1 실시예의 변형예 1에서의 금속 보호막의 상태를 나타낸 개략 평면도.
도 19a는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 19b는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 19c는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 19d는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 19e는 제 2 실시예에서의 변형예 2의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 19f는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20a는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20b는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20c는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20d는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20e는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20f는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
도 20g는 제 2 실시예에서의 변형예 3의 FeRAM의 제조 방법을 나타낸 개략 단면도.
- 본 발명의 기본 골자 -
상술한 바와 같이, FeRAM에 있어서, 물·수소의 내부 침입을 방지하는 것을 목적으로 하여 수분 함유량이 가장 많은 부위로 생각되는 패드 전극 위나 그 주변을 내습성의 금속 보호막으로 덮는 경우, 주로 패키징시에 응력·스트레스에 의해 금속 보호막에 손상이 미쳐서 균열 등이 다발(多發)하거나, 패드 전극과 금속 보호막을 격리시키는 절연막의 형성 상태에 불균일이 생겨서 물·수소의 내부 침입을 조장하는 경우가 있다. 본 발명자는, 이 사실을 착안하여, 금속 보호막의 손상에 대한 내성(耐性)을 높이고, 절연막의 형성 상태를 균일화하기 위해, 당해 절연막, 즉 패드 전극을 덮는 절연막의 표면을 화학 기계 연마(Chemical-Mechanical Polishing : CMP)법 등에 의해 평탄화하여, 이 표면이 평탄한 절연막 위에 각종 금속 보호막을 형성하는 것을 고안하게 되었다. 이 구성에 의하면, 금속 보호막의 커버리지가 가급적 향상하는 동시에, 절연막의 형성 상태가 균일화되어, 패드 전극이나 배선 등의 단차에 기인하는 금속 보호막이나 절연막의 물·수소의 차폐(遮蔽) 기능의 열화가 억제된다.
- 본 발명을 적용한 구체적인 여러 실시예 -
이하, 본 발명을 적용한 구체적인 여러 실시예에 관하여, 도면을 참조하면서 상세하게 설명한다. 이하의 여러 실시예에서는, 본 발명을 FeRAM에 적용한 경우에 관하여 예시하지만, 커패시터 구조에 통상의 유전체막을 사용한 반도체 메모리에도 적용 가능하다.
(제 1 실시예)
도 1∼5는 본 실시예의 FeRAM의 구성을 그 제조 방법과 함께 공정순으로 나타낸 개략 단면도이다.
우선, 도 1a에 나타낸 바와 같이, 실리콘 반도체 기판(10) 위에 선택 트랜지스터로서 기능하는 MOS 트랜지스터(20)를 형성한다.
상세하게는, 실리콘 반도체 기판(10)의 표층에 예를 들면, STI(Shallow Trench Isolation)법에 의해 소자 분리 구조(11)를 형성하여, 소자 활성 영역을 확정한다.
다음에, 소자 활성 영역에 불순물, 여기서는 B를 예를 들면, 도스량 3.O×1O13/㎠, 가속 에너지 300keV의 조건으로 이온 주입하여, 웰(12)을 형성한다.
다음에, 소자 활성 영역에 열산화 등에 의해 막 두께 3.0nm정도의 얇은 게이트 절연막(13)을 형성하고, 게이트 절연막(13) 위에 CVD법에 의해 막 두께 180nm정도의 다결정 실리콘막 및 막 두께 29nm정도의 예를 들면, 실리콘 질화막을 퇴적하고, 실리콘 질화막, 다결정 실리콘막 및 게이트 절연막(13)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 전극 형상으로 가공함으로써, 게이트 절연막(13) 위에 게이트 전극(14)을 패턴 형성한다. 이 때 동시에, 게이트 전극(14) 위에는 실리콘 질화막으로 이루어지는 캡막(15)이 패턴 형성된다.
다음에, 캡막(15)을 마스크로 하여 소자 활성 영역에 불순물, 여기서는 As를 예를 들면, 도스량 5.O×1O14/㎠, 가속 에너지 1OkeV의 조건으로 이온 주입하여, 이른바 LDD 영역(16)을 형성한다.
다음에, 전체면에 예를 들면, 실리콘 산화막을 CVD법에 의해 퇴적하고, 이 실리콘 산화막을 이른바 에치백함으로써, 게이트 전극(14) 및 캡막(15)의 측면에만 실리콘 산화막을 남겨서 사이드월 절연막(17)을 형성한다.
다음에, 캡막(15) 및 사이드월 절연막(17)을 마스크로 하여 소자 활성 영역에 불순물, 여기서는 P를 LDD 영역(16)보다도 불순물 농도가 높아지는 조건, 예를 들면, 도스량 5.0×1014/㎠, 가속 에너지 13keV의 조건으로 이온 주입하여, LDD 영역(16)과 중첩되는 소스/드레인 영역(18)을 형성하여, MOS 트랜지스터(20)를 완성시킨다. 또한, 도 1b 이후에서는, 실리콘 반도체 기판(10), 웰(12), 소자 분리 구조(11), LDD 영역(16) 및 소스/드레인 영역(18)의 도시를 생략한다.
이어서, 도 1b에 나타낸 바와 같이, MOS 트랜지스터(10)의 보호막(21) 및 제 1 층간 절연막(22)을 형성한다.
상세하게는, MOS 트랜지스터(20)를 덮도록, 보호막(21) 및 제 1 층간 절연막(22)을 순차적으로 퇴적한다. 여기서, 보호막(21)으로서는, 실리콘 산화막을 재료로 하여, CVD법에 의해 막 두께 20nm정도로 퇴적한다. 제 1 층간 절연막(22)으로서는, 예를 들면, 플라스마 SiO막(막 두께 20nm정도), 플라스마 SiN막(막 두께 80nm정도) 및 플라스마 TEOS막(막 두께 1000nm정도)을 순차적으로 성막한 적층 구조를 형성하고, 적층 후, CMP법에 의해 막 두께가 700nm정도가 될 때까지 연마한다.
이어서, 도 1c에 나타낸 바와 같이, 후술하는 강유전체 커패시터 구조(30)의 하부 전극의 배향성 향상막(23)을 형성한다.
상세하게는, 제 1 층간 절연막(22) 위에 예를 들면, 실리콘 산화막을 퇴적하여, 배향성 향상막(23)을 형성한다.
이어서, 도 1d에 나타낸 바와 같이, 하부 전극층(24), 강유전체막(25) 및 상부 전극층(26)을 순차적으로 형성한다.
상세하게는, 우선 스퍼터링법에 의해 예를 들면, 막 두께가 20nm정도의 Ti막 및 막 두께가 150nm정도의 Pt막을 순차 퇴적시켜서, Ti막 및 Pt막의 적층 구조에 하부 전극층(24)을 형성한다. 다음에, RF 스퍼터링법에 의해, 하부 전극층(24) 위에 강유전체인 예를 들면, PZT로 이루어지는 강유전체막(25)을 막 두께 200nm정도로 퇴적한다. 그리고, 강유전체막(25)에 RTA 처리를 실시하여 당해 강유전체막(25)을 결정화한다. 다음에, 반응성 스퍼터링법에 의해, 강유전체막(25) 위에 예를 들면, 도전성 산화물인 IrO2를 재료로 하는 상부 전극층(26)을 막 두께 20Onm정도로 퇴적한다. 또한, 상부 전극층(26)의 재료로서, IrO2 대신에 Ir, Ru, RuO2, SrRuO3, 그 밖의 도전성 산화물이나 이들의 적층 구조로 해도 좋다.
이어서, 도 2a에 나타낸 바와 같이, 상부 전극(31)을 패턴 형성한다.
상세하게는, 상부 전극층(26)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 복수의 전극 형상으로 가공하여, 상부 전극(31)을 패턴 형성한다.
이어서, 도 2b에 나타낸 바와 같이, 강유전체막(25) 및 하부 전극층(24)을 가공하여 강유전체 커패시터 구조(30)를 형성한다.
상세하게는, 우선 강유전체막(25)을 상부 전극(31)에 정합(整合)시켜서 약간 상부 전극(31)보다도 큰 사이즈가 되도록, 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공한다.
다음에, 하부 전극층(24)을, 가공된 강유전체막(25)에 정합시켜서 약간 강유전체막(25)보다도 큰 사이즈가 되도록, 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공하여, 하부 전극(32)을 패턴 형성한다. 이에 따라, 하부 전극(32) 위에 강유전체막(25), 상부 전극(31)이 순차 적층되고, 강유전체막(25)을 통해서 하부 전극(32)과 상부 전극(31)이 용량 결합하는 강유전체 커패시터 구조(30)를 완성시킨다.
이어서, 도 2c에 나타낸 바와 같이, 제 2 층간 절연막(33)을 성막한다.
상세하게는, 강유전체 커패시터 구조(30)를 덮도록, 제 2 층간 절연막(33)을 형성한다. 여기서, 제 2 층간 절연막(34)으로서는, 예를 들면, 플라스마 TEOS막을 막 두께 1400nm정도로 퇴적한 후, CMP법에 의해 막 두께가 1000nm정도가 될 때까지 연마한다. CMP 후에, 제 2 층간 절연막(33)의 탈수를 목적으로 하여, 예를 들면, N2O의 플라스마 어닐링 처리를 실시한다.
이어서, 도 2d에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 도전 플러그(34, 35) 및 트랜지스터 구조(10)의 소스/드레인 영역(18)과 접속되는 도전 플러그(36)를 형성한다.
우선, 강유전체 커패시터 구조(30)에의 비어 홀(34a, 35a)을 형성한다.
상세하게는, 리소그래피 및 그것에 이어지는 드라이 에칭으로서, 상부 전극(31)의 표면의 일부가 노출될 때까지 제 2 층간 절연막(33)에 실시하는 가공과, 하부 전극(32)의 표면의 일부가 노출될 때까지 제 2 층간 절연막(33)에 실시하는 가공을 동시에 실행하여, 각각의 부위에 예를 들면, 약 0.5㎛직경의 비어 홀(34a, 35a)을 동시 형성한다. 이들 비어 홀(34a, 35a)의 형성시에는, 상부 전극(31) 및 하부 전극(32)이 각각 에칭 스톱퍼가 된다.
다음에, 강유전체 커패시터 구조(30)의 형성 후의 여러 공정에 의해 강유전체 커패시터 구조(30)가 받은 손상을 회복하기 위한 어닐링 처리를 행한다. 여기서는, 처리 온도 500℃, 산소 분위기에서 60분간 어닐링 처리를 실행한다.
다음에, 트랜지스터 구조(10)의 소스/드레인 영역(18)에의 비어 홀(36a)을 형성한다.
상세하게는, 소스/드레인 영역(18)을 에칭 스톱퍼로 하여, 당해 소스/드레인 영역(18)의 표면의 일부가 노출될 때까지 제 2 층간 절연막(33), 배향성 향상막(23), 제 1 층간 절연막(22) 및 보호막(21)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공하여, 예를 들면, 약 0.3㎛ 직경의 비어 홀(36a)을 형성한다.
다음에, 도전 플러그(34, 35, 36)를 형성한다.
우선, 통상의 산화막의 에칭 환산으로 수 1Onm, 여기서는 1Onm정도에 상당하는 RF 전(前)처리를 행한 후, 비어 홀(34a, 35a, 36a)의 각 벽면을 덮도록, 스퍼터링법에 의해 예를 들면, TiN막을 막 두께 75nm정도로 퇴적하여, 하지막(글루막)(41)을 형성한다. 그리고, CVD법에 의해 글루막(41)을 통해서 비어 홀(34a, 35a, 36a)을 매립하도록 예를 들면, W막을 형성한다. 그 후, CMP법에 의해 제 2 층간 절연막(33)을 스톱퍼로 하여 W막 및 글루막(41)을 연마해서, 비어 홀(34a, 35a, 36a) 내를 글루막(41)을 통해서 W로 매립되는 도전 플러그(34, 35, 36)를 형성한다.
이어서, 도 3a에 나타낸 바와 같이, 도전 플러그(34, 35, 36)와 각각 접속되는 제 1 배선(45)을 형성한다.
상세하게는, 우선, 전체면에 스퍼터링법 등에 의해 배리어(barrier) 메탈막(42), 배선막(43) 및 배리어 메탈막(44)을 퇴적한다. 배리어 메탈막(42)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 60nm정도) 및 TiN막(막 두께 30nm정도)을 순차 성막한다. 배선막(43)으로서는, 예를 들면, Al 합금막(여기서는 Al-Cu막)을 막 두께 360nm정도로 성막한다. 배리어 메탈막(44)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 5nm정도) 및 TiN(막 두께 70nm정도)을 순차 성막한다. 여기서, 배선막(43)의 구조는, 동일 룰의 FeRAM 이외의 로직부와 동일 구조로 되어 있기 때문에, 배선의 가공이나 신뢰성상의 문제는 없다.
다음에, 반사 방지막으로서 예를 들면, SiON막(도시 생략)을 성막한 후, 리 소그래피 및 그것에 이어지는 드라이 에칭에 의해 반사 방지막, 배리어 메탈막(44), 배선막(43) 및 배리어 메탈막(42)을 배선 형상으로 가공하여, 제 1 배선(45)을 패턴 형성한다. 또한, 배선막(43)으로서 Al 합금막을 형성하는 대신에, 소위 대머신(damascene)법 등을 이용해서 Cu막(또는 Cu 합금막)을 형성하여, 제 1 배선(45)으로서 Cu 배선을 형성해도 좋다.
이어서, 도 3b에 나타낸 바와 같이, 강유전체 커패시터 구조(30)의 특성 열화를 방지하기 위한 보호막(46)을 형성한다.
상세하게는, 제 1 배선(45)을 덮도록, 제 2 층간 절연막(33) 위에 보호막(46)을 성막한다. 보호막(46)은 강유전체 커패시터 구조(30)를 형성한 후의 다층 공정에 의해 당해 강유전체 커패시터(30)가 받는 손상을 억제하기 위한 것으로, 금속 산화막, 예를 들면, 알루미나를 재료로 하여 예를 들면, 스퍼터링법에 의해 막 두께 20nm정도로 형성한다.
이어서, 도 4에 나타낸 바와 같이, 제 1 배선(45)과 접속되는 제 2 배선(54)을 형성한다.
상세하게는, 우선, 보호막(46)을 통해서 배선(45)을 덮도록 제 3 층간 절연막(47)을 형성한다. 제 3 층간 절연막(47)으로서는, 실리콘 산화막을 막 두께 700nm정도로 성막하고, 플라스마 TEOS를 형성하여 막 두께를 전체 11OOnm정도로 한 후에, CMP법에 의해 표면을 연마하여, 막 두께를 750nm정도로 형성한다.
다음에, 배선(45)과 접속되는 도전 플러그(48)를 형성한다.
배선(45)의 표면의 일부가 노출될 때까지, 제 3 층간 절연막(47) 및 보호 막(46)을 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 가공하고, 예를 들면, 약 0.25㎛ 직경의 비어 홀(48a)을 형성한다. 다음에, 이 비어 홀(48a)의 벽면을 덮도록 하지막(글루막)(49)을 형성한 후, CVD법에 의해 글루막(49)을 통해서 비어 홀(48a)을 매립하도록 W막을 형성한다. 그리고, 제 3 층간 절연막(47)을 스톱퍼로 하여 예를 들면, W막 및 글루막(49)을 연마해서, 비어 홀(48a) 내를 글루막(49)을 통해서 W로 매립되는 도전 플러그(48)를 형성한다.
다음에, 도전 플러그(48)와 각각 접속되는 제 2 배선(54)을 형성한다.
우선, 전체면에 스퍼터링법 등에 의해 배리어 메탈막(51), 배선막(52) 및 배리어 메탈막(53)을 퇴적한다. 배리어 메탈막(51)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 60nm정도) 및 TiN막(막 두께 30nm정도)을 순차 성막한다. 배선막(52)으로서는, 예를 들면, Al 합금막(여기서는 Al-Cu막)을 막 두께 360nm정도로 성막한다. 배리어 메탈막(53)으로서는, 스퍼터링법에 의해 예를 들면, Ti막(막 두께 5nm정도) 및 TiN(막 두께 70nm정도)을 순차 성막한다. 여기서, 배선막(52)의 구조는 동일 룰의 FeRAM 이외의 로직부와 동일한 구조로 되어 있기 때문에, 배선의 가공이나 신뢰성상의 문제는 없다.
다음에, 반사 방지막으로서 예를 들면, SiON막(도시 생략)을 성막한 후, 리소그래피 및 그것에 이어지는 드라이 에칭에 의해 반사 방지막, 배리어 메탈막(53), 배선막(52) 및 배리어 메탈막(51)을 배선 형상으로 가공하여, 제 2 배선(54)을 패턴 형성한다. 또한, 배선막(52)으로서 Al 합금막을 형성하는 대신에, 소위 대머신법 등을 이용해서 Cu막(또는 Cu 합금막)을 형성하여, 제 2 배선(54)으 로서 Cu 배선을 형성해도 좋다.
또한, 본 실시예에서는, 배선 구조로서 제 1 배선(45) 및 제 2 배선(54)으로 이루어지는 2층 구조를 예시했지만, 3층 구조 내지는 그 이상의 다층 구조로 해도 좋다.
이 때의 상태를 도 5a에 나타낸다. 도 5a에서는, 도 4와 동일한 상태를 나타내고 있고, 도 4의 제 3 층간 절연막(47)보다 상층 부분만을 나타낸다(배리어 메탈막(51, 53) 및 도전 플러그(48)의 기재를 생략함). 또한, 도 5a 이하의 각 도면에서는, 도시의 편의상, 제 3 층간 절연막(47)보다 하층 부분을 생략한다. 여기서, 본 실시예에서는, 복수의 제 2 배선(54) 중, 도면 중 우단의 제 2 배선(54)이 외부와의 전기적 접속을 얻기 위한 패드 전극(이하, 패드 전극(54a)이라고 함)이 된다.
이어서, 도 5b에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 5c에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연 막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 5b 및 도 5c의 공정 대신에 도 6과 같이 해도 좋다.
우선, 도 6a에 나타낸 바와 같이, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적해서 절연막(55a)을 형성한다. 이 때, 절연막(55a)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
다음에, 도 6b에 나타낸 바와 같이, 예를 들면, CMP법에 의해 제 2 배선(54)을 스톱퍼로 하여, 제 2 배선(54)의 표면이 노출될 때까지 절연막(55a)의 표면을 평탄화한다.
다음에, 도 6c에 나타낸 바와 같이, 표면이 평탄화된 절연막(55a) 위에 절연막(55b)을 형성한다. 절연막(55b)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 형성한다. 절연막(55a, 55b)에 의해, 제 2 배선(54)을 덮는 막 두께 100nm정도의 하층 절연막(55)이 구성된다.
이어서, 도 5d에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(58)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 가령, 400nm정 도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로부터, 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다.
이어서, 도 5e에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 이용하고, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다.
그 후, 회화(灰化) 처리 등에 의해 레지스트 패턴(58)을 제거한다.
이어서, 도 5f에 나타낸 바와 같이, 금속 보호막(59)을 패턴 형성한다.
상세하게는, 우선, 개구(57a) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여 가공하고, 패드 전극(54a) 위에서 이 것과 전기적으로 접속되어 이루어지는 금속 보호막(59)을 패턴 형성한다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(59)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(59)이 담당하게 된다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
본 실시예에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이와 동시에, 금속 보호막(59)도 마찬가지로 커버리지가 우수하고, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭으로 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(59)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
이어서 도 5g에 나타낸 바와 같이, 금속 보호막(59)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 금속 보호막(59)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 이용하여 퇴적한다.
다음에, 금속 보호막(59)의 표면의 일부를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
이상 설명한 바와 같이, 본 실시예에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
(변형예)
이하, 제 1 실시예의 여러 변형예에 관하여 설명한다. 이들의 변형예에서는, 제 1 실시예에서 개시한 구성 부재 등과 동일한 것에 대해서는, 동일 부호를 부여하여 상세한 설명을 생략한다.
[변형예 1]
본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에서, 금속 보호막이 패드 전극(54a)의 주위를 둘러싸도록 형성되어 있다.
도 7은 변형예 1에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 동일하게, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로 도 7a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 7b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 7a 및 도 7b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 7c에 나타낸 바와 같이, 상층 절연막(56) 및 Al막(60)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막(60)을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
이어서, 도 7d에 나타낸 바와 같이, Al막(60) 위에 레지스트 패턴(62)을 형 성한다.
상세하게는, Al막(60)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, Al막(60)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(62a)를 갖는 레지스트 패턴(62)을 형성한다.
이어서, 도 7e에 나타낸 바와 같이, Al막(60)을 가공하여 금속 보호막(63)을 패턴 형성한다.
상세하게는, 레지스트 패턴(62)을 마스크로 하여, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여, Al막(60)을 드라이 에칭한다. 이 때, 상층 절연막(56) 위에서 레지스트 패턴(62)의 개구(62a)를 따라서 Al막(60)이 제거되어, 패드 전극(54a)을 노출시키는 개구(63a)가 형성된다. 이 에칭에 의해, 패드 전극(54a)과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(63)이 패턴 형성된다.
금속 보호막(63)을 평면에서 본 상태를 도 8에 나타낸다.
이와 같이, 금속 보호막(63)은 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있고, 패드 전극(54a)의 주위를 덮도록, 패드 전극(54a)과 전기적으로 절연된 상태로 되어 있다. 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 주위가 내습성을 갖는 금속 보호막(63)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다.
그 후, 레지스트 패턴(62)을 회화 처리 등에 의해 제거한다.
이어서, 도 7f에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 레지스트 패턴을 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다. 이 개구(57a)로부터 노출되는 패드 전극(54a)의 표면이, 외부와의 전기적 접속을 위한 부위가 된다.
변형예 1에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이와 동시에, 상층 절연막(56)에 형성된 금속 보호막(63)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(59)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
이어서, 도 7g에 나타낸 바와 같이, 금속 보호막(63)을 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 전체면에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 개구(57a)로부터 패드 전극(54a)의 표면의 일부를 노출시키도록, 상 부 보호층(61)의 개구(57a)에 정합한 부위에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
이상 설명한 바와 같이, 변형예 1에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 2]
본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 추가하여, 금속 보호막이 패드 전극(54a)의 주위를 둘러싸도록 형성되어 있다.
도 9는 변형예 2에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 9a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 9b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 9a 및 도 9b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 9c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(58)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 가령, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다.
이어서, 도 9d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 이용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때, 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(58)을 제거한다.
이어서, 도 9e에 나타낸 바와 같이, 금속 보호막(59, 63)을 동시에 패턴 형성한다.
상세하게는, 우선, 개구(57a) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여 가공한다. 이 때, 상층 절연막(56) 위에서 레지스트 패턴을 따라서 Al막이 제거되어, 개구(63a)가 형성된다. 이 에칭에 의해, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(59)과, 상층 절연막(56) 위에서 금속 보호막(59)(패드 전극(54a))과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(63)이 동시에 패턴 형성된다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(59)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(59)이 담당하게 된다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
금속 보호막(59 ,63)을 평면에서 본 상태를 도 10에 나타낸다.
이와 같이, 금속 보호막(59)이 패드 전극(54a)을 덮고, 금속 보호막(63)이 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있다. 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 형성 부위 및 그 주위가 내습성을 갖는 금속 보호막(59, 63)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다.
변형예 2에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이와 동시에, 금속 보호막(59) 및 상층 절연막(56)에 형성된 금속 보호막(63)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(59, 63)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59, 63)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
이어서, 도 9f에 나타낸 바와 같이, 금속 보호막(59)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 금속 보호막(59)을 덮도록 금속 보호막(63) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 금속 보호막(59)의 표면의 일부를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
이상 설명한 바와 같이, 변형예 2에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 3]
본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다.
도 11은 변형예 3에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a) 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 11a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 11b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한 다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 11a 및 도 11b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 11c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(58)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다.
이어서, 도 11d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 이용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전 극(54a)의 표면의 일부를 노출시키는 개구(57a)가 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(58)을 제거한다.
이어서, 도 11e에 나타낸 바와 같이, Al막(60)을 형성한다.
상세하게는, 개구(57a) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 증착법에 의해 Al을 퇴적해서 Al막(60)을 형성한다. 이 경우, Al막(60)을 개구(57a)의 깊이보다도 두꺼운 막 두께, 예를 들면, 1㎛정도로 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 등을 이용해도 좋다.
이어서, 도 11f에 나타낸 바와 같이, Al막(60)을 가공하여 금속 보호막(64)을 형성한다.
상세하게는, 예를 들면, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여, 상층 절연막(56)의 표면이 노출될 때까지 Al막(60)을 표면 연마한다. 이 때, 개구(57a) 내만을 충전하도록 Al막(60)이 남고, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(64)이 형성된다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(64)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(64)이 담당하게 된다.
변형예 3에서는, 하층 절연막(55)의 표면이 평탄화되어 있고, 금속 보호막(64)을 형성할 때에 상기한 바와 같이 CMP법을 사용할 수 있다. 이 경우, 하층 절연막(55) 위에 형성되는 상층 절연막(56)과, 금속 보호막(64)이 동일 평면을 형 성하도록 표면 평탄화된다. 그 때문에, 상층 절연막(56) 및 금속 보호막(64)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이 경우, 금속 보호막(64)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(64)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(64)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
이어서, 도 11g에 나타낸 바와 같이, 금속 보호막(64)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 금속 보호막(64)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 금속 보호막(64)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
이상 설명한 바와 같이, 변형예 3에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(3O)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 4]
본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다.
도 12는 변형예 4에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 12a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 12b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 12a 및 도 12b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 12c에 나타낸 바와 같이, 상층 절연막(56), 상부 보호층(61) 및 레지스트 패턴(58)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 상부 보호층(61)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상부 보호층(61)의 패드 전극(54a)의 상방에 정합하는 부위를 노출시키는 개구(58a)를 갖는 레지스트 패턴(58)을 형성한다.
이어서, 도 12d에 나타낸 바와 같이, 상부 보호층(61) 및 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(58)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 상부 보호층(61) 및 제 4 층간 절연막(57)을 드라이 에칭한다. 여기서, 제 4 층간 절연막(57)에 대해서는, 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))가 에칭된다. 이 때 상부 보호층(61) 및 제 4 층간 절연막(57)에는, 레지스트 패턴(58)의 개구(58a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 개구(57b)가 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(58)을 제거한다.
이어서, 도 12e에 나타낸 바와 같이, Al막(60)을 형성한다.
상세하게는, 개구(57b) 내를 포함하는 상부 보호층(61) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 증착법에 의해 Al을 퇴적하여 Al막(60)을 형성한다. 이 경우, Al막(60)을 개구(57b)의 깊이보다도 두꺼운 막 두께, 예를 들면, 100㎛정도로 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 등을 이용해도 좋다.
이어서, 도 12f에 나타낸 바와 같이, Al막(60)을 가공하여 금속 보호막(65)을 형성한다.
상세하게는, 예를 들면, CMP법에 의해 상부 보호층(61)을 스톱퍼로 하여, 상부 보호층(61)의 표면이 노출될 때까지 Al막(60)을 표면 연마한다. 이 때, 개구(57b) 내만을 충전하도록 Al막(60)이 남고, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(65)이 형성된다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(65)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(65)이 담당하게 된다.
이상에 의해, FeRAM을 완성시킨다.
변형예 4에서는, 하층 절연막(55)의 표면이 평탄화되어 있고, 금속 보호막(65)을 형성할 때에 상기한 바와 같이 CMP법을 사용할 수 있다. 이 경우, 하층 절연막(55) 위에 상층 절연막(56)을 통해서 형성되는 상부 보호층(61)과, 금속 보호막(65)이 동일 평면을 형성하도록 표면 평탄화된다. 그 때문에, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(65)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. 따라서, 금속 보호막(65)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(65)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(65)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
그런데, FeRAM의 제조 공정에서, 패드 전극의 기능을 검사하기 위해서 프로브 침을 패드 전극(본 예의 경우, 금속 보호막(65))에 접촉시키는 것(침 접촉)이 필요하다. 이 침 접촉에 의해, 패드 전극의 표면에 약간 흠집 등의 접촉 자국이 생기는 경우가 있다. 이 접촉 자국이 생겨도 패드 전극의 도전성 및 배선과의 접속성을 충분히 확보하기 위해서는, 패드 전극을 어느 정도 두껍게 형성할 필요가 있다.
변형예 4에서는, 금속 보호막(65)은 하층 절연막(55)의 상층 부위, 상층 절연막(56) 및 상부 보호층(61)의 총계 막 두께와 동등한 깊이로 형성된 개구(57b)와 동일한 막 두께로 형성되어 있다. 이와 같이, 금속 보호막(65)은 적극적으로 두껍게 형성되어 있어, 침 접촉에 의해 금속 보호막(65)의 표면에 접촉 자국이 생겼다고 해도, 금속 보호막(65)의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
이상 설명한 바와 같이, 변형예 4에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 5]
본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다.
도 13은 변형예 5에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로 도 13a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 13b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성 할 때에, 도 13a 및 도 13b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 13c에 나타낸 바와 같이, 레지스트 패턴(66)을 형성한다.
상세하게는, 하층 절연막(55)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 하층 절연막(55)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다.
이어서, 도 13d에 나타낸 바와 같이, 하층 절연막(55)을 가공한다.
상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 하층 절연막(55)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 제 1 개구(67a)가 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다.
이어서, 도 13e에 나타낸 바와 같이, 제 2 개구(67b)를 갖는 상층 절연막(56)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 이 상층 절연막(56)을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해 가공하여, 제 1 개구(67a)와 정합한 부위에서 이들 제 1 개구(67a)와 일체화되는 제 2 개구(67b)를 형성한다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
이어서, 도 13f에 나타낸 바와 같이, 금속 보호막(68)을 형성한다.
변형예 5에서는, 상술한 제 1 및 제 2 개구(67a, 67b)의 형성 공정을 포함하는 소위 대머신법(여기서는 듀얼 대머신법)에 의해 금속 보호막(68)을 형성한다.
상세하게는, 우선, 일체의 홈이 되어 이루어지는 제 1 및 제 2 개구(67a, 67b)의 벽면에 예를 들면, Ta를 가령, MOCVD법에 의해 퇴적해서 배리어막(도시 생략)을 형성하고, 이어서 배리어 막 위에 도금 시드막(도시 생략)을 형성한 후, 도금법에 의해 제 1 및 제 2 개구(67a, 67b) 내를 매립하도록 내습성의 금속, 여기서는 Cu(또는 Cu 합금 등)를 퇴적한다. 그 후, 상층 절연막(56)을 스톱퍼로 하여 Cu의 표층(및 도금 시드막)을 CMP법에 의해 제거하고, Cu에 의해 제 1 및 제 2 개구(67a, 67b) 내를 충전하여, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(68)을 형성한다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(68)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(68)이 담당하게 된다.
변형예 5에서는, 하층 절연막(55)의 표면이 평탄화되어 있고, 금속 보호막(68)을 형성할 때에 상기한 바와 같이 대머신법을 이용할 수 있다. 이 경우, 하층 절연막(55) 위에 형성되는 상층 절연막(56)과, 금속 보호막(68)이 동일 평면을 형성하도록 표면 평탄화된다. 그 때문에, 상층 절연막(56) 및 금속 보호막(68)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이 경우, 금속 보호막(68)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(68)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(68)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
또한, 변형예 5에서는, 금속 보호막(68)은, 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))에 형성된 제 1 개구(67a) 내의 Cu를 통하여 패드 전극(54a)과 접속되어 있다. 이와 같이, 금속 보호막(68)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있고, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(65)의 표면에 접촉 자국이 생겼다고 해도, 제 1 개구(67a) 내의 Cu에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(65)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
이어서, 도 13g에 나타낸 바와 같이, 금속 보호막(68)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 금속 보호막(68)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 금속 보호막(68)의 표면을 노출시키도록, 상부 보호층(61)에 개 구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
이상 설명한 바와 같이, 변형예 5에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 6]
본 예에서는, 제 1 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다.
도 14는 변형예 6에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 14a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 14b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한 다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 14a 및 도 14b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 14c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다.
이어서, 도 14d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전 극(54a)의 표면의 일부를 노출시키는 미세한 복수의 제 1 개구(67c)가 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다.
이어서, 도 14e에 나타낸 바와 같이, 복수의 제 1 개구(67c)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 전체면에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 제 1 개구(67c)의 형성 부위를 노출시키도록, 상부 보호층(61)에 개구를 형성한다. 이 개구가 제 2 개구(67d)가 되고, 제 1 개구(67c)와 정합한 부위에서 이들 제 1 개구(67c)와 일체화되어 있다.
이어서, 도 14f에 나타낸 바와 같이, 금속 보호막(69)을 형성한다.
변형예 6에서는, 상술한 제 1 및 제 2 개구(67c, 67d)의 형성 공정을 포함하는 소위 대머신법(여기서는 듀얼 대머신법)에 의해 금속 보호막(69)을 형성한다. 이상에 의해, FeRAM을 완성시킨다.
상세하게는, 우선, 일체의 홈이 되어 이루어지는 제 1 및 제 2 개구(67c, 67d)의 벽면에 예를 들면, Ta를 가령, MOCVD법에 의해 퇴적해서 배리어막(도시 생략)을 형성하고, 이어서 배리어막 위에 도금 시드막(도시 생략)을 형성한 후, 도금법에 의해 제 1 및 제 2 개구(67c, 67d) 내를 매립하도록 내습성의 금속, 여기서는 Cu(또는 Cu 합금 등)를 퇴적한다. 그 후, 상부 보호층(61)을 스톱퍼로 하여 Cu의 표층(및 도금 시드막)을 CMP법에 의해 제거하고, Cu에 의해 제 1 및 제 2 개구(67c, 67d) 내를 충전하여, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(69)을 형성한다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(69)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(69)이 담당하게 된다.
또한, 변형예 6에서는, 금속 보호막(69)은 두꺼운(예를 들면, 100㎛정도) 상부 보호층(61)과 동등한 깊이로 형성된 개구(67d)와 동일한 막 두께로 형성되어 있고, 게다가 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))에 형성된 제 1 개구(67c) 내의 Cu를 통하여 패드 전극(54a)과 접속되어 있다. 이와 같이, 금속 보호막(69)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(69)의 표면에 접촉 자국이 생겼다고 해도, 패드 전극(54a) 및 금속 보호막(69)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
이상 설명한 바와 같이, 변형예 6에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 7]
본 예에서는, 제 1 실시예의 변형예 2에서 개시한 FeRAM의 구성에 추가하여, 상층 절연막(56)의 형성 형태가 다르다.
도 15는 변형예 7에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 15a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 15b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 15a 및 도 15b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 15c에 나타낸 바와 같이, 하층 절연막(55)에 개구(55a)를 형성한 후, 상층 절연막(56)을 형성한다.
상세하게는, 우선, 소정의 레지스트 패턴(도시 생략)을 이용해서 하층 절연막(55)을 가공하여, 패드 전극(54a)의 표면의 일부를 노출시키는 개구(80)를 형성 한다.
다음에, 개구(80)의 내벽면을 덮도록 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다.
그 후, 상기의 레지스트 패턴을 회화 처리 등에 의해 제거한다.
이어서, 도 15d에 나타낸 바와 같이, 상층 절연막(56)을 가공한다.
상세하게는, 소정의 레지스트 패턴(도시 생략)을 이용하여 상층 절연막(56)을 가공하고, 하층 절연막(55)의 개구(80)와 정합한 부위에서, 당해 개구(80)보다도 작은 사이즈로 패드 전극(54a)의 표면의 일부를 노출시키는 개구(81)를 형성한다. 이 때, 상층 절연막(56)은 하층 절연막(55) 위로부터 개구(80)의 측벽면에 걸쳐서 덮도록 형성된다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
그 후, 상기의 레지스트 패턴을 회화 처리 등에 의해 제거한다.
이어서, 도 15e에 나타낸 바와 같이, 금속 보호막(59, 63)을 동시에 패턴 형성한다.
상세하게는, 우선, 개구(81) 내를 포함하는 제 4 층간 절연막(57) 위에, 내습성의 금속, 여기서는 Al을 재료로 하여, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 이용하여 가공하고, 패드 전극(54a) 위에서 이것과 전기적으로 접속되어 이루어지는 금속 보호막(59)과, 상층 절연막(56) 위에서 금속 보호막(59)(패드 전극(54a))과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(63)을 동시에 패턴 형성한다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(59)이 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(59)이 담당하게 된다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
이와 같이, 금속 보호막(59)이 패드 전극(54a)을 덮고, 금속 보호막(63)이 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있다. 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 형성 부위 및 그 주위가, 내습성을 갖는 금속 보호막(59, 63)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다.
변형예 7에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이와 동시에, 금속 보호막(59) 및 상층 절연막(56)에 형성된 금속 보호막(63)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 또한, 상층 절연막(56)이 하층 절연막(55)의 개 구(80)의 측벽면까지 덮도록 형성되어 있기 때문에, 당해 측벽면의 노출에 기인하는 수소의 내부에의 침입이 가급적 방지된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(59, 63)이 커버리지가 우수한 상태로 형성되고, 상층 절연막(56)이 개구(80)의 측벽면에 걸쳐서 형성됨으로써, 상층 절연막(56) 및 금속 보호막(59, 63)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
이어서, 도 15f에 나타낸 바와 같이, 금속 보호막(59)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 금속 보호막(59)을 덮도록 금속 보호막(63) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드 를 사용하여 퇴적한다.
다음에, 금속 보호막(59)의 표면의 일부를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
이상 설명한 바와 같이, 변형예 7에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(3O)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
또한, 변형예 7에서는, 변형예 2의 구성을 전제로 하여 상층 절연막(56)을 하층 절연막(55)의 개구(80)의 측벽면에 걸쳐서 형성한 경우를 예시했지만, 이 구성에 한정되지 않고, 예를 들면, 제 1 실시예, 변형예 1, 3, 4 등의 구성을 전제로 하여 적용해도 적합하다.
(제 2 실시예)
본 실시예에서는, 제 1 실시예에서 개시한 FeRAM에 있어서, 금속 보호막의 패드 전극(54a)과의 접속 형태가 다르다.
도 16은 제 2 실시예에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로 도 16a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 16b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성 할 때에, 도 16a 및 도 16b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 16c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다.
이어서, 도 16d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(70)이 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다.
이어서, 도 16e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(71)를 형성한다.
상세하게는, 비어 홀(70)을 매립하도록 예를 들면, W막을 형성한다. 그 후, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여 W막을 연마하고, 비어 홀(70)을 W로 매립하는 도전 플러그(71)를 형성한다.
이어서, 도 16f에 나타낸 바와 같이, 금속 보호막(72) 및 상부 보호층(61)을 형성한다.
상세하게는, 우선, 상층 절연막(56) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 사용하여 가공하여, 상층 절연막(56) 위에서 도전 플러그(71)를 통해서 패드 전극(54a)과 전기적으로 접속되어 이루어지는 금속 보호막(72)을 패턴 형성한다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(72)이 도전 플러그(71)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(72)이 담당하게 된다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
다음에, 금속 보호막(72)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 금속 보호막(72)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
본 실시예에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이와 동시에, 평탄한 상층 절연막(56) 위에 도전 플러그(71)와 접속되도록 형성되는 금속 보호막(72)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(72)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(72)의 물·수소의 차폐 기능을 최대한으로 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
또한, 본 실시예에서는, 금속 보호막(72)은 도전 플러그(71)를 통해서 패드 전극(54a)과 접속되어 있다. 이와 같이, 금속 보호막(72)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(72)의 표면에 접촉 자국이 생겼다고 해도, 도전 플러그(71)에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(72)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
이상 설명한 바와 같이, 본 실시예에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
(변형예)
이하, 제 2 실시예의 여러 변형예에 관하여 설명한다. 이들의 변형예에서는, 제 2 실시예에서 개시한 구성 부재 등과 동일한 것에 대해서는, 동일 부호를 부여하여 상세한 설명을 생략한다.
[변형예 1]
본 예에서는, 제 2 실시예에서 개시한 FeRAM의 구성에 추가하여, 금속 보호막이 패드 전극(54a)의 주위를 둘러싸도록 형성되어 있다.
도 17은 변형예 1에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다. 이어서, 도 5b와 마찬가지로, 도 17a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 17b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한 다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 17a 및 도 17b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 17c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다.
이어서, 도 17d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전 극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(70)이 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다.
이어서, 도 17e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(71)를 형성한다.
상세하게는, 비어 홀(70)을 매립하도록 예를 들면, W막을 형성한다. 그 후, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여 W막을 연마하고, 비어 홀(77)을 W로 매립하는 도전 플러그(71)를 형성한다.
이어서, 도 17f에 나타낸 바와 같이, 금속 보호막(72, 73)을 동시에 패턴 형성한 후, 상부 보호층(61)을 형성한다.
상세하게는, 우선, 상층 절연막(56) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 가령, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
다음에, 이 Al막을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해, 상층 절연막(56)을 에칭 스톱퍼로서 사용하여 가공한다. 이 때, 상층 절연막(56) 위에서 레지스트 패턴을 따라서 Al막이 제거되어, 개구(73a)가 형성된다. 이 에칭에 의해, 상층 절연막(56) 위에서 도전 플러그(71)를 통해서 패드 전극(54a)과 전기적으로 접속되어 이루어지는 금속 보호막(72)과, 상층 절연막(56) 위에서 금속 보호막(72)(패드 전극(54a))과 전기적으로 절연된 상태로 당해 패드 전극(54a)의 주위를 둘러싸는 금속 보호막(73)이 동시에 패턴 형성된다. 여기서, 외부와의 전 기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(72)이 도전 플러그(71)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(72)이 담당하게 된다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
다음에, 금속 보호막(72)을 덮도록 금속 보호막(73) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 금속 보호막(72)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
금속 보호막(72, 73)을 평면에서 본 상태를 도 18에 나타낸다.
이와 같이, 금속 보호막(72)이 패드 전극(54a)을 덮고, 금속 보호막(73)이 패드 전극(54a)의 형성 부위를 제외한 실리콘 반도체 기판(10)의 상방 전체면을 덮도록 형성되어 있다. 여기서, 물·수소가 가장 침입하기 쉽다고 생각되는 패드 전극(54a)의 형성 부위 및 그 주위가, 내습성을 갖는 금속 보호막(72, 73)에 의해 덮여짐으로써, 물·수소의 내부에의 침입이 효율적으로 차단된다.
변형예 1에서는, 하층 절연막(55)의 표면이 평탄화되어 있기 때문에, 하층 절연막(55) 위에 형성되는 상층 절연막(56)은 커버리지가 우수하고, 균일한 막 두께로 형성된다. 이와 동시에, 평탄한 상층 절연막(56) 위에 도전 플러그(71)를 통해서 형성되는 금속 보호막(72) 및 상층 절연막(56) 위에 형성되는 금속 보호막(73)도 마찬가지로 커버리지가 우수하여, 예를 들면, 패키징시에서의 손상에 대 한 내성이 대폭으로 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(72, 73)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(72, 73)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
또한, 변형예 1에서는, 금속 보호막(72)은 도전 플러그(71)를 통해서 패드 전극(54a)과 접속되어 있다. 이와 같이, 금속 보호막(72)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(72)의 표면에 접촉 자국이 생겼다고 해도, 도전 플러그(71)에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(72)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
이상 설명한 바와 같이, 변형예 1에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 2]
본 예에서는, 제 2 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다.
도 19는 변형예 2에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 19a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 19b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 19a 및 도 19b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 19c에 나타낸 바와 같이, 레지스트 패턴(66)을 형성한다.
상세하게는, 하층 절연막(55)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 하층 절연막(55)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다.
이어서, 도 19d에 나타낸 바와 같이, 하층 절연막(55)을 가공한다.
상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스 톱퍼로서 사용하여, 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 하층 절연막(55)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(75)이 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다.
이어서, 도 19e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(76) 및 제 2 개구(67b)를 갖는 상층 절연막(56)을 형성한다.
상세하게는, 우선, 비어 홀(75)을 매립하도록 예를 들면, W막을 형성한다. 그 후, CMP법에 의해 하층 절연막(55)을 스톱퍼로서 W막을 연마하고, 비어 홀(75)을 W로 매립하는 도전 플러그(76)를 형성한다.
다음에, 도전 플러그(76) 위를 포함하는 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 이 상층 절연막(56)을 레지스트 패턴(도시 생략)을 이용한 드라이 에칭에 의해 가공하고, 패드 전극(54a)의 상방에 정합한 부위에서 복수의 비어 홀(76)을 노출시키는 개구(57b)를 형성한다.
그 후, 회화 처리 등에 의해 상기의 레지스트 패턴을 제거한다.
이어서, 도 19f에 나타낸 바와 같이, 금속 보호막(77) 및 상부 보호층(61)을 형성한다.
상세하게는, 개구(57b)를 매립하도록 상층 절연막(56) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 예를 들면, 800nm정도의 막 두께로 퇴적하여, Al막을 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 등을 이용해도 좋다.
다음에, 예를 들면, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여, 상층 절연막(56)의 표면이 노출될 때까지 Al막을 표면 연마한다. 이 때, 개구(57b) 내만을 충전하도록 Al막이 남고, 패드 전극(54a)과 도전 플러그(76)를 통해서 전기적으로 접속되어 이루어지는 금속 보호막(77)이 형성된다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(77)이 도전 플러그(76)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(77)이 담당하게 된다.
다음에, 금속 보호막(77)을 덮도록 상층 절연막(56) 위에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 금속 보호막(77)의 표면을 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다. 이상에 의해, FeRAM을 완성시킨다.
변형예 2에서는, 하층 절연막(55)의 표면이 평탄화되어 있어, 금속 보호막(77)을 형성할 때에 상기와 같이 CMP법을 사용할 수 있다. 이 경우, 하층 절연막(55) 위에 형성되는 상층 절연막(56)과, 금속 보호막(77)이 동일 평면을 형성하 도록 표면 평탄화된다. 그 때문에, 상층 절연막(56) 및 금속 보호막(77)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. 따라서, 금속 보호막(77)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56) 및 금속 보호막(77)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(77)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
또한, 변형예 2에서는, 금속 보호막(77)은 도전 플러그(76)를 통해서 패드 전극(54a)과 접속되어 있다. 이와 같이, 금속 보호막(77)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(77)의 표면에 접촉 자국이 생겼다고 해도, 도전 플러그(76)에까지 접촉 자국이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(77)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
이상 설명한 바와 같이, 변형예 2에 의하면, 비교적 간이한 구성으로 물·수소의 내부 침입을 확실히 방지하여, 강유전체 커패시터 구조(30)의 고성능을 유지하는 신뢰성 높은 FeRAM이 실현된다.
[변형예 3]
본 예에서는, 제 2 실시예에서 개시한 FeRAM의 구성에 있어서, 금속 보호막의 형성 형태가 다르다.
도 20은 변형예 3에 의한 FeRAM의 제조 방법 중, 주요 공정을 나타낸 개략 단면도이다.
우선, 제 1 실시예와 마찬가지로, 도 1a∼도 1d, 도 2a∼도 2d, 도 3a, 도 3b 및 도 4(도 5a)의 각 공정을 거쳐서, MOS 트랜지스터(20), 강유전체 커패시터 구조(30), 제 1 배선(45), 제 2 배선(54) 등을 형성한다.
이어서, 도 5b와 마찬가지로, 도 20a에 나타낸 바와 같이, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다.
상세하게는, 제 2 배선(54)을 덮도록 하층 절연막(55)을 형성한다. 하층 절연막(55)으로서는, 예를 들면, TEOS를 사용한 CVD법에 의해, 실리콘 산화막을 제 2 배선(54)을 매립하는 막 두께로 퇴적한다. 이 때, 하층 절연막(55)의 표면은 제 2 배선(54)의 형상을 반영한 요철 형상으로 되어 있다.
이어서, 도 20b에 나타낸 바와 같이, 하층 절연막(55)의 표면을 평탄화한다.
상세하게는, 예를 들면, CMP법에 의해 하층 절연막(55)의 표면을 평탄화한다. 이 CMP에서, 제 2 배선(54)의 표면이 노출되지 않는 한도에서 하층 절연막(55)이 소정 막 두께, 예를 들면, 100nm정도가 되도록, 하층 절연막(55)을 표면 연마한다.
여기서, 제 1 실시예와 마찬가지로, 표면이 평탄한 하층 절연막(55)을 형성할 때에, 도 20a 및 도 20b의 공정 대신에 도 6과 같이 해도 좋다.
이어서, 도 20c에 나타낸 바와 같이, 상층 절연막(56) 및 레지스트 패턴(66)을 형성한다.
상세하게는, 우선, 하층 절연막(55) 위에 상층 절연막(56)을 형성한다. 상 층 절연막(56)으로서는, 하층 절연막(55)보다도 에칭 레이트가 낮고 수소의 차폐 기능을 갖는 재료의 막, 예를 들면, 실리콘 질화막을 CVD법에 의해 예를 들면, 400nm정도의 막 두께로 형성한다. 하층 절연막(55) 및 상층 절연막(56)으로 제 4 층간 절연막(57)이 구성된다.
다음에, 상층 절연막(56)의 전체면에 레지스트를 도포하고, 이 레지스트를 리소그래피에 의해 가공하여, 상층 절연막(56)의 패드 전극(54a)의 상방에 정합하는 부위에 복수의 미세한 개구(66a)를 갖는 레지스트 패턴(66)을 형성한다.
이어서, 도 20d에 나타낸 바와 같이, 제 4 층간 절연막(57)을 가공한다.
상세하게는, 레지스트 패턴(66)을 마스크로 하여, 패드 전극(54a)을 에칭 스톱퍼로서 사용하여, 제 4 층간 절연막(57), 여기서는 상층 절연막(56) 및 하층 절연막(55)의 상층 부위(도 6c의 예에서는 절연막(55b))를 드라이 에칭한다. 이 때 제 4 층간 절연막(57)에는, 레지스트 패턴(66)의 개구(66a)를 따라서 패드 전극(54a)의 표면의 일부를 노출시키는 미세한 복수의 비어 홀(70)이 형성된다.
그 후, 회화 처리 등에 의해 레지스트 패턴(66)을 제거한다.
이어서, 도 20e에 나타낸 바와 같이, 패드 전극(54a)과 접속되는 도전 플러그(71)를 형성한다.
상세하게는, 비어 홀(70)을 매립하도록 예를 들면, W막을 형성한다. 그 후, CMP법에 의해 상층 절연막(56)을 스톱퍼로 하여 W막을 연마해서, 비어 홀(70)을 W로 매립하는 도전 플러그(71)를 형성한다.
이어서, 도 20f에 나타낸 바와 같이, 복수의 도전 플러그(71)의 주위를 덮는 상부 보호층(61)을 형성한다.
상세하게는, 우선, 전체면에 상부 보호층(61)을 형성한다. 상부 보호층(61)으로서는, 예를 들면, 재료로서 폴리이미드를 사용하여 퇴적한다.
다음에, 패드 전극(54a)의 상방에 정합한 부위에서 복수의 도전 플러그(71)의 형성 부위를 노출시키도록, 상부 보호층(61)에 개구(61a)를 형성한다.
이어서, 도 20g에 나타낸 바와 같이, 금속 보호막(78)을 형성한다.
상세하게는, 우선, 개구(61a) 내를 포함하는 상부 보호층(61) 위에, 내습성의 금속, 여기서는 Al을 재료로서, 예를 들면, 스퍼터링법에 의해 Al을 퇴적하여 Al막을 형성한다. 이 경우, Al막을 개구(61a)의 깊이보다도 두꺼운 막 두께, 예를 들면, 100㎛정도로 형성한다. 여기서, 내습성의 금속으로서는, Al 대신에 Al-Cu 등의 Al 합금, Ti나 TiN, TiON, Cu 또는 이들의 적층막 등을 이용해도 좋다.
다음에, 예를 들면, CMP법에 의해 상부 보호층(61)을 스톱퍼로 하여, 상부 보호층(61)의 표면이 노출될 때까지 Al막을 표면 연마한다. 이 때, 개구(61a) 내만을 충전하도록 Al막이 남고, 상층 절연막(56) 위에서 도전 플러그(71)를 통해서 패드 전극(54a)과 전기적으로 접속되어 이루어지는 금속 보호막(78)이 형성된다. 여기서, 외부와의 전기적 접속을 도모하기 위한 패드 전극이, 패드 전극(54a)과 금속 보호막(78)이 도전 플러그(71)를 통해서 적층된 2층 구조로 형성되어 있어, 패드 전극으로서의 기능은 실제상에서는 금속 보호막(78)이 담당하게 된다.
이상에 의해, FeRAM을 완성시킨다.
변형예 3에서는, 하층 절연막(55)의 표면이 평탄화되어 있어, 금속 보호 막(78)을 형성할 때에 상기한 바와 같이 CMP법을 사용할 수 있다. 이 경우, 하층 절연막(55) 위에 상층 절연막(56)을 통해서 형성되는 상부 보호층(61)과, 금속 보호막(78)이 동일 평면을 형성하도록 표면 평탄화된다. 그 때문에, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(78)은 모두 커버리지가 우수하고, 균일한 막 두께로 형성된다. 따라서, 금속 보호막(78)의 예를 들면, 패키징시에서의 손상에 대한 내성이 대폭 향상된다. 이와 같이, 상층 절연막(56), 상부 보호층(61) 및 금속 보호막(78)이 커버리지가 우수한 상태로 형성됨으로써, 상층 절연막(56) 및 금속 보호막(78)의 물·수소의 차폐 기능을 최대한 발휘시킬 수 있다. 이 구성에 의해, 강유전체 커패시터 구조(30)의 특성 열화를 확실히 방지하는 것이 가능해진다.
또한, 변형예 3에서는, 금속 보호막(78)은 도전 플러그(71)를 통해서 패드 전극(54a)과 접속되어 있다. 이와 같이, 금속 보호막(78)은 패드 전극(54a)과 적극적으로 이간되도록 형성되어 있어, 패드 전극의 기능 검사시의 침 접촉에 의해 금속 보호막(78)의 표면에 접촉 흔적이 생겼다고 해도, 도전 플러그(71)에까지 접촉 흔적이 미칠 우려는 없어, 패드 전극(54a) 및 금속 보호막(78)의 패드 전극으로서의 도전성 및 배선과의 접속성을 충분히 확보할 수 있다.
본 발명에 의하면, 비교적 간이한 구성으로 충분한 물·수소의 내부 침입을 확실히 방지하여, 커패시터 구조, 특히 강유전체 커패시터 구조의 고성능을 유지하는 신뢰성 높은 반도체 장치를 실현할 수 있다.

Claims (19)

  1. 반도체 기판과,
    상기 반도체 기판의 상방에 형성되어 있고, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조와,
    상기 커패시터 구조의 상방에 형성되어 있고, 상기 커패시터 구조와 전기적으로 접속되어 이루어지는 배선 구조와,
    상기 배선 구조와 전기적으로 접속되어 있고, 외부와의 전기적 접속을 도모하기 위한 패드 전극과,
    상기 패드 전극의 일부를 덮고, 표면이 평탄화되어 이루어지는 절연막과,
    상기 절연막 위에 형성된 내습성의 금속 재료로 이루어지는 금속 보호막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 금속 보호막은 상기 패드 전극상에서 당해 패드 전극과 접속되어 있고, 상기 패드 전극과 함께 2층 패드 구조를 구성하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 금속 보호막은 상기 패드 전극상에서 당해 패드 전극과 접속되어 있고, 상기 패드 전극과 함께 2층 패드 구조를 구성하는 제 1 보호막과, 상기 절연막 위에서 상기 제 1 보호막의 주위를 당해 제 1 보호막과 전기적으로 절연된 상태로 덮는 제 2 보호막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 금속 보호막은 상기 패드 전극과 직접적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 절연막 위에 절연 재료로 이루어지는 상부 보호층이 형성되어 있고, 상기 상부 보호층 및 상기 절연막에 형성된 상기 패드 전극의 일부를 노출시키는 개구를 충전하도록, 상기 금속 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 절연막은 하층 부분과, 실리콘 질화물로 이루어지는 상층 부분으로 구성되어 있고,
    상기 하층 부분에 형성된 상기 패드 전극의 일부를 노출시키는 복수의 제 1 개구와, 상기 제 1 개구에 정합(整合)하도록 상기 상층 부분에 형성된 제 2 개구를 충전하도록, 상기 금속 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 금속 보호막은 상기 패드 전극과 도전 플러그를 통하여 접속되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 절연막 위에 절연 재료로 이루어지는 상부 보호층이 형성되어 있고, 상기 상부 보호층에 형성된 개구를 충전하도록, 상기 금속 보호막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과,
    상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과,
    상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과,
    상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과,
    상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 개구를 형성하는 공정과,
    상기 개구를 충전하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판의 상방에, 하부 전극과 상부 전극에 의해 유전체막을 삽입하여 이루어지는 커패시터 구조를 형성하는 공정과,
    상기 커패시터 구조의 상방에, 상기 커패시터 구조와 전기적으로 접속되도록 배선 구조를 형성하는 공정과,
    상기 배선 구조와 전기적으로 접속하도록, 외부와의 전기적 접속을 도모하기 위한 패드 전극을 형성하는 공정과,
    상기 패드 전극을 덮도록 절연막을 퇴적하여, 상기 절연막의 표면을 평탄화하는 공정과,
    상기 절연막에 상기 패드 전극의 표면의 일부를 노출시키는 복수의 접속 구멍을 형성하는 공정과,
    상기 접속 구멍을 충전하여 이루어지는 도전 플러그를 형성하는 공정과,
    상기 도전 플러그를 통하여 상기 패드 전극과 접속되도록, 내습성의 금속 재료로 이루어지는 금속 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008120286A1 (ja) 2007-02-27 2008-10-09 Fujitsu Microelectronics Limited 半導体記憶装置、半導体記憶装置の製造方法、およびパッケージ樹脂形成方法
JP2011003578A (ja) * 2009-06-16 2011-01-06 Renesas Electronics Corp 半導体装置
JP5378130B2 (ja) * 2009-09-25 2013-12-25 株式会社東芝 半導体発光装置
JP5115573B2 (ja) * 2010-03-03 2013-01-09 オムロン株式会社 接続用パッドの製造方法
US9070851B2 (en) 2010-09-24 2015-06-30 Seoul Semiconductor Co., Ltd. Wafer-level light emitting diode package and method of fabricating the same
US8890223B1 (en) 2013-08-06 2014-11-18 Texas Instruments Incorporated High voltage hybrid polymeric-ceramic dielectric capacitor
CN103681696A (zh) * 2013-12-24 2014-03-26 京东方科技集团股份有限公司 一种电极引出结构、阵列基板以及显示装置
US10806030B2 (en) * 2015-01-15 2020-10-13 International Business Machines Corporation Multi-layer circuit using metal layers as a moisture diffusion barrier for electrical performance
US9780046B2 (en) * 2015-11-13 2017-10-03 Taiwan Semiconductor Manufacturing Company, Ltd. Seal rings structures in semiconductor device interconnect layers and methods of forming the same
CN205944139U (zh) 2016-03-30 2017-02-08 首尔伟傲世有限公司 紫外线发光二极管封装件以及包含此的发光二极管模块
WO2020105433A1 (ja) * 2018-11-20 2020-05-28 ソニーセミコンダクタソリューションズ株式会社 表示装置および表示装置の製造方法、並びに、電子機器
CN113841230A (zh) * 2019-05-21 2021-12-24 株式会社村田制作所 电容器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175204A (ja) * 2003-12-11 2005-06-30 Fujitsu Ltd 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01214126A (ja) 1988-02-23 1989-08-28 Nec Corp 半導体装置
JPH03195025A (ja) 1989-12-25 1991-08-26 Hitachi Ltd 半導体装置
JP3131982B2 (ja) * 1990-08-21 2001-02-05 セイコーエプソン株式会社 半導体装置、半導体メモリ及び半導体装置の製造方法
JPH07135203A (ja) 1993-11-11 1995-05-23 Hitachi Ltd 半導体装置
US5438023A (en) * 1994-03-11 1995-08-01 Ramtron International Corporation Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
TW399319B (en) * 1997-03-19 2000-07-21 Hitachi Ltd Semiconductor device
JP2000277713A (ja) * 1999-03-26 2000-10-06 Sanyo Electric Co Ltd 半導体装置
JP2000340653A (ja) * 1999-05-31 2000-12-08 Fujitsu Ltd 半導体装置
JP3449298B2 (ja) 1999-06-28 2003-09-22 セイコーエプソン株式会社 半導体装置
KR100400047B1 (ko) * 2001-11-19 2003-09-29 삼성전자주식회사 반도체 소자의 본딩패드 구조 및 그 형성방법
JP2004146772A (ja) * 2002-03-18 2004-05-20 Fujitsu Ltd 半導体装置及びその製造方法
JP4090766B2 (ja) * 2002-03-19 2008-05-28 富士通株式会社 半導体装置の製造方法
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
US7169665B2 (en) * 2004-05-04 2007-01-30 Tawian Semiconductor Manufacturing Company, Ltd. Capacitance process by using passivation film scheme
WO2005117119A1 (ja) * 2004-05-27 2005-12-08 Fujitsu Limited 半導体装置及びその製造方法
WO2006117912A1 (ja) * 2005-04-27 2006-11-09 Murata Manufacturing Co., Ltd 薄膜キャパシタおよびその製造方法
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175204A (ja) * 2003-12-11 2005-06-30 Fujitsu Ltd 半導体装置およびその製造方法

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Publication number Publication date
US20080142864A1 (en) 2008-06-19
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