KR100948327B1 - 반도체 장치 - Google Patents

Abstract

본 발명은 내부 회로의 전원선의 전압을 복귀하는 시간의 단축화를 도모하고, 전원 노이즈의 발생을 억제하는 회로 구성을 갖는 반도체 장치를 제공하는 것을 목적으로

상기의 과제를 해결하기 위해, 본 발명은 제1 전원선과, 제2 전원선과, 제3 전원선과, 상기 제1 전원선과 제3 전원선을 접속·분리하며, 제1 신호선에 의해 제어되는 제1 스위치와, 상기 제2 전원선과 제3 전원선을 접속·분리하며, 제2 신호선에 의해 제어되는 제2 스위치와, 상기 제2 전원선으로부터 전압이 공급되며, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 접속하도록 상기 제1 신호선을 구동하고, 그 후, 소정의 기간 후에, 상기 제2 스위치가 상기 제2 전원선과 상기 제3 전원선을 접속하도록 상기 제2 신호선을 구동하는 제3 제어 회로를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 특히 내부 회로의 전원을 절단하는 기능을 갖는 반도체 장치에 관한 것이다.

LSI(Large Scale Integrated circuit)에 있어서, 저소비 전력화를 목적으로 하여, 부분적으로 내부 회로의 전원을 절단하는 기능, 소위 파워 게이팅 기능(power-gating function)을 탑재하는 것이 주류가 되고 있다.

파워 게이팅 기능을 갖는 LSI의 설계에서는 내부 회로의 전원 전압의 복귀 시간을 소정의 기간 내에서 행하도록 설계한다. 그러나, 복귀 시간을 짧게 하면, 전원 절단 상태에서 전원 통전 상태로 복귀할 때에, 내부 회로와 함께 구비되는 안정화 용량에 급격하게 전류가 흘러 들어가기 때문에, 내부 회로에 접속되는 전원선에 전원 노이즈가 발생한다. 그래서, 파워 게이팅 기능을 갖는 LSI의 설계에서는 LSI의 오동작으로 연결되는 전원 노이즈의 발생의 억제 또는 방지가 필요하다.

전원의 복귀 시간을 짧게 하는 것에 대해서는, 특허 문헌 1에, 내부 회로의 전원선에 대하여, 미리 충전이 이루어진 용량 전원선을 스위치에 의해 접속하고, 내부 회로의 전원선의 전압의 상승을 급준하게 하는 제안이 이루어져 있다.

또한, 전원 노이즈의 발생의 억제 또는 방지에 관해서는, 이하와 같은 제안이 이루어져 있다(예컨대, 비특허 문헌 1, 비특허 문헌 2). 비특허 문헌 1에는, 내부 전원선과 항상 전압이 유지되어 있는 전원선과의 사이에 전류 공급 능력이 낮은 전원 스위치와 전류 공급 능력이 높은 전원 스위치를 설치하고, 전류 공급 능력이 낮은 스위치로부터 순차 온시킴으로써, 내부 전원선의 전위를 완만하게 상승시키는 방식이 제안되어 있다. 또한, 비특허 문헌 2에는, 내부 전원선과 항상 전압이 유지되어 있는 전원선과의 사이를 접속하는 전원 스위치의 제어선을 구동하기 위해, 전원 스위치의 제어선에 구동 능력이 약한 트랜지스터와 강한 트랜지스터를 접속하고, 약한 구동 능력을 갖는 트랜지스터로 완만하게 제어 신호를 구동하며, 그 후, 강한 구동 능력을 갖는 트랜지스터로 제어 신호를 구동하는 방식이 제안되어 있다. 제어 신호의 전위를 완만하게 상승시킴으로써 전원 스위치의 전류 공급 능력을 억제하여 급격한 전류가 내부 회로의 전원선에 유입되는 것을 억제하고자 한다.

[특허 문헌 1] 일본 특허 공개 제2005-175269호 공보

[비특허 문헌 1] "90 nm Low Leakage SoC DesignTechniques for Wireless Applications"에 ISSCC Dig. Tech. Papers, Paper 7.6, pp.138-139, Feb., 2005

[비특허 문헌 2] "Hierarchical Power Distribution with 20 Power Domains in 90-nm Low-Power Multi-CPU Processor", ISSCC Dig. Tech. Papers, Paper 29.4, pp. 540-541, Feb., 2006

종래 기술에는, 내부 회로의 전원선의 전압을 복귀하는 시간을 짧게 함으로써 전원 노이즈가 발생하는 문제가 있다. 또한, 항상 전압을 유지하고 있는 전원선과 내부 회로의 전원선과의 사이에 흐르는 전류를 억제하여, 전원 노이즈의 발생을 억제함으로써 내부 회로의 전원 전압의 복귀 시간이 길게 되는 문제가 있다.

그래서, 본 발명은, 내부 회로의 전원선의 전압을 복귀하는 시간의 단축화를 도모하고, 상기의 전원 노이즈의 발생을 억제하는 회로 구성을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.

상기의 과제를 해결하기 위해 제공되는, 본 발명의 제1 측면에 따른 반도체 장치는, 제1 전원선과, 제2 전원선과, 제3 전원선과, 상기 제1 전원선과 제3 전원선을 접속·분리하며, 제1 신호선에 의해 제어되는 제1 스위치와, 상기 제2 전원선과 제3 전원선을 접속·분리하며, 제2 신호선에 의해 제어되는 제2 스위치와, 상기 제2 전원선으로부터 전압이 공급되고, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 접속하도록 상기 제1 신호선을 구동하고, 그 후, 소정의 기간 후에, 상기 제2 스위치가 상기 제2 전원선과 상기 제3 전원선을 접속하도록 상기 제2 신호선을 구동하는 제어 회로를 구비하는 것을 특징으로 한다.

상기의 반도체 장치에 있어서는, 제1 전원선으로부터 제3 전원선에의 전류 공급의 소정 기간 후에, 제2 전원선이 제3 전원선에 접속된다.

따라서, 제1 전원선으로부터 제3 전원선에의 전류 공급을 억제하지 않고서 제2 전원선의 전원 노이즈를 억제할 수 있다.

이하, 본 발명의 실시예 1, 실시예 2, 실시예 3, 실시예 4, 실시예 5, 실시예 6, 실시예 7 및 실시예 8에 대해 설명한다. 또한, 본 발명은 상기의 실시예에 한정되지 않는다.

[실시예 1]

실시예 1은 상시 일정한 전압이 유지되어 있는 제1 전원선[VDDG1(1b)] 및 제2 전원선[VDD(13)]와, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 내부 회로의 제3 전원선[VDDM(10)]과, 제1 전원선과 제3 전원선을 접속·분리하는 제1 스위치, 제2 전원선과 제3 전원선을 접속·분리하는 제2 스위치와, 제1, 제2 스위치의 온·오프의 제어 및 그 온·오프의 순서를 제어하는 제어 회로를 갖는 반도체 장치에 관한 것이다.

도 1a와 도 1b는 실시예 1의 반도체 장치[LSI(15A)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 도 1a는 실시예 1의 LSI(15A)의 회로도를 도시한다. LSI(15A)는, 외부 인가 VDD(2), 외부 인가 VDDG1(1a) 및 외부 인가 VSS(3)를 포함하는 외부 단자를 갖고, 노드 G1(4) 및 노드 G2(5)를 포함하는 노드를 갖고, 코드 신호(6b)를 갖는다. LSI(15A)는 배선에 의해 형성된 코일에 기초하는 인덕턴스(16a), 배선에 의해 형성된 코일에 기초하는 인덕턴스(16c), 배선에 의해 형 성된 코일에 기초하는 인덕턴스(16e), 저항(16b), 저항(16d), 저항(16f), 게이팅 트랜지스터(8), 게이팅 트랜지스터(9), 고전위를 부여하는 전원선[VDDG1(1b)], 고전위를 부여하는 전원선 VDD(13), 저전위를 부여하는 전원선 VSS(14), LSI(15A) 내부의 회로 A(7), LSI(15A) 내부의 회로 B(12a), 회로 A(7)에 접속되는 전원선 VDDM(10), 안정화 용량 C(11) 및 PMU(Power Managing Unit)(6a)를 구비한다.

회로 A(7)는 LSI(15A) 내부의 내부 회로이다. 회로 A(7)는 전원선 VDDM(10) 및 저전위(접지 전위)를 부여하는 전원선 VSS(14)에 접속하고 있다.

전원선 VDDM(10)과, 저전위를 부여하는 전원선 VSS(14)의 사이에는 안정화 용량 C(11)가 접속되어 있다. 안정화 용량 C(11)는 회로 A(7)의 전위를 안정시키는 역할을 수행하고 있다.

전원선 VDDM(10)은 게이팅 트랜지스터(8)의 드레인에 접속되어, 게이팅 트랜지스터(8)를 통해, 고전위를 부여하는 전원선 VDDG1(1b)과 접속하고 있다. 또한, 전원선 VDDM(10)은 게이팅 트랜지스터(9)의 드레인에 접속되어, 게이팅 트랜지스터(9)를 통해 고전위를 부여하는 전원선 VDD(13)에 접속하고 있다.

게이팅 트랜지스터(8)의 게이트 전극은 노드 G1(4)에 접속하고 있다. 게이팅 트랜지스터(9)의 게이트 전극은 노드 G2(5)에 접속하고 있다. 따라서, 노드 G1(4) 또는 노드 G2(5)의 전위를 제어함으로써, 회로 A(7)에서는 고전위를 부여하는 전원선 VDDG1(1b) 또는 전원선 VDD(13)의 접속 및 분리가 제어된다.

또한, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)는 본 실시예에서는 P 형 트랜지스터로 구성되어 있는데, P형 트랜지스터를 통해 고전위를 회로 A(7)에 공급하는 경우, P형 트랜지스터의 임계치에는 영향을 주지 않고, 전원선[VDDG1(1b), VDD(13)]으로부터의 고전위가 그대로 전달되기 때문이다.

단, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)를 N형 트랜지스터로 형성하는 것도 가능하다. 그 경우, 고전위를 그대로 전달하기 위해, 후술하는 PMU(6a)로부터 노드 G1(4) 및 노드 G2(5)에 출력되는 신호의 논리 "H"의 전위는, 상기의 고전위보다 N형 트랜지스터의 임계치 이상만큼 높은 전위인 것이 바람직하다. N형 트랜지스터를 통해 고전위를 회로 A(7)에 공급하는 경우, 그 고전위와 동일한 정도의 전위를 갖는 신호를 N형 트랜지스터의 게이트 전극에 공급한 경우에는, N형 트랜지스터의 임계치만큼 낮은 전위가 회로 A(7)에 공급되기 때문이다. 또한, LSI(15A)는 고전위보다 N형 트랜지스터의 임계치 이상만큼 높은 전위를, 예컨대 외부 전원으로부터 공급받을 수 있다.

PMU(6a)는 CPU(Central Processing Unit)(12b)로부터의 코드 신호(6b)를 수신하여, 노드 G1(4) 및 노드 G2(5)에 출력하는 신호를 제어한다. 그리고, PMU(6a)는 전원선 VDD(13)로부터 고전위를 공급받고, 전원선 VSS(14)으로부터 저전위를 공급받아 동작한다. 또한, PMU(6a)의 회로의 예는 도 2에서 후술한다.

CPU(12b)는 후술하는 회로 B(12a)에 포함되어, 상시 동작하고 있으며, 회로 A(7) 등의 내부 회로의 동작의 필요성을 판단하고 있다. 따라서, CPU(12b)의 판단에 의해, 회로 A(7)의 전원이 온·오프된다. 또한, 도 1a에서, CPU(12b)는 회로 B(12a)에 포함된다고 하였지만, CPU(12b)가 실시예 1의 LSI(15A)의 외부에 있고, LSI(15A)는 외부 단자를 통해 코드 신호(6b)를 수신하는 구성이어도 좋다. 또한, CPU(12b)는 PMU(6a)에 포함되는 구성이라도 좋다.

고전위를 부여하는 전원선 VDDG1(1b)은 회로 A(7)의 전위를 복귀하기 위해, 게이팅 트랜지스터(8)에 의해 내부 회로의 전원선 VDDM(10)에 접속된다. 또한, 전원선 VDDG1(1b)은 LSI(15A)의 외부 단자인 외부 인가 VDDG1(1a)에서, 인덕턴스(16a) 및 저항(16b)을 통해, 고전위를 부여하는 외부 전원에 접속되어 있다.

고전위를 부여하는 전원선 VDD(13)은 회로 A(7)에 고전위를 부여하기 위해, 전원 VDDG1(1b)이 전원선 VDDM(10)에 접속된 후에, 게이팅 트랜지스터(9)에 의해 내부 회로의 전원선 VDDM(10)에 접속된다. 또한, 전원선 VDD(13)은 LSI(15A)의 외부 단자인 외부 인가 VDD(2)에서, 인덕턴스(16c) 및 저항(16d)을 통해, 고전위를 부여하는 외부 전원에 접속되어 있다.

저전위(접지 전위)를 부여하는 전원선 VSS(14)는 LSI(15A)의 외부 단자인 외부 인가 VSS(3)에 의해, 인덕턴스(16e) 및 저항(16f)을 통해, 접지 전위를 부여하는 외부 전원과 접속되어 있다.

회로 B(12a)는 고전위를 부여하는 전원선 VDD(13)와, 저전위를 부여하는 전원선 VSS(14)에 접속되어 동작하는 LSI(15A)의 내부 회로이다.

전원선 VDD(13) 및 VSS(14)는 상시 외부 전원과 접속하고 있어, 전원이 온·오프되는 것은 없다. 따라서, 상시 동작하는 것이 예정되어 있는 회로군, CPU(12b) 혹은 클록 발생 회로 등을 포함한다.

도 1b는 LSI(15A)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 즉, 도 1b는 전원선 VDD(13)의 파형(20), 전원선 VDDG1(1b)의 파형(21), 노드 G1(4)의 파형(22), 노드 G2(5)의 파형(24), LSI(15A)의 내부 회로 A(7)에 접속되는 전원선 VDDM(10)의 파형(23)을 나타낸다.

전원선 VDD(13)의 파형(20)으로부터 알 수 있는 바와 같이, 전원선 VDD(13)의 전위는 거의 고전위인 상태로 유지된다. 시각 T4까지는, 전원선 VDD(13)와 전원선 VDDG1(1b)은 전원선 VDDM(10)을 통해 접속되지 않기 때문에, 후술하는 전원선 VDDG1(1b)의 전원 노이즈는 전원선 VDDM(10)을 통해 전원선 VDD(13)에 전해지지 않는다. 또한, 양쪽의 전원선[VDD(13) 및 VDDG1(1b)]이 회로 A(7)의 전원선 VDDM(10)에 접속되는, 시각 T4 이후에는, 전원 노이즈는 수습되고, 회로 A(7)의 전원선 VDDM(10)을 통해, 전원선 VDDG1(1b)의 전원 노이즈가 전원선 VDD(13)에 전해지는 경우는 없다.

전원선 VDDG1(1b)의 파형(21)으로부터 알 수 있는 바와 같이, 전원선 VDDG1(1b)에는, 시각 T1에서 게이팅 트랜지스터(8)에 의해 전원선 VDDG1(1b)이 전원선 VDDM(10)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 전원선 VDDG1(1b)으로부터, 전원선 VDDM(10)에 대해 급격하게 전류가 유입되어, 전원선 VDDG1(1b)의 전위가 불안정하게 되기 때문이다. 그 후, 전원선 VDDG1(1b)에 있어서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

노드 G1(4)의 파형(22)으로부터 알 수 있는 바와 같이, 노드 G1(4)는 시각 T1 이전에는, 전원선 VDD(13)로부터의 고전위를 갖는 논리 "H"를 나타내지만, 그 후, 시각 T1에서 게이팅 트랜지스터(8)를 온시키기 위해, 노드 G1(4)은 전원선 VSS(14)로부터의 저전위를 갖는 논리 "L"을 나타낸다. 또한, 그 후, 시각 T5에서 게이팅 트랜지스터(8)를 오프시키기 위해, PMU(6a)는 논리 "H"를 나타내는 신호를 노드 G1(4)에 출력한다.

그 결과, 전원선 VDDM(10)의 파형(23)이 나타내는 바와 같이, 회로 A(7)에 접속하는 전원선 VDDM(10)의 전위는 상승하기 시작하여, 시각 T3에서는 전원선 VDDG1(1b)이 공급하는 전위에까지 거의 전압이 복귀된다. 그 후, 시각 T5에서, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)가 오프하면, 전원선 VDDM(10)의 전위는 회로 A(7)가 전류를 소비하기 때문에, 자연스럽게 하강한다.

노드 G2(5)의 파형(24)으로부터 알 수 있는 바와 같이, 노드 G2(5)는 시각 T3 이전에는, 전원선 VDD(13)이 나타내는 고전위를 갖는 임계치 "H"를 나타내고, 그 후, 시각 T3에서 게이팅 트랜지스터(9)를 온시키기 위해, 노드 G2(5)는 전원선 VSS(14)으로부터 공급되는 저전위를 갖는 논리 "L"을 나타낸다. 그 후, 게이팅 트랜지스터(9)를 오프시키기 위해, PMU(6a)는 시각 T5에서, 노드 G2(5)에 논리 "H"를 나타내는 신호를 출력한다.

이러한 구성으로, 실시예 1의 LSI(15A)는 전원선 VDDG1(1b), 전원선 VDD(13), 전원선 VDDM(10)을 구비한다. 또한, 실시예 1의 LSI(15A)는 전원선 VDDG1(1b)과 전원선 VDDM(10)을 접속·분리하는 게이팅 트랜지스터(8) 및 전원선 VDD(13)와 전원선 VDDM(10)을 접속·분리하는 게이팅 트랜지스터(9)를 구비한다. 또한, 실시예 1의 LSI(15A)는, 게이팅 트랜지스터(8)가 전원선 VDDG1(1b)과 전원선 VDDM(10)을 접속하도록 G1(4)을 구동하고, 그 후, 소정의 기간 후에, 게이팅 트랜 지스터(9)가 전원선 VDD(13)와 전원선 VDDM(10)을 접속하도록 G2(5)를 구동하며, 전원선 VDD(13)로부터 전압이 공급되는 PMU(6a) 혹은 PMU(6a)와 CPU(12b)를 구비한다.

그리고, 전원선 VDDM(10)에는, 전원의 온·오프가 제어되는 회로 A(7)가 접속되고, 전원선 VDD(13)에는 상시 전원이 온 상태인 회로 B(12a) 및 PMU(6a)가 접속되어 있다.

따라서, LSI(15A)에서는, 회로 A(7)에 대한 전원이 온일 때에, 전원선 VDDG1(1b)에만 전원 노이즈가 발생하고, 전원선 VDD(13)에는 전원선 VDDM(10)을 통해 상기의 전원 노이즈가 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 회로(12a), 또는 PMU(6a) 내의 회로에는 상기의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

예컨대, 회로(12a) 내의 CPU(12b)나 클록 발생 회로는 전원 노이즈의 영향을 받지 않고, 안정된 동작을 할 수 있다.

따라서, 상기의 LSI(15A)에 따르면, 전원선 VDDG1(1b)으로부터 급격하게 전원선 VDDM(10)에 전류를 공급할 수 있고, 전원선 VDDM(10)의 전압의 복귀를 단축할 수 있다.

도 2a와 도 2b는 도 1에 나타내는 PMU(6a)의 회로예를 도시하는 도면이다. 도 2a는 PMU(6a)의 제1 회로예이다. 도 2a에 도시하는 PMU(6a)는 CPU(12b)로부터 출력되는 코드 신호(6b)를 전파하는 신호선(6bX), 신호선(6bY), 인버터[PMU(6a-1) 및 PMU(6a-2)]로 구성되어 있다.

CPU(12b)는 PMU(6a)에 대해 노드 G1(4)에 따른 신호(6bX)와 G2(5)에 따른 신호(6bY)로 이루어지는 코드 신호(6b)를 출력한다.

신호(6bX)는 통상은 논리 "L"이지만, 게이팅 트랜지스터(8)를 선택하기 위해 일정 기간 논리 "H"가 되는 펄스 신호이다.

신호(6bY)는 통상은 논리 "L"이지만, 게이팅 트랜지스터(9)를 선택하기 위해, 일정 기간 논리 "H"가 되는 펄스 신호이다. 단, 신호(6bY)는 신호(6bX)보다 소정의 기간 늦게 펄스 상태가 되고, 신호(6bX)의 펄스 상태가 종료함과 동시에, 신호(6bY)도 펄스 상태를 종료한다. 또한, 상기의 소정의 기간은 CPU(12b)에 의해 결정된다.

G1(4)에 따른 신호(6bX)는 인버터(6a-1)를 통해 반전 증폭되어 노드 G1(4)에 출력된다.

G2(5)에 따른 신호(6bY)는 인버터(6a-2)를 통해 반전 증폭되어 노드 G2(5)에 출력된다.

도 2a의 PMU(6a)는, CPU(12b)로부터의 코드 신호(6b)에 의해, 게이팅 트랜지스터(8)가 전원선 VDDG1(1b)와 전원선 VDDM(10)을 접속하도록 게이팅 트랜지스터(8)를 제어하는 신호선을 구동하고, 그 후, 소정의 기간 후에, 게이팅 트랜지스터(9)가 전원선 VDD(13)와 전원선 VDDM(10)을 접속하도록 신호선을 구동한다. 그 결과, 전원선 VDDG1(1b)에서 발생한 전원 노이즈는 전원선 VDD(13)에 전파되지 않는다. 그리고, 상기의 전원 노이즈는 회로 B(12a)에 영향을 주지 않는다. 그 결과, 회로 B(12a)는 안정적인 동작을 할 수 있다.

도 2b는 PMU(6a)의 제2 회로예이다. 도 2b의 PMU(6a)는 인버터(6a-4) 및 인버터(6a-5)를 포함하는, 짝수개의 인버터로 구성된 인버터열과, AND(6a-6), 인버터(6a-7), 인버터(6a-8) 및 노드(6a-3)로 구성되어 있다.

CPU(12b)는 PMU(6a)에 대해, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)를 선택하는 시기를 알려주는 하나의 코드 신호(6b)를 출력한다. 상기의 코드 신호(6b)는 통상은 논리 "L"이지만, 게이팅 트랜지스터(8)를 선택하는 기간에는 논리 "H" 를 나타내는 펄스형 신호이다.

그렇게 하면, PMU(6a)는 이하와 같이 동작한다. 우선, 인버터(6a-7)에 의해 상기의 코드 신호(6b)가 반전 증폭된 신호가 노드 G1(4)에 출력된다.

다음으로 상기의 인버터열에 의해 지연된 코드 신호(6b)와, 원래의 코드 신호(6b)가 AND(6a-6)의 한쪽 단자 및 다른쪽 단자에 입력되면, AND(6a-6)는 노드(6a-3)에 대해, 원래의 코드 신호(6b)에 비해 펄스 상태의 개시가 지연되고 있고, 또한，펄스 상태의 기간이 짧은 신호를 출력한다. 또한, 인버터열의 길이는 설계 시에 조정할 수 있고, 인버터열은 전원 노이즈가 집속하는 시간을 추정하여, 코드 신호(6b)를 지연할 수 있다.

그 후, 노드(6a-3)에 출력된 신호는 인버터(6a-8)에서 반전 증폭되어 노드 G2(5)에 출력된다.

도 2b의 PMU(6a)는 CPU(12b)로부터의 코드 신호(6b)에 의해, 게이팅 트랜지스터(8)가 전원선 VDDG1(1b)과 전원선 VDDM(10)을 접속하도록 게이팅 트랜지스터(8)를 제어하는 신호선을 구동하고, 그 후, 인버터열에 의해 결정되는 지연 기간 의 후에, 게이팅 트랜지스터(9)가 전원선 VDD(13)와 전원선 VDDM(10)을 접속하도록 신호선을 구동한다. 그 결과, 전원선 VDDG1(1b)에서 발생한 전원 노이즈는 전원선 VDD(13)에 전파되지 않는다. 그리고, 상기의 전원 노이즈는 회로 B(12a)에 영향을 주지 않는다. 그 결과, 회로 B(12a)는 안정적인 동작을 할 수 있다.

[실시예 2]

실시예 2의 반도체 장치는, 실시예 1의 반도체 장치[LSI(15A)]와, LSI(15A)의 제1 전원선 전원 노이즈가 발생하는 전원선[VDDG1(1b)]과 외부 전원을 접속하고, 또한, LSI(15A)에 외부 부착되어 있는 LPF(Low Pass filter)(17a)로 구성되어 있다. 그리고, 실시예 2에 있어서, 제1 전원선과 외부 전원은 LPF(Low Pass filter)(17a)를 통해 접속되어 있고, 제2 전원선도 동일한 외부 전원에 접속되어 있는 점에서, 실시예 1과 실시예 2는 상이하다.

도 3a와 도 3b는 실시예 2의 반도체 장치[LSI(15B)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 그리고, 도 3a는 실시예 2의 반도체 장치[LSI(15B)]를 도시한다. LSI(15B)는 LSI(15A)와, 외부 부착 코일에 의한 인덕턴스(17b)와, 전원 안정화를 위한 외부 부착 용량(17c)으로 구성되어 있다. 또한, LSI(15A)의 설명은 도 1 및 도 2를 이용하여 설명하였기 때문에 생략한다.

외부 전원 IC(18)은 통상의 DC/DC 컨버터이다. 즉, 전지를 전원으로 하여, LSI(15B)에서 소비되는 전류에 의한 전압 강하를 검출하고, 고전위를 부여하는 전원선 VDD(19a)와 저전위를 부여하는 전원선 VSS(19b)과의 사이의 전위차를 일정하게 유지하도록 동작한다.

LSI(15B)는 외부 전원 IC(18)와 접속되어 있다. 구체적으로는, 외부 전원 IC(18)의 전원선 VDD(19a)는 전원선 VDD(13)와 인덕턴스(16c) 및 저항(16d)을 통해 접속하고 있다. 또한, 외부 전원 IC(18)의 전원선 VDD(19a)는 인덕턴스(17b), 인덕턴스(16a) 및 저항(16b)을 통해 전원선 VDDG1(1b)과 접속한다. 전원선 VSS(19b)는 LSI(15B)에 저전위(예컨대, 접지 전위)를 공급한다. 또한, 외부 전원 IC(18)의 전원선 VDD(19a)와, 저전위를 공급하는 전원선 VSS(19b)는 용량(17c)을 통해 접속하고 있다.

그 결과, 인덕턴스(17b), 용량(17c), 인덕턴스(16a) 및 저항(16b)은 LPF(17a)를 구성한다.

LSI(15B)에 있어서, 전원선 VDDG1(1b)에서 발생한 전원 노이즈는 로우 펄스필터[LPF(17a)]에 의해 전원 노이즈의 고주파수 성분이 제거된다. 즉, 상기의 전원 노이즈는 LPF(17a)를 거의 통과할 수 없고, 전원선 VDD(19a)에는 약간밖에 전파되지 않는다. 그리고, 인덕턴스(16c) 및 저항(16d)에 의해, 고주파수 성분을 갖는 전위의 변위가 더욱 감쇠하기 때문에, 상기의 전원 노이즈는 전원선 VDD(13)에는 전파되지 않는다.

도 3b는 LSI(15B)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 도 3b는 전원선 VDD(13)의 파형(20), 전원선 VDD(19a)의 파형(25), 전원선 VDDG1(1b)의 파형(21), 노드 G1(4)의 파형(22), 전원선 VDDM(10)의 파형(23) 및 노드 G2(5)의 파형(24)을 도시한다. 도 1b에서 설명한 파형에 대해서는, 설명을 생략한다.

전원선 VDD(19a)의 파형(25)으로 나타낸 바와 같이, 점선으로 나타낸 전원선 VDDG1(1b)의 파형(21)에 나타내는 전원 노이즈는 LPF(17a)의 효과에 의해 감쇠하고, 전원선 VDD(19a)에는 약간밖에 전파되지 않는다. 전원 노이즈는 고주파수 성분을 많이 포함하므로, LPF(17a)를 통과할 수 없기 때문이다. 그렇게 하면, 실시예 2의 반도체 장치[LSI(15B)]에 있어서, 전원선 VDDG1(1b)에서 발생한 전원 노이즈가 외부 전원 IC(18)의 전원선 VDD(19a)를 통해 전원선 VDD(13)에 전파되는 것을 방지할 수 있다.

실시예 2의 반도체 장치[LSI(15B)]에 따르면, 외부 전원 IC(18) 하나로, 전류의 공급이 가능하기 때문에, 접속되는 외부 전원 IC(18)의 수를 감소하는 효과가 있다.

또한, 실시예 2의 반도체 장치에 있어서도, 도 3b의 전위 파형을 도시한 도면에서 명확해진 바와 같이, 시각 T1에서 시각 T4까지는 전원선 VDDG1(1b)이 전원선 VDDM(10)에 전류를 공급하고, 전원선 VDDG1(1b)에서의 전원 노이즈가 집속한 후, 전원선 VDD(13)이 전원선 VDDM(10)에 접속된다. 따라서, 실시예 1과 같이 전원선 VDDG1(1b)으로부터 전원선 VDDM(10)을 통해, 전원 노이즈가 전원선 VDD(13)에 전파되지 않는다.

따라서, 실시예 2의 반도체 장치에 따르면, 전원선 VDDG1(1b)으로부터 급격하게 전원선 VDDM(10)에 전류를 공급할 수 있고, 전원선 VDDM(10)의 전압의 복귀를 단축할 수 있다.

[실시예 3]

실시예 3의 반도체 장치는, 실시예 1의 반도체 장치[LSI(15A)]에, LSI(15A)의 제1 전원선[전원 노이즈가 발생하는 전원선 VDDG1(1b)]과 외부 전원을 접속하는 LPF(17a)가 내장되어 있는 반도체 장치이다. 따라서, 실시예 3의 반도체 장치는 실시예 1의 반도체 장치와 LPF(31a)를 내장하고 있는 점에서, 실시예 3과 실시예 2는 상이하다.

도 4a와 도 4b는 실시예 3의 반도체 장치[LSI(30)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 그리고, 도 4a는 실시예 3의 반도체 장치[LSI(30)], 외부 부착된 안정화 용량(31c) 및 외부 전원 IC(18)를 도시한다.

LSI(30)는, LSI(15A)에 포함되어 있는 것과 동일한 구성 요소와, 전원 안정화를 위한 용량(31b)으로 구성되어 있다. 또한, LSI(15A)에 포함되어 있는 구성 요소의 설명은 도 1 및 도 2를 이용하여 설명하였기 때문에 생략한다.

외부 전원 IC(18)는 통상의 DC/DC 컨버터이다. 즉, 전지를 전원으로 하고, LSI(30)에서 소비되는 전류에 의한 전압 강하를 검출하며, 고전위를 부여하는 전원선 VDD(19c)와 저전위를 부여하는 전원선 VSS(19d)과의 사이의 전위차를 일정하게 갖도록 동작한다.

LSI(30)는 외부 전원 IC(18)와 접속되어 있다. 구체적으로는, 외부 전원 IC(18)의 전원선 VDD(19c)은 전원선 VDD(13)와 인덕턴스(16c) 및 저항(16d)을 통해 접속하고 있다. 또한, 외부 전원 IC(18)의 전원선 VDD(19c)은 인덕턴스(16a) 및 저항(16b)을 통해 전원선 VDDG1(1b)과 접속된다. 전원선 VSS(19d)는 LSI(30)에 저전위(예컨대, 접지 전위)를 공급한다. 또한, 외부 전원 IC(18)의 전원선 VDD(19c)와, 저전위를 공급하는 전원선 VSS(19d)는 LSI(30) 내부에 배치된 용량(31b)과, LSI(30)의 외부에 부착되어 있는 용량(31c)을 통해 접속하고 있다.

그 결과, 용량(31b), 인덕턴스(16a) 및 저항(16b)은 LPF(31a)를 구성한다.

그렇게 하면, LSI(30)와 전원선 VDD(19c)는, 하나의 LSI(30)의 외부 단자만으로 접속되어 있기 때문에, LSI(30)의 외부 단자의 수를 저감할 수 있다.

또한, LSI(30)에 있어서, 전원선 VDDG1(1b)에서 발생한 전원 노이즈는 로우 패스 필터[LPF(31a)]에 의해 전원 노이즈의 고주파수 성분이 제거된다. 즉, 상기의 전원 노이즈는 LPF(31a)를 거의 통과할 수 없고, 전원선 VDD(19a)에는 거의 약간밖에 전파되지 않는다. 그리고, 인덕턴스(16c) 및 저항(16d)에 의해, 또한, 고주파수 성분을 갖는 전위의 변위가 감쇠하기 때문에, 상기의 전원 노이즈는 전원선 VDD(13)에는 전파되지 않는다.

도 4b는 LSI(30)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 도 4b는 전원선 VDD(13)의 파형(20), 전원선 VDD(19c)의 파형(26), 전원선 VDDG1(1b)의 파형(21), 노드 G1(4)의 파형(22), 전원선 VDDN(410)의 파형(23), 및 노드 G2(5)의 파형(24)을 도시한다. 도 1b에서 설명한 파형에 대해서는 설명을 생략한다.

전원선 VDD(19c)의 파형(26)에 나타낸 바와 같이, 점선으로 나타낸 전원선 VDDG1(1b)의 파형(21)으로 나타내는 전원 노이즈는 LPF(31a)의 효과에 의해 감쇠하고, 전원선 VDD(19c)에는 약간밖에 전파되지 않는다.

그렇게 하면, 실시예 3의 반도체 장치[LSI(30)]에 있어서, 전원선 VDDG1(1b) 에서 발생한 전원 노이즈가 외부 전원 IC(18)의 전원선 VDD(19c)을 통해 전원선 VDD(13)에 전파되는 것을 방지할 수 있다.

실시예 3의 반도체 장치[LSI(30)]에 따르면, 외부 전원 IC(18) 하나로, 전류의 공급이 가능하기 때문에, 접속되는 외부 전원 IC(18)의 수를 감소하는 효과가 있다. 또한, 실시예 3의 반도체 장치[LSI(30)]에 있어서는, 외부 단자가 감소하고 있다.

또한, 실시예 3의 반도체 장치에 있어서도, 도 4b의 전위 파형을 도시한 도면에서 명확해진 바와 같이, 시각 T1에서 시각 T4까지는 전원선 VDDG1(1b)이 전원선 VDDM(10)에 전류를 공급하고, 전원선 VDDG1(1b)에서의 전원 노이즈가 집속한 후, 전원선 VDD(13)이 전원선 VDDM(10)에 접속된다. 따라서, 실시예 1과 동일하게 전원선 VDDG1(1b)으로부터 전원선 VDDM(10)을 통해, 전원 노이즈가 전원선 VDD(13)에 전파되지 않는다.

따라서, 실시예 3의 반도체 장치에 따르면, 전원선 VDDG1(1b)으로부터 급격하게 전원선 VDDM(10)에 전류를 공급할 수 있고, 전원선 VDDM(10)의 전압의 복귀를 단축할 수 있다.

[실시예 4]

실시예 4는 실시예 1의 반도체 장치[LSI(15A)]의 제1 전원선 VDDG1(1b)과 제2 전원선 VDD(13)에 각각, 독립된 전원이 접속되고, 실시예 1의 반도체 장치의 동작이 행해지는 것이다.

도 5a와 도 5b는 실시예 4에 따른 반도체 장치[LSI(15A)] 및 반도체 장 치[LSI(15A)]의 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 그리고, 도 5a는 실시예 4의 반도체 장치[LSI(15A)], 외부 부착된 안정화 용량(41d), 및 외부 전원 IC(18)을 도시한다.

LSI(15A)는 실시예 1에 나타내는 반도체 장치[LSI(15A)]와 동일한 것이기 때문에, LSI(15A)의 설명을 생략한다.

외부 전원 IC(18)은 통상의 DC/DC 컨버터이다. 즉, 외부 전원 IC(18)는 전지를 전원으로 하고, LSI(15A)에서 소비되는 전류에 의한 전압 강하를 검출하며, 고전위를 부여하는 전원선 VDD(41a)와 저전위를 부여하는 전원선 VSS(41c)과의 사이의 전위차를 일정하게 유지하도록 동작한다. 또한, 외부 전원 IC(18)은 상기의 동작과는 독립적으로, 고전위를 부여하는 전원선 VDD(41b)와 저전위를 부여하는 전원선 VSS(41c)과의 사이의 전위차를 일정하게 유지하도록 동작한다.

LSI(15A)는 외부 전원 IC(18)와 접속되어 있다. 구체적으로는, 외부 전원 IC(18)의 전원선 VDD(41a)는 전원선 VDD(13)와 인덕턴스(16c) 및 저항(16d)을 통해 접속되어 있다. 또한, 외부 전원 IC(18)의 전원선 VDD(41b)는 인덕턴스(16a) 및 저항(16b)을 통해 전원선 VDDG1(1b)과 접속한다. 전원선 VSS(41c)은 LSI(15A)에 저전위(예컨대, 접지 전위)를 공급한다. 또한, 외부 전원 IC(18)의 전원선 VDD(41a)와, 저전위를 공급하는 전원선 VSS(41c)는 LSI(15A)의 외부에 부착되어 있는 용량(41d)을 통해 접속되어 있다.

그렇게 하면, 전원선 VDDG1(1b)에서 전원 노이즈가 발생하여 전원선 VDD(41b)에 전파된 경우에도, 외부 전원 IC(18)의 동작에 의해 그 전원 노이즈가 집속한다. 그 때문에, 외부 전원 IC(18)의 내부의 전원선을 통해, 전원선 VDD(41b)로부터 전원선 VDD(41a)에 전원 노이즈가 전파되지 않는다.

도 5b는 LSI(15A)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 도 5b는 전원선 VDD(13)의 파형(20), 전원선 VDD(41b)의 파형(27), 전원선 VDDG1(1b)의 파형(21), 노드 G1(4)의 파형(22), 전원선 VDDM(10)의 파형(23), 및 노드 G2(5)의 파형(24)을 나타낸다. 도 1b에서 설명한 파형에 대해서는 설명을 생략한다.

전원선 VDD(41b)의 파형(27)에 나타낸 바와 같이, 점선으로 나타낸 전원선 VDDG1(1b)의 파형(21)으로 나타내는 전원 노이즈는 외부 전원 IC(18)의 동작에 의해 감쇠하고, 전원선 VDD(41a)에는 전파되지 않는다. 외부 전원 IC(18)가 전위의 변동을 보상하도록 동작하기 때문이다. 그렇게 하면, 실시예 4에 나타낸 바와 같이 반도체 장치[LSI(15A)]와 외부 전원 IC(18)를 접속하면, 전원선 VDDG1(1b)에서 발생한 전원 노이즈가 외부 전원 IC(18)를 통해 전원선 VDD(13)에 전파되는 것을 방지할 수 있다.

또한, 실시예 4에 나타낸 바와 같이, 반도체 장치[LSI(15A)]와 외부 전원 IC(18)를 접속하면, 도 5b의 전위 파형으로 나타내는 바와 같이, 시각 T1에서 시각 T4까지는 전원선 VDDG1(1b)이 전원선 VDDM(10)에 전류를 공급하고, 전원선 VDDG1(1b)에서의 전원 노이즈가 집속한 후, 전원선 VDD(13)가 전원선 VDDM(10)에 접속된다. 따라서, 실시예 1과 동일하게 전원선 VDDG1(1b)으로부터 전원선 VDDM(10)을 통해, 전원 노이즈가 전원선 VDD(13)에 전파되는 경우는 없다.

따라서, 실시예 4의 반도체 장치에 따르면, 전원선 VDDG1(1b)으로부터 급격하게 전원선 VDDM(10)에 전류를 공급할 수 있고, 전원선 VDDM(10)의 전압의 복귀를 단축할 수 있다.

[실시예 5]

실시예 5는 상시 일정한 전압이 유지되어 있는 제1 전원선[VDDG1(51)] 및 제2 전원선[VDD(52)]과, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 제1 내부 회로[회로 A(60)]의 제3 전원선[VDDM1(61)]과, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 제2 내부 회로[회로 B(65)]의 제4 전원선[VDDM2(66)]과, 제1 전원선과 제3 전원선을 접속·분리하는 제1 스위치와, 제2 전원선과 제3 전원선을 접속·분리하는 제2 스위치와, 제1 전원선과 제4 전원선을 접속·분리하는 제3 스위치와, 제2 전원선과 제4 전원선을 접속·분리하는 제4 스위치와, 제1, 제2, 제3, 제4 스위치의 온·오프의 제어 및 그 온·오프의 순서를 제어하는 제어 회로를 갖는 반도체 장치에 관한 것이다.

도 6a와 도 6b는 실시예 5의 반도체 장치[LSI(50)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 도 6a는 실시예 5의 LSI(50a) 및 외부 전원 IC(55a)를 도시한다.

외부 전원 IC(55a)는 통상의 DC/DC 컨버터이다. 즉, 전지를 전원으로 하여, LSI(50a)에서 소비되는 전류에 의한 전압 강하를 검출하고, 고전위를 부여하는 전원선 VDD(53a)과 저전위를 부여하는 전원선 VSS(53b)과의 사이의 전위차를 일정하게 유지하도록 동작한다.

또한, 외부 전원 IC(55a)의 고전위를 부여하는 전원선 VDD(53a)는 인덕턴스(53c), 인덕턴스(53e) 및 저항(53f)을 통해, 전원선 VDDG1(51)과 접속하고 있다. 또한, 고전위를 부여하는 전원선 VDD(53a)는 인덕턴스(53g) 및 저항(53h)을 통해 VDD(52a)와 접속하고 있다. 전원선 VDD(53a)와 전원선 VSS(53b)의 사이에는 안정화 용량(53d)이 접속되어 있다.

LSI(50a)는 인덕턴스(53e), 저항(53f), 고전위를 부여하는 전원선 VDDG1(51), 인덕턴스(53g), 저항(53h), 고전위를 부여하는 전원선 VDD(52a), 인덕턴스(53i), 저항(53j), 저전위(접지 전위)를 부여하는 전원선 VSS(54), PMU(56a), 게이팅 트랜지스터(58a), 게이팅 트랜지스터(59a), 게이팅 트랜지스터(63a), 게이팅 트랜지스터(63b), 안정화 용량 C1(62), 안정화 용량 C2(64), 고전위를 부여하는 전원선 VDDM1(61), 고전위를 부여하는 전원선 VDDM2(66), 회로 A(60), 회로 B(65) 및 PMU(56a)로 구성되어 있다. 또한, LSI(50a)은 노드 G11(57a), 노드 G21(57b), 노드 G12(57c) 및 노드 G22(57d)를 갖는다. 또한, 상기 인덕턴스(53e, 53g, 53i)는 배선에 의해 형성되는 코일로 구성되어 있다.

회로 A(60), 회로 B(65)는 LSI(50a) 내부의 회로이다. 회로 A(60)는 전원선 VDDM1(61) 및 저전위(접지 전위)를 부여하는 전원선 VSS(54)에 접속하고 있다.

전원선 VDDM1(61)과, 저전위를 부여하는 전원선 VSS(54)의 사이에는 안정화 용량 C1(62)이 접속되어 있다. 안정화 용량 C1(62)은 회로 A(60)의 전위를 안정시키는 역할을 수행하고 있다. 회로 B(65)는 전원선 VDDM2(66) 및 저전위(접지 전위)를 부여하는 전원선 VSS(54)에 접속하고 있다.

전원선 VDDM2(66)과, 저전위를 부여하는 전원선 VSS(54)의 사이에는 안정화 용량 C2(64)가 접속되어 있다. 안정화 용량 C2(64)는 회로 B(65)의 전위를 안정시키는 역할을 수행하고 있다.

전원선 VDDM1(61)은 게이팅 트랜지스터(58a)의 드레인에 접속되어, 게이팅 트랜지스터(58a)를 통해, 고전위를 부여하는 전원선 VDDG1(51)과 접속하고 있다. 또한, 전원선 VDDM1(61)은 게이팅 트랜지스터(59a)의 드레인에 접속되어, 게이팅 트랜지스터(59a)를 통해 고전위를 부여하는 전원선 VDD(13)에 접속하고 있다.

전원선 VDDM2(66)는 게이팅 트랜지스터(63a)의 드레인에 접속되어, 게이팅 트랜지스터(63a)를 통해, 고전위를 부여하는 전원선 VDDG1(51)과 접속하고 있다. 또한, 전원선 VDDM2(66)는 게이팅 트랜지스터(63b)의 드레인에 접속되어, 게이팅 트랜지스터(63b)를 통해 고전위를 부여하는 전원선 VDD(13)에 접속하고 있다.

게이팅 트랜지스터(58a)의 게이트 전극은 노드 G11(57a)에 접속하고 있다. 게이팅 트랜지스터(59a)의 게이트 전극은 노드 G21(57b)에 접속하고 있다. 따라서, 노드 G11(57a) 또는 노드 G21(57b)의 전위를 제어함으로써, 회로 A(60)의 전원선 VDDM1(61)과 고전위를 부여하는 전원선 VDDG1(51) 또는 전원선 VDD(13)와의 접속 및 분리가 제어된다.

게이팅 트랜지스터(63a)의 게이트 전극은 노드 G12(57c)에 접속하고 있다. 게이팅 트랜지스터(63b)의 게이트 전극은 노드 G22(57d)에 접속하고 있다. 따라서, 노드 G12(57c) 또는 노드 G22(57d)의 전위를 제어함으로써, 회로 B(65)의 전원선 VDDM2(66)과 고전위를 부여하는 전원선 VDDG1(51) 또는 전원선 VDD(13)와의 접속 및 분리가 제어된다.

또한, 게이팅 트랜지스터(58a), 게이팅 트랜지스터(59a), 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)는 본 실시예에서는 P형 트랜지스터로 구성되어 있는데, P형 트랜지스터를 통해 회로 A(60), 또는 회로 B(65)에 고전위를 공급하는 경우, P형 트랜지스터의 임계치에는 영향을 주지 않고, 고전위가 그대로 전달되기 때문이다.

PMU(56a)는 후술하는 바와 같이 CPU(56a-1)를 포함하고, CPU(56a-1)로부터의 신호에 따라 노드 G11(57a), G21(57b), GT12(57c) 및 G22(57d)에 신호를 출력한다. 그리고, 고전위를 부여하는 전원선 VDD(52a)와, 저전위선 VSS(54)에 접속한다. 또한, PMU(56a)의 회로의 예는 도 7b에서 후술한다.

따라서, PMU(56a)는 노드 G11(57a), G21(57b), G12(57c) 및 G22(57d)의 전위를 제어하는 것이 되기 때문에, 회로 A(60)의 전원선 VDDM1(61)과 고전위를 부여하는 전원선 VDDG1(51) 또는 전원선 VDD(13)와의 접속 및 분리를 제어하게 된다. 동일하게, PMU(56a)는 회로 B(65)의 전원선 VDDM2(66)과 고전위를 부여하는 전원선 VDDG1(51) 또는 전원선 VDD(13)와의 접속 및 분리를 제어하게 된다.

전원선 VDDG1(51)은 인덕턴스(53e) 및 저항(53f)을 통해, LSI(50a)의 외부 단자를 경유하여, 인덕턴스(53c)를 통해 고전위를 부여하는 전원선 VDD(53a)에 접속되어 있다.

고전위를 부여하는 전원선 VDD(13)은 회로 A(60)에 고전위를 부여하기 때문에, 전원선 VDDM1(61)과 전원 VDDG1(51)이 접속·분리된 후에, 게이팅 트랜지스 터(59a)에 의해 내부 회로의 전원선 VDDM1(61)에 접속된다.

고전위를 부여하는 전원선 VDD(13)은 회로 B(65)에 고전위를 부여하기 때문에, 전원선 VDDM2(66)과 전원 VDDG1(51)이 접속·분리된 후에, 게이팅 트랜지스터(63b)에 의해 내부 회로의 전원선 VDDM2(66)에 접속된다.

또한, 전원선 VDD(13)는 인덕턴스(53g) 및 저항(53h)을 통해, LSI(50a)의 외부 단자에서, 고전위를 부여하는 전원선 VDD(53a)에 접속되어 있다.

저전위(접지 전위)를 부여하는 전원선 VSS(54)은 인덕턴스(53i) 및 저항(53j)을 통해, LSI(50a)의 외부 단자에서, 접지 전위를 부여하는 전원선 VSS(53b)와 접속되어 있다.

도 6b는 LSI(50a)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 즉, 도 6b는 전원선 VDD(52)의 파형(70), 전원선 VDDG1(51)의 파형(71), 노드 G11(57a)의 파형(72), 노드 G21(57b)의 파형(74), 노드 G12(57c)의 파형(75), LSI(50a)의 내부 회로 A(60)에 접속하는 전원선 VDDM1(61)의 파형(73), 및 LSI(50a)의 내부 회로 B(65)에 접속하는 전원선 VDDM2(66)의 파형(76)을 나타낸다.

전원선 VDD(52)의 파형(70)으로부터 알 수 있는 바와 같이, 전원선 VDD(52)의 전위는 거의 고전위인 상태로 유지된다. 후술하는 바와 같이, 시각 T1에서 시각 T4의 기간에, 전원선 VDDG1(51)과 전원선 VDDM1(61)은 접속한다. 그러나, 시각 T4 이후에는 전원선 VDDG1(51)과 전원선 VDDM1(61)은 분리된다. 따라서, 후술하는 전원선 VDDG1(51)에서 발생하는 전원 노이즈는 전원선 VDDM1(61)에 전해지지 않는다. 또한, 전원선 VDD(52)가 회로 A(60)의 전원선 VDDM1(61)에 접속하는, 시각 T4 이후 에는, 전원선 VDDG1(51)의 전원 노이즈는 수습되고, 전원선 VDDM1(61)을 통해, 전원선 VDDG1(51)의 전원 노이즈가 전원선 VDD(52)에 전해지는 경우는 없다.

동일하게, 시각 T5에서 시각 T8의 기간에, 전원선 VDDG1(51)과 전원선 VDDM2(66)는 접속하지만, 시각 T8 이후에는 분리되기 때문에, 전원선 VDDG1(51)과 전원선 VDDM2(66)는 접속되지 않는다. 따라서, 후술하는 전원선 VDDG1(51)에서 발생하는 전원 노이즈는 전원선 VDDM2(66)에 전해지지 않는다. 또한, 전원선 VDD(52)가 회로 B(65)의 전원선 VDDM2(66)에 접속하는 시각 T8 이후에는, 전원선 VDDG1(51)의 전원 노이즈는 수습되고, 전원선 VDDM2(66)를 통해, 전원선 VDDG1(51)의 전원 노이즈가 전원선 VDD(52)에 전해지는 경우는 없다.

전원선 VDDG1(51)의 파형(71)으로부터 알 수 있는 바와 같이, 전원선 VDDG1(51)에는, 시각 T1에서 게이팅 트랜지스터(58a)에 의해, 전원선 VDDG1(51)이 전원선 VDDM1(61)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 그 후, 전원선 VDDG1(51)에서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

동일하게, 전원선 VDDG1(51)에는, 시각 T5에서 게이팅 트랜지스터(63a)에 의해, 전원선 VDDG1(51)이 전원선 VDDM2(66)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 그 후, 전원선 VDDG1(51)에서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

노드 G11(57a)의 파형(72)으로부터 알 수 있는 바와 같이, 노드 G11(57a)은 시각 T1 이전에는, 전원선 VDD(52)로부터의 고전위를 갖는 논리 "H"를 나타내지만, 그 후, 시각 T1에서 게이팅 트랜지스터(58a)를 온시키기 위해, 노드 G11(57a)은 전원선 VSS(54)로부터의 저전위를 갖는 논리 "L"을 나타낸다. 또한, 그 후, 시각 T4에서 게이팅 트랜지스터(58a)를 오프시키기 위해, 다시 전원선 VDD(52)로부터의 고전위를 갖는 논리 "H"를 나타낸다.

그 결과, 전원선 VDDM1(61)의 파형(73)이 나타낸 바와 같이, 회로 A(60)에 접속하는 전원선 VDDM1(61)의 전위는 상승하기 시작하여, 시각 T3에는 전원선 VDDG1(51)이 공급하는 전위에까지 거의 전압이 복귀된다. 그 후, 시각 T4에서, 게이팅 트랜지스터(58a)가 오프하여, 게이팅 트랜지스터(59a)가 온하면, 전원선 VDDM1(61)의 전위는 전원선 VDD(52)가 공급하는 전위가 되고, 그 후, 그 전위가 유지된다.

노드 G21(57b)의 파형(24)으로부터 알 수 있는 바와 같이, 노드 G21(57b)은 시각 T3 이전에는, 전원선 VDD(52)가 나타내는 고전위를 갖는 논리 "H"를 나타내고, 그 후, 시각 T3에서 게이팅 트랜지스터(59a)를 온시키기 위해, 노드 G21(57b)는 전원선 VSS(54)로부터 공급되는 저전위를 갖는 논리 "L"을 나타낸다.

노드 G12(57c)의 파형(75)으로부터 알 수 있는 바와 같이, 노드 G12(57c)는 시각 T5 이전에는, 전원선 VDD(52)로부터의 고전위를 갖는 논리 "H"를 나타냈지만, 그 후, 시각 T5에서 게이팅 트랜지스터(63a)를 온시키기 위해, 노드 G12(57c)는 전원선 VSS(54)로부터의 저전위를 갖는 논리 "L"을 나타낸다. 또한, 그 후, 시각 T8에서 게이팅 트랜지스터(63a)를 오프시키하기 위해, 다시 전원선 VDD(52)로부터의 고전위를 갖는 논리 "H"를 나타낸다.

그 결과, 전원선 VDDM2(66)의 파형(76)이 나타낸 바와 같이, 회로 B(65)에 접속하는 전원선 VDDM2(66)의 전위는 상승하기 시작하여, 시각 T8에서는 전원선 VDDG1(51)이 공급하는 전위에까지 거의 전압이 복귀된다. 그 후, 시각 T8에 있어서, 게이팅 트랜지스터(63a)가 오프하고, 게이팅 트랜지스터(63b)가 온하면, 전원선 VDDM2(66)의 전위는 전원선 VDD(52)가 공급하는 전위가 되며, 그 후, 그 전위가 유지된다.

또한, 노드 G22(57d)는 시각 T8 이전에는, 전원선 VDD(52)가 나타내는 고전위를 갖는 이론치 "H"를 나타내고, 그 후, 시각 T8에서 게이팅 트랜지스터(63b)를 온시키기 위해, 노드 G22(57d)는 전원선 VSS(54)로부터 공급되는 저전위를 갖는 논리 "L"을 나타낸다.

이러한 구성으로, 실시예 5의 LSI(50a)는 전원선 VDDG1(51), 전원선 VDD(52), 전원선 VDDM1(61) 및 전원선 VDDM2(66)를 구비한다. 또한, 실시예 5의 LSI(50a)는, 전원선 VDDG1(51)과 전원선 VDDM1(61)을 접속·분리하는 게이팅 트랜지스터(58a) 및 전원선 VDD(52)와 전원선 VDDM1(61)을 접속·분리하는 게이팅 트랜지스터(59a)를 구비한다. 또한, 실시예 5의 LSI(50a)는, 전원선 VDDG1(51)과 전원선 VDDM2(66)를 접속·분리하는 게이팅 트랜지스터(63a),및 전원선 VDD(52)와 전원선 VDDM2(66)를 접속·분리하는 게이팅 트랜지스터(63b)를 구비한다.

또한, 실시예 5의 PMU(56a)는, 게이팅 트랜지스터(58a)가 전원선 VDDG1(51)과 전원선 VDDM1(61)을 접속하도록 G11(57a)를 구동하고, 그 후 분리하도록 G11(57a)을 구동하며, 게이팅 트랜지스터(59a)가 전원선 VDD(52)과 전원선 VDDM1(61)을 접속하도록 G21(57b)을 구동하고, 전원선 VDD(52)로부터 전위가 공급된다. 또한, PMU(56a)는 게이팅 트랜지스터(63a)가 전원선 VDDG1(51)과 전원선 VDDM2(66)를 접속하도록 G12(57c)를 구동하고, 그 후, 분리하도록 G12(57c)를 구동하며, 게이팅 트랜지스터(63b)가 전원선 VDD(52)과 전원선 VDDM2(66)를 접속하도록 G22(57d)를 구동한다.

그리고, 전원선 VDDM1(61), 전원 VDDM2(66)에는, 전원의 온·오프가 제어되는 회로 A(60) 및 회로 B(65)가 접속되고, 전원선 VDD(52)에는 상시 전원이 온 상태인 PMU(6a)가 접속되어 있다.

따라서, LSI(50a)에 있어서는, 회로 A(60) 및 회로 B(65)에 대한 전원이 온일 때에, 전원선 VDDG1(51)에만 전원 노이즈가 발생한다. 또한, 전원선 VDDM1(61) 또는 전원선 VDD2(66)를 통해 상기의 전원 노이즈는 VDD(52)에 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 PMU(6a) 내의 회로에는, 상기의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

또한, 회로 A(60)가 동작 중에, 회로 B(65)의 전위가 상승하더라도, 회로 A(60)에 전원 노이즈가 전파되지 않고, 회로 A(60)는 안정된 동작을 할 수 있다.

따라서, 실시예 5의 반도체 장치에 따르면, 전원선 VDDG1(51)으로부터 급격하게 전원선 VDDM1(61) 및 전원선 VDDM2(66)에 전류를 공급할 수 있고, 전원선 VDDM1(61) 및 전원선 VDDM2(66)의 전압의 복귀를 단축할 수 있다.

또한, 상기의 설명에서는, LSI(50a)에, 내부 회로로서, 회로 A(60) 및 회로 B(65)가 존재하는 것으로 하였다. 그러나, 회로 A(60) 및 회로 B(65) 이외에, 이들 과 동일하게 파워 게이팅되는 회로 C, 회로 D 등이 존재하여도 좋다. 그 경우, 각 회로 C 등에, 개별로 접속되는 전원선(VDDMn: n은 3 이상의 정수)이 존재하고, 그 전원선(VDDMn: n은 3 이상의 정수)은 게이팅 트랜지스터에 의해 전원선 VDDG1(51) 및 전원선 VDD(52)와 분리·접속되는 것은 물론이다. 또한, 그 게이팅 트랜지스터의 게이트 전극은 PMU(56a)에 접속되는 구동선에 접속되는 것은 물론이다.

또한, 상기의 설명에서는 회로 A(60)에 전원선 VDDG1(51)으로부터 전원을 공급하는 기간과, 회로 B(65)에 전원선 VDDG1(51)으로부터 전원을 공급하는 기간이 중복되지 않는 것으로 기재하였다. 그러나, 상기의 전원을 공급하는 기간이 중복되더라도 좋다. 그 이유는 다음과 같다. 우선, 회로 A(60)의 전압을 상승시키기 위해 발생한 전원선 VDDG1(51)의 전원 노이즈는 회로 B(65)에 전파된다. 전원선 VDDM1(61) 및 전원선 VDDM2(66)가 동시에 전원선 VDDG1(51)에 접속하고 있기 때문이다. 그러나, 회로 B(65)에서도 전압이 상승하고 있는 기간이므로, 회로 B(65)는 통상의 동작을 하고 있지 않다.

도 7a와 도 7b는 실시예 5의 반도체 장치의 PMU(56a)의 제1 회로예 및 제2 회로예를 도시한다. 도 7a는 PMU(56a)의 제1 회로예 및 각 신호선의 파형을 도시한다. PMU(56a)의 제1 회로예는, CPU(56a-1), 인버터(56a-2), 인버터(56a-3), 인버터(56a-4) 및 인버터(56a-5)로 구성되어 있다. 또한, PMU(56a)는 신호선(56a-6), 신호선(56a-7), 신호선(56a-8) 및 신호선(56a-9)을 포함한다. 또한, 신호선(56a-6), 신호선(56a-7), 신호선(56a-8) 및 신호선(56a-9)의 신호 변화를, 파형(56a-23), 파형(56a-24), 파형(56a-25) 및 파형(56a-26)으로 각각 도시한다.

CPU(56a-1)는 회로 A(60) 및 회로 B(65)의 동작을 관리하고, 회로 A(60) 및 회로 B(65)에 전원을 공급해야 할 기간을 판단하고 있다. 그 판단에 따라, CPU(56a-1)는 신호선(56a-6), 신호선(56a-7), 신호선(56a-8) 및 신호선(56a-9)에 코드 신호를 출력한다. 또한, 신호선(56a-6), 신호선(56a-7), 신호선(56a-8) 및 신호선(56a-9)의 코드 신호는 파형(56a-23), 파형(56a-24), 파형(56a-25) 및 파형(56a-26)으로 나타내는 바와 같이, 통상은 논리 "L"이지만, 접속되는 게이팅 트랜지스터(58a, 59a, 63a, 63b)의 선택 시에는 논리 "H"가 되는 펄스형 신호이다.

또한, 게이팅 트랜지스터(59a)가 온할 때에는, 게이팅 트랜지스터(58a)는 오프하기 때문에, 파형(56a-23) 및 파형(56a-24)으로 나타내는 바와 같이, 신호선(56a-6)에 출력되는 코드 신호의 펄스 기간의 종료 후에, 신호선(56a-7)에 출력되는 코드 신호의 펄스 기간이 설정된다. 동일하게, 게이팅 트랜지스터(63a)가 온할 때에는, 게이팅 트랜지스터(63b)는 오프하기 때문에, 파형(56a-25) 및 파형(56a-26)으로 나타내는 바와 같이, 신호선(56a-8)에 출력되는 코드 신호의 펄스 기간의 종료 후에, 신호선(56a-9)에 출력되는 코드 신호의 펄스 기간이 설정된다.

인버터(56a-2)의 입력 단자는 신호선(56a-6)에 접속되어 있다. 인버터(56a-3)의 입력 단자는 신호선(56a-7)에 접속되어 있다. 인버터(56a-4)의 입력 단자는 신호선(56a-8)에 접속되어 있다. 인버터(56a-5)의 입력 단자는 신호선(56a-9)에 접속되어 있다.

인버터(56a-2)의 출력 단자는 노드 G11(57a)에 접속하고 있다. 인버터(56a-3)의 출력 단자는 노드 G21(57b)에 접속하고 있다. 인버터(56a-4)의 출력 단자는 노드 G12(57c)에 접속하고 있다. 인버터(56a-5)의 출력 단자는 노드 G21(57d)에 접속하고 있다. 또한, 노드 G11(57a), 노드 G21(57b), 노드 G12(57c), 및 노드 G22(57d)는 통상은 논리 "H"이지만, 게이팅 트랜지스터를 선택할 때는 논리 "L"이 되는 신호가 출력된다. 또한, 상기의 논리 "H"의 전위 레벨은 전원선 VDD(52)의 전위 레벨이 된다.

따라서, CPU(56a-1)로부터의 코드 신호에 의해, 게이팅 트랜지스터(58a), 게이팅 트랜지스터(59a), 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)의 온·오프가 제어된다.

도 7b는 PMU(56a)의 제2 회로예 및 각 신호선의 파형을 도시한다. PMU(56a)의 제2 회로예는 CPU(56a-10), 인버터(56a-12), 인버터(56a-13), 인버터(56a-15), NAND(56a-14), OR(56a-16), 인버터(56a-18), 인버터(56a-19), 인버터(56a-22), NAND(56a-20), 및 OR(56a-21)로 구성되어 있다. 또한, PMU(56a)의 제2 회로예는, 신호선(56a-11) 및 신호선(56a-17)을 포함한다. 또한, 신호선(56a-11), G11(57a), G21(57b), 신호선(56a-17), G12(57c) 및 G22(57d)의 신호 변화를, 파형(56a-27), 파형(56a-28), 파형(56a-29), 파형(56a-30), 파형(56a-31), 및 파형(56a-32)으로 각각 나타낸다.

CPU(56a-10)는 회로 A(60) 및 회로 B(65)의 동작을 관리하고, 회로 A(60) 및 회로 B(65)에 전원을 공급하여야 할 기간을 판단하고 있다. 그 판단에 따라, CPU(56a-10)는 신호선(56a-11) 및 신호선(56a-17)에 코드 신호를 출력한다. 또한, 신호선(56a-11)에서의 코드 신호는 파형(56a-27)으로 나타내는 바와 같이, 통상은 논리 "L"이지만, 게이팅 트랜지스터(58a, 59a)를 선택할 때에는 논리 "H"가 되는 펄스형 신호이다. 또한, 신호선(56a-17)에서의 코드 신호는 파형(56a-30)에 나타내는 바와 같이, 통상은 논리 "L"이지만, 게이팅 트랜지스터(63a, 63b)를 선택할 때에는 논리 "H"가 되는 펄스형 신호이다.

인버터(56a-12) 및 인버터(56a-13)를 포함하는 기수단의 인버터열은 신호선(56a-11)에서의 코드 신호를 수신하고, NAND(56a-14)의 한쪽 입력 단자에 상기 코드 신호의 지연 코드 신호를 출력한다.

NAND(56a-14)는 신호선(56a-11)에서의 코드 신호를 한쪽 입력 단자에서 수신하고, 상기의 지연 코드 신호를 다른쪽 입력 단자에서 수신한다. 그리고, NAND(56a-14)는 노드 G11(57a)에 신호를 출력한다. 그렇게 하면, 파형(56a-28)으로 나타내는 바와 같이, 노드 G11(57a)에 출력되는 신호는, 통상 시에는 논리 "H"지만, 신호선(56a-11)에서의 코드 신호의 활성으로부터 일정한 기간에, 논리 "L"이 되는 펄스 신호이다.

인버터(56a-18) 및 인버터(56a-19)를 포함하는 기수단의 인버터열은 신호선(56a-17)에서의 코드 신호를 수신하고, NAND(56a-20)의 한쪽 입력 단자에 상기 코드 신호의 지연 코드 신호를 출력한다.

NAND(56a-20)는 신호선(56a-17)에서의 코드 신호를 한쪽 입력 단자에서 수신하고, 상기의 지연 코드 신호를 다른쪽 입력 단자에서 수신한다. 그리고, NAND(56a-20)는 노드 G11(57c)에 신호를 출력한다. 그렇게 하면, 파형(56a-31)으로 나타내는 바와 같이, 노드 G11(57a)에 출력되는 신호는, 통상 시에는 논리 "H" 이 지만, 신호선(56a-11)에서의 코드 신호의 활성으로부터 일정한 기간에, 논리 "L"이 되는 펄스 신호이다.

또한, OR(56a-16)는 신호선(56a-11)에서의 코드 신호를 수신하는 인버터(56a-15)로부터의 출력을 한쪽 입력 단자에서 수신한다. OR(56a-16)는, 신호선(56a-11)에서의 코드 신호를 수신하는, 인버터(56a-12) 및 인버터(56a-13)를 포함하는 기수단의 인버터열로부터의 출력을 다른쪽 입력 단자에서 수신한다. OR(56a-16)는 노드 G21(57b)에 신호를 출력한다.

파형(56a-29)으로 나타낸 바와 같이, 노드 G21(57b)에 출력되는 신호는, 통상 시에는 논리 "H"이지만, 노드 G11(57a)에서의 신호의 활성으로부터 일정한 기간에, 논리 "L"이 되는 펄스 신호이다.

또한, OR(56a-21)는 신호선(56a-17)에서의 코드 신호를 수신하는 인버터(56a-22)로부터의 출력을 한쪽 입력 단자에서 수신한다. OR(56a-21)는, 신호선(56a-17)에서의 코드 신호를 수신하는, 인버터(56a-18) 및 인버터(56a-19)를 포함하는 기수단의 인버터열로부터의 출력을 다른쪽 입력 단자에서 수신한다. OR(56a-21)는 노드 G22(57d)에 신호를 출력한다.

파형(56a-32)으로 나타낸 바와 같이, 노드 G22(57d)에 출력되는 신호는, 통상 시에는 논리 "H"이지만, 노드 G12(57c)에서의 신호의 활성으로부터 일정한 기간에 논리 "L"이 되는 펄스 신호이다.

또한, 게이팅 트랜지스터(59a)가 온할 때에는, 게이팅 트랜지스터(58a)는 오프하기 때문에, 파형(56a-28) 및 파형(56a-29)으로 나타낸 바와 같이, 노드 G11(57a)에 출력되는 신호의 펄스 기간의 종료 후에, 노드 G21(57b)에 출력되는 신호의 펄스 기간이 설정된다. 동일하게, 게이팅 트랜지스터(63a)가 온할 때에는, 게이팅 트랜지스터(63b)는 오프하기 때문에, 파형(56a-31) 및 파형(56a-32)으로 나타낸 바와 같이, 노드 G12(57c)에 출력되는 신호의 펄스 기간의 종료 후에, 노드 G22(57d)에 출력되는 신호의 펄스 기간이 설정된다.

따라서, 도 7b에 나타내는 CPU(56a-10)로부터의 코드 신호에 의해, 게이팅 트랜지스터(58a), 게이팅 트랜지스터(59a), 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)의 온·오프가 제어된다.

도 8a, 도 8b, 도 8c은 실시예 5의 반도체 장치의 변형예, 그 변형예의 PMU(56b)의 제1 회로예 및 제2 회로예를 도시한다. 도 8a는 실시예 5의 반도체 장치의 변형예[LSI(50b)]를 도시한다. 반도체 장치[LSI(50b)]는 전원선 VDDM1(61)에 전원을 공급하는 게이팅 트랜지스터(58b) 및 게이팅 트랜지스터(59b)가 N형 트랜지스터인 점에서, 실시예 5의 반도체 장치[LSI(50a)]와 상이하다. 또한, 전원선 VDDM2(66)에 전원을 공급하는 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)가 N형 트랜지스터인 점에서도 상이하다. 또한, 상기의 게이팅 트랜지스터(58a, 59b, 63c 및 63d)를 제어하는 PMU(56b)의 구성 및 PMU(56b)로부터 노드 G11(57e), G21(57f), G12(57g) 및 G22(57h)에 출력되는 신호의 논리가 상이하다. 그 점에 대해서는 후술한다. 또한, 반도체 장치[LSI(50b)]는 다른 전위의 고전위를 받는 단자 및 상기의 단자에 인덕턴스(53k) 및 저항(53i)을 통해 접속되는 전원선 VDD(53p)을 갖는 점에서도 상이하다. 그러나, 반도체 장치[LSI(50b)]는 그 밖의 전원선 VDDG1(51), 전원선 VDD(52) 등 및 내부 회로[회로 A(60) 등]의 구성에 있어서, 반도체 장치[LSI(50a)]와 동일하고, 도 8a에서는 동일한 번호를 붙였다. 따라서, 이하, 동일한 번호를 붙인 것은 설명을 생략한다.

외부 전원 IC(55b)는 통상의 고전위를, 전원선 VDD(53a)를 통해 공급한다. 또한, 외부 전원 IC(55b)는 전원선 VDD(53a)가 공급하는 고전위보다도 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)의 임계치 이상만큼 높은 고전위를, 전원선 VDD(53o)를 통해 공급한다. 또한, 외부 전원 IC(55b)는 통상의 DC/DC 컨버터이다.

전원선 VDD(53a)는 인덕턴스(53c)를 통해, LSI(50b)의 전원선 VDDG1(51)이 접속되는 전원 단자에 접속한다. 또한, 전원선 VDD(53a)는 LSI(50b)의 전원선 VDD(52)가 접속되는 전원 단자에 접속한다. 또한, 전원선 VDD(53a)와 VSS(53b)는 전압의 안정화를 위해 용량(53m)에 의해 접속되어 있다. 전원선 VDD(53o)는 LSI(50b)의 전원선 VDD(53p)가 접속되는 전원 단자에 접속한다. 또한, 전원선 VDD(53o)와 VSS(53b)는 전압의 안정화를 위해 용량(53n)에 의해 접속되어 있다.

PMU(56b)는 노드 G11(57e), G21(57f), G12(57g) 및 G22(57h)에, 전원선 VDD(53p)로부터 공급되는 고전위와 전원선 VSS(54)가 공급하는 저전위 사이에서 변동하는 신호를 출력한다. 또한, 전원선 VDD(53p)에는, 전원선 VDD(52) 및 전원선 VDDG1(51)에 공급되는 전위보다, 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)의 임계치 이상만큼 높은 고전위가 공급되고 있다.

그리고, 노드 G11(57e), G21(57f), G12(57g) 및 G22(57h)는 각각, 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)의 게이트 전극에 접속하고 있다. 따라서, PMU(56b)로부터 노드 G11(57e), G21(57f), G12(57g) 및 G22(57h)에 출력되는 신호에 의해, 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)의 온·오프가 제어된다. 또한, PMU(56b)의 상세예는 도 8b, 도 8c를 이용하여 후술한다.

여기서, 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)는 N형의 트랜지스터이다. 따라서, 전원선 VDD(52) 및 전원선 VDDG1(51)에 공급되는 전위보다, 상기와 같이 높은 전압이, 상기의 게이트 전극 각각에 공급되면, 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)는 전원선 VDDM1(61) 또는 전원선 VDDM2(66)에 대해, 전원선 VDD(52) 또는 전원선 VDDG1(51)에 공급되는 전위를 그대로 공급하는 것이 된다.

또한, 전원선 VDDM1(61), 전원 VDDM2(66)에는, 전원의 온·오프가 제어되는 회로 A(60) 및 회로 B(65)가 접속되고, 전원선 VDD(52)에는 상시 전원이 온 상태인 PMU(6b)가 접속되어 있다.

그렇게 하면, LSI(50b)는 LSI(50a)와 동일한 동작을 한다. 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)는 LSI(50a)의 게이팅 트랜지스터(58a), 게이팅 트랜지스터(59a), 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)와 동일한 동작을 한다.

따라서, LSI(50b)에서는, 회로 A(60) 및 회로 B(65)에 대한 전원이 온일 때에, 전원선 VDDG1(51)에만 전원 노이즈가 발생한다. 또한, 전원선 VDDM1(61) 또는 전원선 VDD2(66)를 통해 상기의 전원 노이즈는 VDD(52)에 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 PMU(6b) 내의 회로에는, 상기의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

또한, 회로 A(60)의 동작 중에, 회로 B(65)의 전위가 상승하여도, 회로 A(60)에 전원 노이즈가 전파되는 경우는 없고, 회로 A(60)는 안정된 동작을 할 수 있다.

도 8b는 PMU(56b)의 제1 회로예 및 각 신호선의 파형을 도시한다. PMU(56a)의 제1 회로예는 CPU(56b-1), 증폭기(56b-2), 증폭기(56b-3), 증폭기(56b-4) 및 증폭기(56b-5)로 구성되어 있다. 또한, PMU(56b)는 신호선(56b-6), 신호선(56b-7), 신호선(56b-8) 및 신호선(56b-9)을 포함한다. 또한, 신호선(56b-6), 신호선(56b-7), 신호선(56b-8) 및 신호선(56b-9)의 신호 변화를, 파형(56b-23), 파형(56b-24), 파형(56b-25) 및 파형(56b-26)으로 각각 나타낸다.

CPU(56b-1)는 CPU(56a-1)와 동일한 동작을 한다. 그 판단에 따라, CPU(56a-1)는 신호선(56b-6), 신호선(56b-7), 신호선(56b-8) 및 신호선(56b-9)에 코드 신호를 출력한다. 또한, 신호선(56b-6), 신호선(56b-7), 신호선(56b-8) 및 신호선(56b-9)의 코드 신호는 파형(56b-23), 파형(56b-24), 파형(56b-25) 및 파형(56b-26)으로 나타낸 바와 같이, 통상은 논리 "L"이지만, 접속되는 게이팅 트랜지스터(58b, 59b, 63c, 63d)의 선택 시에는 논리 "H"가 되는 펄스형 신호이다. 단, 논리 "H"의 전위는 VDD(53p)로부터 공급되는 전위이다.

또한, 게이팅 트랜지스터(59b)가 온할 때에는, 게이팅 트랜지스터(58b)는 오프하기 때문에, 파형(56b-23) 및 파형(56b-24)으로 나타내는 바와 같이, 신호선(56b-6)에 출력되는 코드 신호의 펄스 기간의 종료 후에, 신호선(56b-7)에 출력되는 코드 신호의 펄스 기간이 설정된다. 동일하게, 게이팅 트랜지스터(63c)가 온할 때에는, 게이팅 트랜지스터(63d)는 오프하기 때문에, 파형(56b-25) 및 파형(56b-26)으로 나타낸 바와 같이, 신호선(56b-8)에 출력되는 코드 신호의 펄스 기간의 종료 후에, 신호선(56b-9)에 출력되는 코드 신호의 펄스 기간이 설정된다.

증폭기(56b-2)의 입력 단자는 신호선(56b-6)에 접속되어 있다. 증폭기(56b-3)의 입력 단자는 신호선(56b-7)에 접속되어 있다. 증폭기(56b-4)의 입력 단자는 신호선(56b-8)에 접속되어 있고, 증폭기(56b-5)의 입력 단자는 신호선(56b-9)에 접속되어 있다.

증폭기(56b-2)의 출력 단자는 노드 G11(57a)에 접속하고 있다. 증폭기(56b-3)의 출력 단자는 노드 G21(57b)에 접속하고 있다. 증폭기(56b-4)의 출력 단자는 노드 G12(57c)에 접속하고 있다. 증폭기(56b-5)의 출력 단자는 노드 G21(57d)에 접속하고 있다. 또한, 노드 G11(57a), 노드 G21(57b), 노드 G12(57c) 및 노드 G22(57d)에는, 통상은 논리 "L"이지만, 게이팅 트랜지스터를 선택할 때는 논리 "H"가 되는 신호가 출력된다. 또한, 상기의 논리 "H"의 전위 레벨은 전원선 VDD(53p)의 전위 레벨이 된다.

따라서, CPU(56b-1)로부터의 코드 신호에 의해, 게이팅 트랜지스터(58a), 게이팅 트랜지스터(59a), 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)의 온·오프가 제어된다.

도 8c는 PMU(56b)의 제2 회로예 및 각 신호선의 파형을 도시한다. PMU(56b)의 제2 회로예는 CPU(56b-10), 인버터(56b-12), 인버터(56b-13), 인버터(56b-15), AND(56b-14), NOR(56b-16), 인버터(56b-18), 인버터(56b-19), 인버터(56b-22), AND(56b-20) 및 NOR(56b-21)로 구성되어 있다. 또한, PMU(56b)의 제2 회로예는, 신호선(56b-11) 및 신호선(56b-17)을 포함한다. 또한, 신호선(56b-11), G11(57a), G21(57b), 신호선(56b-17), G12(57c) 및 G22(57d)의 신호 변화를, 파형(56b-27), 파형(56b-28), 파형(56b-29), 파형(56b-30), 파형(56b-31) 및 파형(56b-32)으로 각각 나타낸다.

CPU(56b-10)는 CPU(56a-10)와 동일한 동작을 한다. 그 판단에 따라, CPU(56b-10)는 신호선(56b-11) 및 신호선(56b-17)에 코드 신호를 출력한다. 또한, 신호선(56b-11)에서의 코드 신호는, 파형(56b-27)으로 나타낸 바와 같이, 통상은 논리 "L"이지만, 게이팅 트랜지스터(58b, 59b)를 선택할 때에는 논리 "H"가 되는 펄스형 신호이다. 또한, 신호선(56a-17)에서의 코드 신호는 파형(56b-30)으로 나타낸 바와 같이, 통상은 논리 "L"이지만, 게이팅 트랜지스터(63c, 63d)를 선택할 때에는 논리 "H"가 되는 펄스형 신호이다.

인버터(56a-12) 및 인버터(56a-13)를 포함하는 기수단의 인버터열은 신호선(56a-11)에서의 코드 신호를 수신하여, AND(56a-14)의 한쪽 입력 단자에 상기 코 드 신호의 지연 코드 신호를 출력한다.

AND(56a-14)는 신호선(56a-11)에서의 코드 신호를 한쪽 입력 단자에서 수신하고, 상기의 지연 코드 신호를 다른쪽 입력 단자에서 수신한다. 그리고, AND(56a-14)는 노드 G11(57a)에 신호를 출력한다. 그렇게 하면, 파형(56a-28)으로 나타내는 바와 같이, 노드 G11(57a)에 출력되는 신호는, 통상 시에는 논리 "L"이지만, 신호선(56a-11)에서의 코드 신호의 활성으로부터 일정한 기간에, 논리 "H"가 되는 펄스 신호이다.

인버터(56a-18) 및 인버터(56a-19)를 포함하는 기수단의 인버터열은 신호선(56a-17)에서의 코드 신호를 수신하여, AND(56a-20)의 한쪽 입력 단자에 상기 코드 신호의 지연 코드 신호를 출력한다.

AND(56a-20)는 신호선(56a-17)에서의 코드 신호를 한쪽 입력 단자에서 수신하고, 상기의 지연 코드 신호를 다른쪽 입력 단자에서 수신한다. 그리고, AND(56a-20)는 노드 G11(57c)에 신호를 출력한다. 그렇게 하면, 파형(56a-31)으로 나타낸 바와 같이, 노드 G11(57a)에 출력되는 신호는, 통상 시에는 논리 "L"이지만, 신호선(56a-11)에서의 코드 신호의 활성으로부터 일정한 기간에, 논리 "H"가 되는 펄스 신호이다.

또한, NOR(56a-16)는 신호선(56a-11)에서의 코드 신호를 수신하는 인버터(56a-15)로부터의 출력을 한쪽 입력 단자에서 수신한다. NOR(56a-16)는 신호선(56a-11)에서의 코드 신호를 수신하고, 인버터(56a-12) 및 인버터(56a-13)를 포함하는 기수단의 인버터열로부터의 출력을 다른쪽 입력 단자에서 수신한다. NOR(56a-16)는 노드 G21(57b)에 신호를 출력한다.

파형(56a-29)으로 나타낸 바와 같이, 노드 G21(57b)에 출력되는 신호는, 통상 시에는 논리 "L"이지만, 노드 G11(57a)에서의 신호의 활성으로부터 일정한 기간에, 논리 "H"가 되는 펄스 신호이다.

또한, NOR(56a-21)는 신호선(56a-17)에서의 코드 신호를 수신하는 인버터(56a-22)로부터의 출력을 한쪽 입력 단자에서 수신한다. NOR(56a-21)는 신호선(56a-17)에서의 코드 신호를 수신하고, 인버터(56a-18) 및 인버터(56a-19)를 포함하는 기수단의 인버터열로부터의 출력을 다른쪽 입력 단자에서 수신한다. NOR(56a-21)는 노드 G22(57d)에 신호를 출력한다.

파형(56a-32)으로 나타낸 바와 같이, 노드 G22(57d)에 출력되는 신호는 통상 시에는 논리 "L"이지만, 노드 G12(57c)에서의 신호의 활성으로부터 일정한 기간에, 논리 "H"가 되는 펄스 신호이다.

또한, 게이팅 트랜지스터(59b)가 온할 때에는, 게이팅 트랜지스터(58b)는 오프하기 때문에, 파형(56b-28) 및 파형(56b-29)으로 나타낸 바와 같이, 노드 G11(57a)에 출력되는 신호의 펄스 기간의 종료 후에, 노드 G21(57b)에 출력되는 신호의 펄스 기간이 설정된다. 동일하게, 게이팅 트랜지스터(63c)가 온할 때에는, 게이팅 트랜지스터(63d)는 오프하기 때문에, 파형(56a-31) 및 파형(56b-32)으로 나타낸 바와 같이, 노드 G12(57c)에 출력되는 신호의 펄스 기간의 종료 후에, 노드 G22(57d)에 출력되는 신호의 펄스 기간이 설정된다.

따라서, 도 8c에 도시하는 CPU(56b-10)로부터의 코드 신호에 의해, 게이팅 트랜지스터(58b), 게이팅 트랜지스터(59b), 게이팅 트랜지스터(63c) 및 게이팅 트랜지스터(63d)의 온·오프가 제어된다.

[실시예 6]

실시예 6은 상시 일정한 전압이 유지되어 있는 제1 전원선 VDDG1(1b) 및 제2 전원선 VDD(13)와, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 내부 회로의 제3 전원선 VDDM(74)과, 제1 전원선과 제3 전원선을 접속·분리하는 제1 스위치와, 제2 전원선과 제3 전원선을 접속·분리하는 제2 스위치와, 제1, 제2 스위치의 온·오프의 제어 및 그 온·오프의 순서를 제어하는 제어 회로를 갖는 반도체 장치에 관한 것이다. 그리고, 상기의 제어 회로가 제3 전원선 VDDM(74)의 전위에 따라, 제1, 제2 스위치의 온·오프의 기간을 결정하고 있는 점에서, 실시예 6의 반도체 장치[LSI(70)]와 실시예 2의 반도체 장치[LSI(15B)]는 상이하다.

도 9a와 도 9b는 실시예 6의 반도체 장치[LSI(70)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 도 9a는 반도체 장치[LSI(70)]를 도시한다.

LSI(70)은 LSI(15B)[LSI(15A)와, 인덕턴스(17b)와, 용량(17c)으로 구성되어 있음]와 비교하면, PMU(71a)의 구성과, PMU(71a)로부터 출력된 신호와 전원선 VDDM(74)의 전위에 따라, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)의 온·오프를 제어하는 제어 회로(79)가 존재하는 점에서 상이하다.

PMU(71a)는 CPU(12b)로부터의 코드 신호(71b)를 수신하고, 그 코드 신호(71b)를 PMU(71a) 내부의 인버터(71c)에서 반전 증폭하여, 노드 G1(72)에 출력한다. 또한, 노드 G1(72)에 출력되는 신호는, 통상은 논리 "H"이지만, 게이팅 트랜지 스터(8)를 온시키는 기간에는 논리 "L"이 되는 펄스형 신호이다.

제어 회로(79)는, 노드 G1(77)가 소스에 접속하며, 드레인이 게이팅 트랜지스터의 게이트 전극에 접속하고, 게이트 전극이 노드 G2(73)에 접속하는 N형 MOS 트랜지스터(77b)와, 소스가 전원선 VDD(13)에 접속하며, 드레인이 N형 MOS 트랜지스터(77b)의 드레인에 접속하고, 게이트 전극이 노드 G2(73)에 접속하는 P형 MOS 트랜지스터(77c)와, 한쪽의 입력 단자가 노드 G1(77)에 접속하며, 다른쪽의 입력 단자가 노드(75)에 접속하고, 출력 단자가 노드 G2(73)에 접속하는 OR(76)과, 전원선 VDDM(74)이 입력 단자에 접속하고, 출력 단자가 노드(75)와 접속하는 레벨 검출용 인버터(77a)로 구성되어 있다.

그리고, 제어 회로(79)는, 노드 G1(72)를 통해, PMU(71a)로부터 논리 "H"에서 논리 "L"이 되는 신호를 수신하면, 다음에 설명하는 바와 같이 동작한다. 우선, PMU(71a)로부터의 신호는, N형 MOS 트랜지스터(77b)를 통해, 게이팅 트랜지스터(8)의 게이트 전극에 전해져, 게이팅 트랜지스터(8)를 온시킨다. 또한, OR(76)의 한쪽의 입력 단자에 입력된다. 계속해서, 게이팅 트랜지스터(8)를 통해, 전원선 VDDG1(1b)과 LSI(70) 내부의 회로 A(7)에 고전위를 부여하는 전원선 VDDM(74)이 접속하여, 전원선 VDDM(74)의 전위가 상승한다.

다음으로, 전원선 VDDM(74)의 전위 레벨이, 전원선 VDDM(74)에 입력 단자가 접속되어 있는 레벨 검출용 인버터(77a)의 임계치를 넘으면, 레벨 검출용 인버터(77a)는 논리 "H"에서 논리 "L"로 전환되는 신호를 노드(75)에 출력한다. 계속해서, 레벨 검출용 인버터(77a)로부터 출력된 신호가 OR(76)의 다른쪽 입력 단자에 입력된다. 계속해서, OR(76)는 논리 "H"에서 논리 "L"로 전환되는 신호를 노드 G2(73)에 출력한다. 또한, OR(76) 및 레벨 검출용 인버터(77a)는 전원선 VDD(13)으로부터 전원을 공급받고 있다.

계속해서, 게이팅 트랜지스터(9)가 온한다. N형 트랜지스터(77b)의 게이트 전극과 P형 트랜지스터(77c)의 게이트 전극은 노드 G2(73)에 접속되어 있다. 그래서, OR(76)로부터 출력된 신호가 N형 트랜지스터(77b)의 게이트 전극에 전해지면, N형 트랜지스터(77b)는 오프하고, P형 트랜지스터(77c)는 온한다. 계속해서, 게이팅 트랜지스터(8)의 게이트 전극에, P형 트랜지스터(77c)를 통해, 전원선 VDD(13)의 전위 레벨, 즉 논리 "H"의 전위가 전해지기 때문에, 게이팅 트랜지스터(8)는 오프한다.

단, 게이팅 트랜지스터(9)는 온 상태가 유지되기 때문에, 전원선 VDDM(74)에는, 전원선 VDD(13)으로부터의 고전위가 공급된다.

그 후, 노드 G1(72)에 논리 "L"에서 논리 "H"로 전화되는 신호가 출력되면, OR(76)의 한쪽의 입력 단자에 그 신호가 전해져, 노드 G2(73)가 논리 "L"에서 논리 "H"로 전환된다. 그 결과, 게이팅 트랜지스터(9)는 오프한다. 또한, N형 트랜지스터(77b)는 온하여, 노드 G1(72)의 전위가 게이팅 트랜지스터(8)의 게이트 전극에 전해져, 게이팅 트랜지스터(8)의 오프 상태는 유지된다.

이러한 구성으로, 제어 회로(79)는 PMU(71a)로부터의 신호에 의해 게이팅 트랜지스터(8)를 온하고, 전원선 VDDM(74)의 전위가 소정의 전위에 도달하면, 제어 회로(79)가 갖는 기능에 의해, 자동적으로 게이팅 트랜지스터(8)를 오프하고, 동시 에 게이팅 트랜지스터(9)를 온하도록, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)를 제어한다.

또한, 상기의 설명에서는, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)가 P형 MOS 트랜지스터라고 하여, 제어 회로(79)의 동작을 설명하였다. 그러나, 게이팅 트랜지스터(8) 및 게이팅 트랜지스터(9)가 N형 트랜지스터인 경우에도, 당업자라면 동일한 기능을 갖는 제어 회로(79)를 구성할 수 있을 것이다. 그 경우, 전원선 VDD(13)으로부터 전원선 VDDM(74)에 고전위를 그대로 전달하기 때문에, 노드 G1(72)에 출력되는 신호의 논리 "H"의 전위는, 상기의 고전위보다 N형 트랜지스터의 임계치 이상만큼 높은 전위인 것이 바람직한 것은 물론이다.

또한, 상기의 설명에서는, N형 트랜지스터(77b) 및 P형 트랜지스터(77c)의 동작에 의해, 전원선 VDDM(74)이 소정의 전위에 달하면, 게이팅 트랜지스터(8)는 오프되는 것으로 하였다. 그러나, 노드 G1(72)가 게이팅 트랜지스터(8)의 게이트 전극에 그대로 접속되어 있어도 좋다. 그 경우는, 게이팅 트랜지스터(8)는 도 1에서 설명한 동작과 동일한 동작을 한다.

도 9b는 LSI(70)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 즉, 도 9b는 전원선 VDD(13)의 파형(78a), 전원선 VDDG1(1b)의 파형(21), 전원선(19b)의 파형(78b), 노드 G1(72)의 파형(78c), 노드 G2(73)의 파형(78e), LSI(70)의 내부 회로 A(7)에 접속하는 전원선 VDDM(74)의 파형(78d), 및 게이팅 트랜지스터(8)의 게이트 전극의 파형(78f)을 도시한다.

전원선 VDD(13)의 파형(78a)으로부터 알 수 있는 바와 같이, 전원선 VDD(13) 의 전위는 거의 고전위인 상태로 유지된다. 그 이유는 이하와 같다. 시각 T4까지는, 전원선 VDD(13)와 전원선 VDDM(74)은 접속되지 않기 때문에, 후술하는 전원선 VDDG1(1b)의 전원 노이즈는 전원선 VDDM(74)을 통해 전원선 VDD(13)에 전해지지 않는다. 또한, 전원선 VDD(13)이 회로 A(7)의 전원선 VDDM(74)에 접속하는, 시각 T4 이후에는, 전원 노이즈는 수습되고, 회로 A(7)의 전원선 VDDM(74)을 통해, 전원선 VDDG1(1b)의 전원 노이즈가 전원선 VDD(13)에 전해지는 경우는 없다.

전원선 VDDG1(1b)의 파형(21)으로부터 알 수 있는 바와 같이, 전원선 VDDG1(1b)에는, 시각 T1에서 게이팅 트랜지스터(8)에 의해 전원선 VDDG1(1b)이 전원선 VDDM(74)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 전원선 VDDG1(1b)으로부터, 전원선 VDDM(74)에 대해 급격하게 전류가 유입되어, 전원선 VDDG1(1b)의 전위가 불안정하게 되기 때문이다. 그 후, 전원선 VDDG1(1b)에 있어서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

노드 G1(72)의 파형(78c)으로부터 알 수 있는 바와 같이, 노드 G1(72)은 시각 T1 이전에는, 전원선 VDD(13)으로부터의 고전위를 갖는 논리 "H"를 나타냈지만, 그 후, 시각 T1에서 게이팅 트랜지스터(8)를 온시키기 때문에, 노드 G1(72)는 전원선 VSS(14)로부터의 저전위를 갖는 논리 "L"을 나타낸다. 또한, 그 후, 시각 T5에서 게이팅 트랜지스터(9)를 오프시키기 위해, 다시 논리 "H"를 나타내는 신호가 노드 G1(72)에 PMU(71a)로부터 출력된다. 또한, 후술하는 바와 같이 게이팅 트랜지스터(8)는 제어 회로(79)의 동작에 의해 오프한다.

게이팅 트랜지스터(8)의 게이트 전극의 파형(78f)으로부터 알 수 있는 바와 같이, 시각 T1에서 노드 G1(72)의 전위가 논리 "H"에서 논리 "L"로 이행하면, 상기의 게이트 전극의 전위는 논리 "H"에서 논리 "L"이 된다. 그 후, VDDM(74)의 전위가 레벨 검출용 인버터(77a)의 임계치를 넘으면, 노드 G2(73)의 전위는 논리 "H"에서 논리 "L"이 된다. 그 결과, 게이팅 트랜지스터(9)는 온한다. 계속해서, 제어 회로(79)의 N형 MOS 트랜지스터(77b)는 오프하고, P형 MOS 트랜지스터(77c)는 온하기 때문에, 게이팅 트랜지스터(8)의 게이트 전극의 전위는 논리 "H"가 된다. 그 결과, 게이팅 트랜지스터(8)는 오프한다.

그 결과, 전원선 VDDM(74)의 파형(78d)이 나타낸 바와 같이, 회로 A(7)에 접속하는 전원선 VDDM(74)의 전위는 상승하기 시작하여, 시각 T3에서는 전원선 VDDG1(1b)이 공급하는 전위에까지 거의 전압이 복귀된다. 그 후, 시각 T5에서, 게이팅 트랜지스터(9)가 오프하면, 전원선 VDDM(74)의 전위는 회로 A(7)가 전류를 소비하기 때문에 자연스럽게 하강한다.

노드 G2(73)의 파형(78e)으로부터 알 수 있는 바와 같이, 노드 G2(73)는 시각 T3 이전에는, 전원선 VDD(13)이 나타내는 고전위를 갖는 이론치 "H"를 나타내고, 그 후, 시각 T3에서, VDDM(74)의 전위가 인버터(77a)의 임계치를 넘으면, 노드(75)의 전위는 논리 "L"이 되고, 제어 회로(79)의 OR(76)이 시각 T4에서 노드 G2(73)에 논리 "L"을 나타내는 신호를 출력한다. 그 후, OR(76)의 한쪽 입력 단자에 노드 G1(72)로부터 논리 "H"의 신호가 입력되면, OR(76)은 시각 T5에서 노드 G2(73)에 논리 "H"의 신호를 출력한다. 시각 T4에서 시각 T5까지의 기간에, 게이팅 트랜지스터(9)는 온한다.

이러한 구성으로, 실시예 6의 LSI(70)는 전원선 VDDG1(1b), 전원선 VDD(13), 전원선 VDDM(74)을 구비한다. 또한, 실시예 6의 LSI(70)는 전원선 VDDG1(1b)과 전원선 VDDM(74)을 접속·분리하는 게이팅 트랜지스터(8) 및 전원선 VDD(13)와 전원선 VDDM(74)을 접속·분리하는 게이팅 트랜지스터(9)를 구비한다. 또한, 실시예 6의 LSI(70)는 게이팅 트랜지스터(8)가 전원선 VDDG1(1b)과 전원선 VDDM(74)을 접속하도록 G1(72)을 구동하고, 그 후, 소정의 기간 후에, 게이팅 트랜지스터(9)가 전원선 VDD(13)와 전원선 VDDM(74)을 접속하도록 G2(73)를 구동하며, 전원선 VDD(13)으로부터 전압이 공급되는, CPU(12b), PMU(71a) 및 제어 회로(79)를 구비한다.

그리고, 전원선 VDDM(74)에는, 전원의 온·오프가 제어되는 회로 A(7)가 접속되고, 전원선 VDD(13)에는 상시 전원이 온 상태인 회로 B(12a) 및 PMU(6a)가 접속되어 있다.

따라서, LSI(70)에 있어서, 회로 A(7)에 대한 전원이 온일 때에, 전원선 VDDG1(1b)에만 전원 노이즈가 발생하고, 전원선 VDD(13)에는 전원선 VDDM(74)을 통해 상기의 전원 노이즈는 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 회로(12a), 또는 PMU(6a) 내의 회로에는, 상기의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

예컨대, 회로(12a) 내의 CPU(12b)나 클록 발생 회로는 전원 노이즈의 영향을 받지 않고, 안정된 동작을 할 수 있다.

또한, LSI(70)에 있어서, LSI(15B)와 동일하게, 외부 전원 IC(18)의 전원선 VDD(19a)와 전원선 VDDG1(1b)은 LPF(17a)를 통해 접속하고, 외부 전원 IC(18)의 전원선 VDD(19a)와 전원선 VDD(13)은 접속하고 있다. 그래서, 외부 전원 IC(18)의 전원선 VDD(19a)를 통해, 전원선 VDDG1(1b)에서 발생한 전원 노이즈는 전원선(13)에는 전파되지 않는다.

따라서, 실시예 6의 반도체 장치에 따르면, 전원선 VDDG1(1b)으로부터 급격하게 전원선 VDDM(10)에 전류를 공급할 수 있고, 전원선 VDDM(74)의 전압의 복귀를 단축할 수 있다.

또한, 상기의 실시예 6에서는 VDDM(74)이 안정 레벨이 되었을 때, 게이팅 트랜지스터(8)의 게이트 전극을 N형 MOS 트랜지스터(77b)와 P형 MOS 트랜지스터(77c)에 의해, 논리 "H" 레벨로 하고 있지만, 이것은 있더라도 없더라도 좋다. N형 MOS 트랜지스터(77b)와 P형 MOS 트랜지스터(77c)가 없는 경우, G1(72) 신호가 직접 게이팅 트랜지스터(8)를 드라이브한다. 이 때, 파형(78c)은 도 1b의 파형(22)과 동일하게 된다.

[실시예 7]

실시예 7은 상시 일정한 전압이 유지되어 있는 제1 전원선 VSSG1(82C) 및 제2 전원선 VSS(93)과, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 내부 회로의 제3 전원선 VSSM(90)과, 제1 전원선과 제3 전원선을 접속·분리하는 제1 스위치, 제2 전원선과 제3 전원선과 접속·분리하는 제2 스위치와, 제1, 제2 스위치의 온·오프의 제어 및 그 온·오프의 순서를 제어하는 제어 회로를 갖는 반도체 장치에 관한 것이다. 또한, 실시예 1에서는 제1 전원선 내지 제3 전원선이 고전위를 공급 하였지만, 실시예 7에서는 제1 전원선 내지 제3 전원선이 저전위를 공급하는 점이 다르다.

도 10a와 도 10b는 실시예 7의 반도체 장치[LSI(80), 인덕턴스(84b) 및 용량(84a)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 도 10a는 실시예 7에 관계되는 반도체 장치[LSI(80), 인덕턴스(84b) 및 용량(84a)]와 외부 전원 IC(81)를 도시한다.

외부 전원 IC(81)는 고전위를 공급하는 전원선 VDD(82a) 및 저전위(접지 전위)를 공급하는 전원선 VSS(82b)에 의해, LSI(80)와 접속하고 있다. 전원선 VDD(82a)와 전원선 VSS(82b)의 사이에는 안정화 용량으로서 작동하는 용량(84a)이 접속되어 있다.

LSI(80)는 노드 G1(4) 및 노드 G2(5)를 포함하는 노드를 갖고, 코드 신호(86b)를 갖는다. LSI(80)는 인덕턴스(85a), 인덕턴스(85c), 인덕턴스(85e), 저항(85b), 저항(85d), 저항(85f), 게이팅 트랜지스터(88), 게이팅 트랜지스터(89), 저전위(접지 전위)를 부여하는 전원선 VSSG1(82c), 저전위(접지 전위)를 부여하는 전원선 VSS(93), 고전위를 부여하는 전원선 VDD(94), LSI(80) 내부의 회로 A(87), LSI(80) 내부의 회로 B(92a), 회로 A(87)에 접속하는 전원선 VSSM(90), 안정화 용량 C(91), 및 PMU(86a)를 구비한다.

회로 A(87)는 LSI(80) 내부의 내부 회로이다. 회로 A(87)는 고전위를 부여하는 전원선 VDD(94) 및 저전위(접지 전위)를 부여하는 전원선 VSSM(90)에 접속하고 있다.

전원선 VDD(94)와 전원선 VSS(93)의 사이에는 안정화 용량 C(91)가 접속되어 있다. 안정화 용량 C(91)는 회로 A(87)의 전위를 안정시키는 역할을 수행하고 있다.

전원선 VSSM(90)은 게이팅 트랜지스터(88)의 소스에 접속되어, 게이팅 트랜지스터(88)를 통해, 저전위를 부여하는 전원선 VSSG1(82c)과 접속하고 있다. 또한, 전원선 VSSM(90)은 게이팅 트랜지스터(89)의 소스에 접속되어, 게이팅 트랜지스터(89)를 통해 저전위를 부여하는 전원선 VSS(93)에 접속하고 있다.

게이팅 트랜지스터(88)의 게이트 전극은 노드 G1(86c)에 접속하고 있다. 게이팅 트랜지스터(89)의 게이트 전극은 노드 G2(86d)에 접속하고 있다. 따라서, 노드 G1(86c) 또는 노드 G2(86d)의 전위를 제어함으로써, 회로 A(87)와, 저전위를 부여하는 전원선 VSSG1(82c) 또는 전원선 VSS(93)과의 접속 및 분리가 제어된다.

또한, 게이팅 트랜지스터(88) 및 게이팅 트랜지스터(89)는 본 실시예에서는 N형 트랜지스터로 구성되어 있다. N형 트랜지스터를 통해 저전위를 회로 A(87)에 공급하는 경우, N형 트랜지스터의 임계치에는 영향을 주지 않고, 전원선 VSS(93), VSSG1(82c)]으로부터의 저전위가 그대로 전달되기 때문이다.

단, 게이팅 트랜지스터(88) 및 게이팅 트랜지스터(89)를 P형 트랜지스터로 형성하는 것도 가능하다. 그 경우, 저전위를 그대로 전달하기 때문에, 후술하는 PMU(86a)로부터 노드 G1(86c) 및 노드 G2(86d)에 출력되는 신호의 논리 "L"의 전위는, 상기의 저전위보다 P형 트랜지스터의 임계치 이상만큼 낮은 전위인 것이 바람직하다.

PMU(86a)는 CPU(92b)로부터의 코드 신호(86b)를 수신하여, 노드 G1(86c) 및 노드 G2(86d)에 출력하는 신호를 제어한다. 그리고, PMU(86a)는 고전위를 부여하는 전원선 VDD(94)과, 저전위선 VSS(93)으로부터 전원을 공급받아 동작한다. 또한, PMU(86a)의 회로는, 예컨대 도 2에서 설명한 것과 동일한 회로이다. 단, 게이팅 트랜지스터(88) 및 게이팅 트랜지스터(89)가 N형 트랜지스터인 것을 고려하면, 도 2에 도시한 회로에서, 인버터(6a-1), 인버터(6a-2), 인버터(6a-7), 인버터(6a-8)는 증폭 회로로 대체할 필요가 있다.

CPU(92b)는 후술하는 회로 B(92a)에 포함되어, 상시 동작하고 있고, 회로 A(87) 등의 내부 회로의 동작의 필요성을 판단하고 있다. 따라서, CPU(92b)의 판단에 의해, 회로 A(87)의 전원이 온·오프된다. 또한, 상기에서는, CPU(92b)는 회로 B(92a)에 포함된다고 했지만, CPU(92b)가 실시예 7의 LSI(80)의 외부에 있고, LSI(80)는 외부 단자를 통해 코드 신호(86b)를 수신하는 구성이라도 좋다. 또한, CPU(92b)는 PMU(86a)에 포함되는 구성으로 하여도 좋다.

저전위를 부여하는 전원선 VSSG1(82c)은 회로 A(87)의 전위를 복귀하기 위해, 게이팅 트랜지스터(88)에 의해 내부 회로의 전원선 VSSM(90)에 접속된다. 또한, 전원선 VSSG1(82c)은 인덕턴스(85e) 및 저항(85f)을 통해, LSI(80)의 외부 단자에서, 또한, 인덕턴스(84b)를 통해, 저전위를 부여하는 외부 전원선 VSS(82b)에 접속하고 있다.

저전위를 공급하는 전원선 VSS(93)은 회로 A(87)에 저전위를 공급하기 위해, 전원 VSSG1(82c)이 전원선 VSSM(90)에 접속된 후에, 게이팅 트랜지스터(89)에 의해 내부 회로의 전원선 VDDM(90)에 접속된다. 또한, 전원선 VSS(93)는 인덕턴스(85c) 및 저항(85d)을 통해, LSI(80)의 외부 단자에서, 저전위를 부여하는 외부 전원선 VSS(82b)에 접속하고 있다.

그 결과, 인덕턴스(84b), 용량(84a), 인덕턴스(85e) 및 저항(85f)은 LPF(83)을 구성한다.

LSI(80)에 있어서, 전원선 VSSG1(82c)에서 발생한 전원 노이즈는 로우 패스 필터[LPF(83)]에 의해 전원 노이즈의 고주파수 성분이 제거된다. 즉, 상기의 전원 노이즈는 LPF(83)를 거의 통과할 수 없고, 전원선 VSS(82b)에는 약간밖에 전파되지 않는다. 그리고, 인덕턴스(85c) 및 저항(85d)에 의해, 또한, 고주파수 성분을 가진 전위의 변위는 감쇠하기 때문에, 상기의 전원 노이즈는 전원선 VSS(93)에는 전파되지 않는다.

고전위를 부여하는 전원선 VDD(94)는 인덕턴스(85a) 및 저항(85b)을 통해, LSI(80)의 외부 단자에서, 고전위를 부여하는 외부 전원선 VDD(82a)와 접속하고 있다.

회로 B(92a)는 고전위를 부여하는 전원선 VDD(94)과, 저전위를 부여하는 전원선 VSS(93)과 접속하여 동작하는 LSI(80)의 내부 회로이다.

전원선 VDD(94), VSS(93)는 상시 외부 전원 IC(81)와 접속하고 있고, 전원이 온·오프되는 경우는 없다. 따라서, 상시 동작하는 것이 예정되어 있는 회로군, CPU(92b) 혹은 클록 발생 회로 등을 포함한다.

도 10b는 LSI(80)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이 다. 즉, 도 9b는 전원선 VSS(93)의 파형(100), 전원선 VSSG1(82c)의 파형(101), 노드 G1(86c)의 파형(102), 노드 G2(86d)의 파형(104), LSI(80)의 내부 회로 A(87)에 접속하는 전원선 VSSM(90)의 파형(103)을 도시한다.

전원선 VSS(93)의 파형(100)으로부터 알 수 있는 바와 같이, 전원선 VSS(93)의 전위는 저전위(접지 전위)인 상태로 유지된다. 시각 T4까지는, 전원선 VSS(93)과 전원선 VSSG1(82c)는 전원선 VSSM(90)을 통해 접속되지 않기 때문에, 후술하는 전원선 VSSG1(82c)의 전원 노이즈는 전원선 VSSM(90)을 통해 전원선 VSS(93)에 전해지지 않는다. 또한, 양쪽의 전원선[VSS(93) 및 VSSG1(82c)]이 회로 A(87)의 전원선 VSSM(90)에 접속하는, 시각 T4 이후에는, 전원 노이즈는 수습되고, 회로 A(87)의 전원선 VSSM(90)을 통해, 전원선 VSSG1(82c)의 전원 노이즈가 전원선 VSS(93)에 전해지는 경우는 없다.

전원선 VSSG1(82c)의 파형(101)으로부터 알 수 있는 바와 같이, 전원선 VSSG1(82c)에는, 시각 T1에서 게이팅 트랜지스터(88)에 의해 전원선 VSSG1(82c)이 전원선 VSSM(90)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 전원선 VSSG1(82c)으로부터, 전원선 VSSM(90)에 대해 급격하게 전류가 유입되어, 전원선 VSSG1(82c)의 전위가 불안정하게 되기 때문이다. 그 후, 시각 T4 이후, 전원선 VSSG1(82c)에서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

노드 G1(86c)의 파형(102)으로부터 알 수 있는 바와 같이, 노드 G1(86c)은 시각 T1 이전에는, 전원선 VSS(93)로부터의 저전위를 갖는 논리 "L"을 나타냈지만, 그 후, 시각 T1에서 게이팅 트랜지스터(88)를 온시키기 위해, 노드 G1(86c)는 전원선 VDD(94)로부터의 고전위를 갖는 논리 "H"를 나타낸다. 또한, 그 후, 시각 T5에서 게이팅 트랜지스터(88)를 오프시키기 위해, PMU(86a)는 노드 G1(86c)에 논리 "L"을 나타내는 신호를 출력한다.

그 결과, 전원선 VSSM(90)의 파형(103)이 나타낸 바와 같이, 회로 A(87)에 접속하는 전원선 VSSM(90)의 전위는 하강하기 시작하여, 시각 T3에서는 전원선 VSSG1(82c)이 공급하는 전위에까지 거의 전압이 하강한다. 그 후, 시각 T5에서, 게이팅 트랜지스터(88) 및 게이팅 트랜지스터(89)가 오프하면, 전원선 VSSM(90)의 전위는, 회로 A(87)가 전류를 소비하기 때문에 자연스럽게 상승한다.

노드 G2(86d)의 파형(104)으로부터 알 수 있는 바와 같이, 노드 G2(86d)는 시각 T3 이전에는, 전원선 VSS(93)가 나타내는 저전위를 갖는 이론치 "L"을 나타낸다. 그 후, 시각 T3에서 게이팅 트랜지스터(89)를 온시키기 위해, 노드 G2(86d)는 전원선 VDD(94)로부터 공급되는 저전위를 갖는 논리 "H"를 나타낸다. 그 후, 게이팅 트랜지스터(89)를 오프시키기 위해, PMU(86a)는 시각 T5에서, 노드 G2(86d)에 논리 "L"을 나타내는 신호를 출력한다.

이러한 구성으로, 실시예 7의 반도체 장치[LSI(80), 용량(84a), 인덕턴스(84b)]는 전원선 VSSG1(82c), 전원선 VSS(93), 전원선 VSSM(90)을 구비한다. 또한, 실시예 7의 LSI(80)은 전원선 VSSG1(82c)과 전원선 VSSM(90)을 접속·분리하는 게이팅 트랜지스터(88), 및 전원선 VSS(13)과 전원선 VSSM(90)을 접속·분리하는 게이팅 트랜지스터(89)를 구비한다. 또한, 실시예 7의 LSI(80)는 게이팅 트랜지스 터(88)가 전원선 VSSG1(82c)과 전원선 VSSM(90)을 접속하도록 G1(86c)을 구동하고, 그 후, 소정의 기간 후에, 게이팅 트랜지스터(89)가 전원선 VSS(93)과 전원선 VSSM(90)을 접속하도록 G2(86d)를 구동하며, 전원선 VSS(93)로부터 전위가 공급되는 PMU(86a) 혹은 PMU(86a)와 CPU(92b)를 구비한다.

그리고, 전원선 VSSM(90)에는, 전원의 온·오프가 제어되는 회로 A(87)가 접속되고, 전원선 VSS(93)에는 상시 전원이 온 상태인 회로 B(92a) 및 PMU(86a)가 접속되어 있다.

따라서, LSI(80)에서는, 회로 A(87)에 대한 전원이 온일 때에, 전원선 VSSG1(82c)에만 전원 노이즈가 발생하고, 전원선 VSS(93)에는 전원선 VSSM(90)을 통해 상기의 전원 노이즈는 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 회로(92a), 또는 PMU(86a) 내의 회로에는 상기의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

예컨대, 회로(92a) 내의 CPU(92b)나 클록 발생 회로는 전원 노이즈의 영향을 받지 않고, 안정된 동작을 할 수 있다.

따라서, 실시예 7의 반도체 장치에 따르면, 전원선 VSSG1(82c)으로부터 급격하게 전원선 VSSM(90)에 전류를 공급할 수 있어, 전원선 VSSM(90)의 전압의 복귀를 단축할 수 있다.

[실시예 8]

실시예 8은 상시 일정한 전압이 유지되어 있는 제1 전원선[VDDG1(127)] 및 제2 전원선[VDD(123)]과, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 내부 회 로의 제3 전원선[VDDM(120)]과, 제1 전원선과 제3 전원선을 접속·분리하는 제1 스위치와, 제2 전원선과 제3 전원선을 접속·분리하는 제2 스위치와, 제1, 제2 스위치의 온·오프의 제어 및 그 온·오프의 순서를 제어하는 제어 회로를 갖는 반도체 장치에 관한 것이다. 그리고, 상기의 제어 회로가 제3 전원선[VDDM(120)]의 전위를 제2 전원선[VDD(123)]과는 상이한 전위로 제어하는 회로를 포함하는 점에서, 실시예 8의 반도체 장치[LSI(70)]와 실시예 2의 반도체 장치[LSI(15B)]는 상이하다.

도 11a, 도 11b, 도 11c는 실시예 8의 반도체 장치[LSI(130), 인덕턴스(17b), 용량(17c)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 도 11a는 실시예 8의 반도체 장치의 회로도를 도시한다.

LSI(130)는 노드 G1(114), 노드 G2(115a) 및 Lg2(115b)를 포함하는 노드를 갖고, 코드 신호(116b), 신호 VREF(126a)를 갖는다. LSI(130)는 배선에 의해 형성된 코일로 이루어지는 인덕턴스(16a), 배선에 의해 형성된 코일로 이루어지는 인덕턴스(16c), 배선에 의해 형성된 코일로 이루어지는 인덕턴스(16e), 저항(16b), 저항(16d), 저항(16f), 게이팅 트랜지스터(118), 게이팅 트랜지스터(119), 고전위를 부여하는 전원선 VDDG1(127), 고전위를 부여하는 전원선 VDD(123), 저전위를 부여하는 전원선 VSS(124), LSI(130) 내부의 회로 A(117), LSI(130) 내부의 회로 B(122a), 회로 A(117)에 접속하는 전원선 VDDM(120), 안정화 용량 C(121) 및 PMU(116a)를 구비한다.

회로 A(117)는 LSI(130) 내부의 내부 회로이다. 회로 A(117)는 전원선 VDDM(120) 및 저전위(접지 전위)를 부여하는 전원선 VSS(124)에 접속하고 있다.

전원선 VDDM(120)과, 저전위를 부여하는 전원선 VSS(124)의 사이에는 안정화 용량 C(121)이 접속되어 있다. 안정화 용량 C(121)는 회로 A(117)의 전위를 안정시키는 역할을 수행하고 있다.

회로 B(12a)는 고전위를 부여하는 전원선 VDD(123)과, 저전위를 부여하는 전원선 VSS(124)와 접속하여 동작하는 LSI(130)의 내부 회로이다.

전원선 VDD(123), VSS(124)는 상시 외부 전원 IC(18)과 접속하고 있고, 전원이 온·오프되는 경우는 없다. 따라서, 상시 동작하는 것이 예정되어 있는 회로군, 즉 CPU(122b), VREF 발생 회로(126b) 및 클록 발생 회로 등을 포함한다.

전원선 VDDM(120)은 게이팅 트랜지스터(118)의 드레인에 접속되어, 게이팅 트랜지스터(118)를 통해, 고전위를 부여하는 전원선 VDDG1(127)과 접속하고 있다. 또한, 전원선 VDDM(120)은 게이팅 트랜지스터(119)의 드레인에 접속되어, 게이팅 트랜지스터(119)를 통해 고전위를 부여하는 전원선 VDD(123)에 접속하고 있다.

CPU(122b)는 회로 B(122a)에 포함되어, 상시 동작하고 있고, 회로 A(117) 등의 내부 회로의 동작의 필요성을 판단하고 있다. 따라서, CPU(122b)의 판단에 의해, 회로 A(117)의 전원이 온·오프된다. 즉, CPU(122b)는 회로 A(117)의 전원의 온·오프에 따른 코드 신호(116b)를 출력한다. 또한, 상기에서는, CPU(122b)는 회로 B(122a)에 포함된다고 했지만, CPU(122b)가 실시예 8의 LSI(130)의 외부에 있고, LSI(130)는 외부 단자를 통해 코드 신호(116b)를 수신하는 구성이라도 좋다. 또한, CPU(122b)는 후술하는 PMU(116a)에 포함되는 구성이라도 좋다.

PMU(116a)는 CPU(122b)로부터의 코드 신호(116b)를 수신하여, 노드 G1(114) 및 노드 G2(115a)에 출력하는 신호를 제어한다. 그리고, 고전위를 부여하는 전원선 VDD(123)와, 저전위선 VSS(124)로부터 전원을 공급받고 있다. 또한, PMU(116a)의 회로예는 도 2a에 도시한 것과 동일하다. 단, 도 2a에서, 노드 G2(115a)에 신호를 출력하는 인버터(6a-2)는 증폭 회로로 치환해야 한다. 또한, G1(114)에 따른 신호로서, 도 2a의 신호(6bX)는 통상은 논리 "L"이지만, 게이팅 트랜지스터(8)를 선택하기 위해, 일정 기간 논리 "H"가 되는 펄스 신호이다.

G2(115)에 따른 신호로서, 도 2a의 신호(6bY)는 통상은 논리 "L"이지만 게이팅 트랜지스터(9)를 선택하기 위해, 소정 기간 논리 "H"가 되는 펄스 신호이다. 단, 신호(6bX)의 펄스 상태가 종료함과 동시에, 신호(6bY)는 소정 기간, 펄스 상태가 된다. 또한, 상기의 소정의 기간은 CPU(122b)에 의해 결정된다.

여기서, 게이팅 트랜지스터(118)의 게이트 전극은 노드 G1(114)에 접속하고 있다. 따라서, PMU(116a)는 노드 G1(114)의 전위를 제어함으로써 회로 A(117)의 전원선 VDDM(120)과 전원선 VDDG1(127)의 접속 및 분리를 제어한다.

VREF 발생 회로(126b)는 회로 B(122a)에 포함된다. 그리고, VREF 발생 회로(126b)는 회로 A(117)의 전원선 VDDM(120)의 전위의 기준이 되는 전압을 나타내는 신호 VREF(126a)를 출력하는 회로이다. VREF 발생 회로(126b)는, 예컨대 VDD(123)와 VSS(124) 사이에 직렬로 접속된 복수의 저항으로 이루어지는 전압 분할 회로와, 소정의 저항 사이를 접속하는 중간 노드로부터 전압을 출력하는 단자로 이루어지는 회로이다.

강압 제어부(125)는 상기의 노드 G2(115a)에 접속되어 활성화되는 회로이다. 그리고, 강압 제어부(125)는 게이팅 트랜지스터(119)의 게이트 전극에 대해, 노드 Lg2(115b)를 통해, 게이팅 트랜지스터(119)의 온·오프를 제어하는 신호를 출력하는 회로이다. 즉, 강압 제어부(125)는 VREF(126)를 받아, 전원선 VDDM(120)의 전위가 신호 VREF(126)의 전위보다 높은 경우는, 게이팅 트랜지스터(119)를 오프시키는 논리 "H"를 갖는 신호 Lg2(115b)를 출력한다. 또한, 강압 제어부(125)는 전원선 VDDM(120)의 전위가 신호 VREF(126a)의 전위보다 낮은 경우는, 상기의 게이팅 트랜지스터(119)를 온시키는 논리 "L"을 갖는 신호 Lg2(115b)를 출력한다. 따라서, PMU(116a)는 노드 G2(115a)의 전위를 제어함으로써, 회로 A(117)의 전원선 VDDM(120)과 전원선 VDD(123)의 접속 및 분리를 제어한다.

그렇게 하면, 강압 제어부(125)와 게이팅 트랜지스터(119)는 전원선 VDDM(120)의 전위를 신호 VREF(126a)의 전위에 유지하도록 동작하는 레귤레이터 회로를 구성한다. 전원선 VDDM(120)의 전위가 신호 VREF(126a)의 전위보다 상승하면, 게이팅 트랜지스터(119)는 오프하고, 전원선 VDDM(120)의 전위가 낮아진다. 한편, 전원선 VDDM(120)의 전위가 신호 VREF(126a)의 전위보다 하회하면, 게이팅 트랜지스터(119)는 온하여, 전원선 VDDM(120)의 전위가 상승하게 된다.

또한, 상기 레귤레이터 회로의 동작 기간은 PMU(116a)로부터 노드 G2(115a)에 출력되는 신호의 전위에 의해 결정된다.

외부 전원 IC(18)은 전원선 VDD(19a)에 의해 고전위를 공급하고, 전원선 VSS(19b)에 의해 저전위를 공급하는 전원이다. 즉, 외부 전원 IC(18)은, 예컨대 통상의 DC/DC 컨버터이다. 또한, 전원선 VDD(19a)와 전원선 VSS(19b)의 사이에는 전 위를 안정화시키기 위한 용량(17c)이 접속되어 있다.

전원선 VDDG1(127)은 인덕턴스(16a) 및 저항(16b)을 통해 LSI(130)의 외부 단자에 의해, 또한 인덕턴스(17b)를 통해, 고전위를 부여하는 외부 전원선 VDD(19a)에 접속하고 있다.

고전위를 부여하는 전원선 VDD(123)은 LSI(130)의 외부 단자에서, 인덕턴스(16c) 및 저항(16d)을 통해, 고전위를 부여하는 외부 전원선 VDD(19a)에 접속하고 있다.

또한, 용량(17c), 인덕턴스(17b), 인덕턴스(16a) 및 저항(16b)은 로우 패스 필터[LPF(17a)]를 구성한다. 따라서, 외부 전원선 VDD(19a)를 통해, 전원선 VDDG1(127)의 전원 노이즈가 전원선 VDD(123)에 전파되지 않는다.

저전위(접지 전위)를 부여하는 전원선 VSS(124)은 LSI(130)의 외부 단자에서, 인덕턴스(16e) 및 저항(16f)을 통해, 접지 전위를 부여하는 외부 전원선 VSS(19b)와 접속하고 있다.

도 11b는 LSI(130)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 즉, 도 10b는 전원선 VDD(123)의 파형(131), 전원선 VDDG1(127)의 파형(132), 노드 G1(114)의 파형(133), 노드 G2(115a)의 파형(136), LSI(130)의 내부 회로 A(117)에 접속하는 전원선 VDDM(120)의 파형(135) 및 VREF(126)의 전위를 도시한다.

전원선 VDD(123)의 파형(131)으로부터 알 수 있는 바와 같이, 전원선 VDD(123)의 전위는 거의 고전위인 상태로 유지된다. 시각 T4까지는, 전원선 VDD(123)은 전원선 VDDM(120)에 접속되지 않기 때문에, 후술하는 전원선 VDDG1(127)의 전원 노이즈는 전원선 VDDM(120)을 통해 전원선 VDD(123)에 전해지지 않는다. 또한, 시각 T4 이후에는, 전원선 VDD(123)이 전원선 VDDM(120)에 접속하지만, 전원선 VDDG1(127)의 전원 노이즈는 수습되고, 또한, 전원선 VDDG1(127)은 전원선 VDDM(120)으로부터 분리되기 때문에, 상기의 전원 노이즈가 전원선 VDD(13)에 전해지는 경우는 없다.

전원선 VDDG1(127)의 파형(132)으로부터 알 수 있는 바와 같이, 전원선 VDDG1(127)에는, 시각 T1에서 게이팅 트랜지스터(118)에 의해 전원선 VDDG1(127)이 전원선 VDDM(120)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 전원선 VDDG1(127)으로부터, 전원선 VDDM(120)에 대해 급격하게 전류가 유입되어, 전원선 VDDG1(127)의 전위가 불안정해지기 때문이다. 그 후, 전원선 VDDG1(127)에서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

노드 G1(114)의 파형(133)으로부터 알 수 있는 바와 같이, 노드 G1(114)는 시각 T1 이전에는, 전원선 VDD(13)로부터의 고전위를 갖는 논리 "H"를 나타내지만, 그 후, 시각 T1에서 게이팅 트랜지스터(8)를 온시키기 위해, 노드 G1(114)은 전원선 VSS(14)로부터의 저전위를 갖는 논리 "L"을 나타낸다. 또한, 그 후, 시각 T3에서 게이팅 트랜지스터(8)를 오프시키기 위해, PMU(116a)는 노드 G1(114)에 논리 "H"를 나타내는 신호를 출력한다.

노드 G2(115a)의 파형(136)으로부터 알 수 있는 바와 같이, 노드 G2(115a)는 시각 T3 이전에는, 전원선 VSS(124)이 나타내는 저전위를 갖는 이론치 "L"을 나타낸다, 그 후, 시각 T3에서 게이팅 트랜지스터(119)를 온시키기 위해, 노드 G2(115a)는 전원선 VDD(123)로부터 공급되는 고전위를 갖는 논리 "H"를 나타낸다. 그 후, 게이팅 트랜지스터(119)를 오프시키기 위해, PMU(6a)는 시각 T5에서, 노드 G2(115a)에 논리 "L"을 나타내는 신호를 출력한다.

그 결과, 전원선 VDDM(120)의 파형(135)이 나타낸 바와 같이, 회로 A(117)에 접속하는 전원선 VDDM(120)의 전위는 상승하기 시작하여, 시각 T3에는 신호 VREF(126)의 전위에까지 거의 전압이 복귀된다. 강압 제어부(125)와 게이팅 트랜지스터(119)로 이루어지는 레귤레이터 회로에 의해, 신호 VREF(126)의 전위와 동일한 전위가 되도록, 전원선 VDDM(120)의 전위가 제어되기 때문이다. 그 후, 시각 T5에서, 게이팅 트랜지스터(119)가 오프하면, 전원선 VDDM(120)의 전위는, 회로 A(117)가 전류를 소비하기 때문에, 자연스럽게 하강한다.

이러한 구성으로, 실시예 8의 LSI(130)는 전원선 VDDG1(127), 전원선 VDD(123), 전원선 VDDM(120)을 구비한다. 또한, 실시예 8의 LSI(130)는 전원선 VDDG1(127)과 전원선 VDDM(120)을 접속·분리하는 게이팅 트랜지스터(118) 및 전원선 VDD(123)와 전원선 VDDM(120)을 접속·분리하는 게이팅 트랜지스터(119)를 구비한다. 또한, 실시예 8의 LSI(30)는 게이팅 트랜지스터(118)가 전원선 VDDG1(127)과 전원선 VDDM(120)을 접속하고, 그 후, 분리하도록 G1(114)을 구동하며, 그 후, 전원선 VDDM(120)의 전위와 VREF(126)의 전위를 동일한 전위로 하도록, 게이팅 트랜지스터(119)가 전원선 VDDM(120)과 전원선(123)의 접속·분리를 반복하도록 G2(115a)를 구동하고, 전원선 VDD(123)로부터 전압이 공급되는 PMU(6a) 혹은 PMU(6a)와 CPU(12b)를 구비한다.

그리고, 전원선 VDDM(120)에는 전원의 온·오프가 제어되는 회로 A(117)가 접속되며, 전원선 VDD(123)에는 상시 전원이 온 상태인 회로 B(122a) 및 PMU(116a)가 접속되어 있다.

따라서, LSI(130)에서는 회로 A(117)에 대한 전원이 온일 때에, 전원선 VDDG1(127)에만 전원 노이즈가 발생하고, 전원선 VDD(123)에는 전원선 VDDM(120)을 통해 상기의 전원 노이즈는 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 회로(122a), 또는 PMU(116a) 내의 회로에는 상기의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

예컨대, 회로(122a) 내의 CPU(122b)나 클록 발생 회로는 전원 노이즈의 영향을 받지 않고, 안정된 동작을 할 수 있다.

따라서, 실시예 6의 반도체 장치에 따르면, 전원선 VDDG1(127)로부터 급격하게 전원선 VDDM(120)에 전류를 공급할 수 있어, 전원선 VDDM(120)의 전압의 복귀를 단축할 수 있다.

도 11c는 강압 제어부(125)의 회로예를 도시한다. 강압 제어부(125)는 차동 증폭기(129a), P형 MOS 트랜지스터(129b), 및 N형 MOS 트랜지스터(129c)로 구성되어 있다. 그리고, 차동 증폭기(129a)는 신호 VREF(126) 및 전원선 VDDM(120)을 한쪽 및 다른쪽 입력 단자에서 수신하여, 신호 VREF(126)의 전위가 VDDM(120)의 전위보다 높은 경우는 논리 "L"의 신호를 노드 Lg2(115b)에 출력하고, 신호 VREF(126) 의 전위가 VDDM(120)의 전위보다 낮은 경우는 논리 "H"의 신호를 노드 Lg2(115b)에 출력한다. 또한, 차동 증폭기(129)의 고전위 전원은 전원선 VDD(123)으로부터 공급된다. 한편, 저전위 전원은 N형 트랜지스터(129c)를 통해 VSS(124)로부터 공급된다.

N형 MOS 트랜지스터(129c)에 있어서, 드레인은 차동 증폭기(129c)의 저전위 전원 공급 단자와 접속하고, 소스는 VSS(124)에 접속하며, 게이트 전극은 노드 G2(115a)와 접속하고 있다.

P형 MOS 트랜지스터(129b)에 있어서, 드레인은 차동 증폭기(129c)의 출력 단자에 접속하고, 소스는 VDD(123)와 접속하며, 게이트 전극은 노드 G2(115a)와 접속하고 있다.

이러한 구성으로, 강압 제어부(125)는 노드 G2(115a)가 논리 "H"일 때에 활성화하여, 즉 게이팅 트랜지스터(119)에 대해, 전원선 VDD(123)이 공급하는 전위를 강압시켜 전원선 VDDM(120)에 공급하는 강압 회로의 제어부로서 동작한다. 한편, 강압 제어부(125)는 노드 G2(115a)가 논리 "L"일 때에, 제어부로서의 동작을 정지하고, 노드 Lg2(115b)에는 논리 "H"의 신호를 출력한다.

그 결과, 강압 제어부(125)가 활성화하고 있을 때에는, 신호 VREF(126)의 전위와 VDDM(120)의 전위의 차전위에 따라, 게이팅 트랜지스터(119)가 온·오프되어, VDDM(120)의 전위는 신호 VREF(126)의 전위와 동전위가 되도록 제어된다. 한편, 강압 제어부(125)가 동작을 정지할 때에는, 게이팅 트랜지스터(119)는 오프하여, 전원선 VDDM(120)에는 전원이 공급되지 않고, 전위는 유지되지 않는다.

[실시예 9]

실시예 9는 상시 일정한 전압이 유지되어 있는 제1 전원선[VDDG1(51)] 및 제2 전원선[VDD(52)]과, 제1 전원선에 접속된 후, 제2 전원선에 접속되는 내부 회로의 복수의 제3 전원선[VDDM4m(m은 4에서 n까지의 정수)]과, 제1 전원선과 제3 전원선을 접속·분리하는 복수의 제1 스위치와, 제2 전원선과 제3 전원선을 접속·분리하는 복수의 제2 스위치와, 제1, 제2 스위치의 온·오프의 제어 및 그 온·오프의 순서를 제어하는 제어 회로를 갖는 반도체 장치에 관한 것이다. 그리고, 상기의 제어 회로는 제3 전원선[VDDM4m(m은 4에서 n까지의 정수)]의 전위를 제2 전원선 VDD(52)과 다른 전위로 제어하는 회로를 포함한다.

도 12는 실시예 9의 반도체 장치[LSI(140)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면이다. 도 12a는 실시예 5의 LSI(50a) 및 외부 전원 IC(55a)를 도시한다.

외부 전원 IC(55a)는 도 6에 도시한 외부 전원 IC(55a)와 동일하게 동작한다. 또한, 외부 전원 IC(55a)와 전원선 VDD(53a)의 접속, 또한 외부 전원 IC(55a)와 전원선 VDDG1(51)의 접속에 있어서, 인덕턴스(53c) 등을 통해 접속하고 있는 것은 동일하다.

LSI(140)는 PMU(56a)를 제외하고, LSI(50a)를 구성하는 회로 요소를 포함한다. 또한, LSI(140)는 PMU(130), 회로 C(143) 및 복수의 회로 Dm(m은 4에서 n까지의 정수)를 더 포함한다.

회로 A(60), 회로 B(65)는 도 6a에 나타내는 것과 동일하다. 따라서, 회로 A (60)의 전원선 VDDM1(61)은 게이팅 트랜지스터(58a) 및 게이팅 트랜지스터(59a)에 의해 전원선 VDDG1(51) 및 VDD(52)와 접속·분리된다. 동일하게 회로 B(65)의 전원선 VDDM2(66)는 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)에 의해 전원선 VDDG1(51) 및 VDD(52)과 접속·분리된다. 또한, 회로 A(60), 회로 B(65)는 전원선 VSS(54)로부터 접지 전위를 공급받는다. 또한, 게이팅 트랜지스터(58a) 및 게이팅 트랜지스터(59a)는 G11(57a) 및 G21(57b)에 출력되는 신호에 의해 구동되고, 게이팅 트랜지스터(63a) 및 게이팅 트랜지스터(63b)는 G12(57c) 및 G22(57d)에 출력되는 신호에 의해 구동된다. 또한, G11(57a) 및 G21(57b), G12(57c) 및 G22(57d)에 출력되는 신호는 PMU(130)에 의해 출력된다.

회로 C(143)는 VREF 발생 회로(144b) 및 CPU(145)를 포함한다. VREF 발생 회로(144b)는 기준 전위를 발생하여, 신호선 VREF(144a)에 출력한다. CPU(145)는 회로(60A), 회로(65B) 및 복수의 회로 Dm(m은 4에서 n까지의 정수)의 동작 여부를 판단하고, 상기의 회로의 전원의 온/오프의 시기를 판단한다. 그리고, 그 판단에 기초하여, 코드 신호(163)를 출력한다. 또한, 회로 C(143)는 전원선 VDD(52)로부터 고전위를 공급받고, 전원선 VSS(54)로부터 저전위(접지 전위)를 공급받는다. 따라서, 회로 C(143)는 전원 공급이 온/오프되는 경우가 없고, 상시 동작하고 있다.

PMU(130)는 상기의 코드 신호(163)를 수신하면, 회로 A(60), 회로 B(65) 및 복수의 회로 Dm(m은 1에서 n까지의 정수)의 전원선 VDDM1(61), VDDM2(66), VDDM4m(150am)(m은 4에서 N까지의 정수)과, 전원선 VDDG1(51) 및 전원선 VDD(52)와의 접속·분리를 행하기 위해, G11(57a), G21(57b), G12(57c), G22(57d), G1m(151am)(m은 4에서 N까지의 정수) 및 G2m(152am)(m은 4에서 n까지의 정수)에 제어 신호를 출력한다. 또한, PMU(130)는 전원선 VDD(52)로부터 고전위를 공급받고, 전원선 VSS(54)로부터 저전위(접지 전위)를 공급받는다. 따라서, PMU(130)는 전원 공급이 온/오프되는 경우가 없고, 상시 동작하고 있다.

회로 Dm(m은 4에서 n까지의 정수)의 전원선 VDDM4m(150am)(m은 4에서 n까지의 정수)은 게이팅 트랜지스터(147am) 및 게이팅 트랜지스터(148am)(m은 4에서 n까지의 정수)에 의해 전원선 VDDG1(51) 및 VDD(52)와 접속·분리된다. 또한, 회로 Dm(m은 4에서 n까지의 정수)는 전원선 VSS(54)로부터 접지 전위를 공급받는다. 또한, 게이팅 트랜지스터(147am)(m은 1에서 n까지의 정수)는 G1m(151am)(m은 4에서 n까지의 정수)에 출력되는 신호에 의해 구동된다. 또한, 게이팅 트랜지스터(148am)(m은 1에서 n까지의 정수)는 강압 제어부(154am)(m은 4에서 n까지의 정수)로부터의 출력 신호에 의해 구동된다. 또한, G2m(m은 4에서 n까지의 정수)에 출력되는 신호에 의해, 강압 제어부(154am)(m은 4에서 n까지의 정수)의 활성, 비활성이 제어된다. 강압 제어부(154am)(m은 4에서 n까지의 정수)는 도 11c와 동일한 회로이고, 신호선 VREF(144a)의 전위에 따라, 게이팅 트랜지스터(148am)(m은 4에서 n까지의 정수)의 게이트 전극에 대해, 논리 "H" 또는 논리 "L"의 신호를 출력한다. 그 결과, 전원선 VDDM4m(150am)(m은 4에서 N까지의 정수)의 전위는 전원선 VDD(52)의 전위가 아니라, 신호선 VREF(144a)의 전위와 동일한 전위가 된다.

도 12b는 LSI(140)의 동작에 따른 각 내부 노드의 전위 파형을 도시한 도면이다. 즉, 도 12b는 전원선 VDD(52)의 파형(170), 전원선 VDDG1(51)의 파형(171), 노드 G11(57a)의 파형(172), 노드 G21(57b)의 파형(174), 노드 G12(57c)의 파형(175), 노드 G22(57d)의 파형(177), LSI(140)의 내부 회로 A(60)에 접속하는 전원선 VDDM1(61)의 파형(173) 및 LSI(140)의 내부 회로 B(65)에 접속하는 전원선 VDDM2(66)의 파형(176)을 나타낸다.

전원선 VDD(52)의 파형(170)으로부터 알 수 있는 바와 같이, 전원선 VDD(52)의 전위는 거의 고전위인 상태로 유지된다. 노드 G11(57a)의 파형(172)으로부터 알 수 있는 바와 같이, 노드 G11(57a)는 논리 "L"이 되고, 시각 T1에서 시각 T2의 기간, 시각 T12에서 시각 T13의 기간에, 전원선 VDDG1(51)과 전원선 VDDM1(61)은 접속한다. 그러나, 그 이외의 기간에는, 노드 G11(57a)은 논리 "H"가 되고, 전원선 VDDG1(51)와 전원선 VDDM1(61)는 분리된다. 따라서, 회로 A(60) 이외의 회로가 전원선 VDDG1(51)과 접속함으로써 발생하는 전원 노이즈는 전원선 VDDM1(61)에 전해지지 않는다. 또한, 노드 G21(57b)의 파형(174)으로부터 알 수 있는 바와 같이, 노드 G21(57b)은 논리 "L"이 되고, 전원선 VDD(52)가 회로 A(60)의 전원선 VDDM1(61)에 접속하는, 시각 T3에서 시각 T10까지의 기간 및 T15 이후의 기간에는, VDDM1(61)의 파형(173)에 나타낸 바와 같이 전원선 VDDM1(61)의 전원 노이즈는 수습되고, 전원선 VDDM1(61)을 통해, 전원 노이즈가 전원선 VDD(52)에 전해지는 경우는 없다.

동일하게, 노드 G12(57c)의 파형(175)으로부터 알 수 있는 바와 같이, 노드 G12(57c)는 논리 "L"이 되고, 시각 T7에서 시각 T8까지의 기간 및 시각 T12에서 시각 T13까지의 기간에, 전원선 VDDG1(51)과 전원선 VDDM2(66)는 접속한다. 그러나, 노드 G12(57c)는 논리 "H"가 되고, 시각 T8에서 시각 T12까지의 기간, 및 T14 이후에는, 전원선 VDDG1(51)과 전원선 VDDM2(66)는 분리된다. 따라서, 다른 회로가 전원선 VDDG1(51)에 접속함으로써 발생하는 전원 노이즈는 전원선 VDDM2에 전해지지 않는다. 또한, 노드 G22(57d)의 파형(177)으로부터 알 수 있는 바와 같이, 노드 G22(57d)는 논리 "L"이 되고, 전원선 VDD(52)가 회로 B(65)의 전원선 VDDM2(66)에 접속하는, 시각 T9에서 T11까지의 기간 및 시각 T14에서 시각 T16까지의 기간에는, 전원선 VDDM2(66)의 파형(176)으로 나타낸 바와 같이 전원선 VDDM2(66)의 전원 노이즈는 수습되고, 전원선 VDDM2(66)를 통해, 전원 노이즈가 전원선 VDD(52)에 전해지는 경우는 없다.

노드 G14(151a4)의 파형(178)으로부터 알 수 있는 바와 같이, 노드 G14(151a4)는 논리 "L"이 되고, 시각 T4에서 시각 T5의 기간에, 전원선 VDDG1(51)과 전원선 VDDM(44)(150a4)는 접속한다. 그러나, 그 이외의 기간에는 노드 G14(151a4)는 논리 "H"가 되고, 전원선 VDDG1(51)과 전원선 VDDM41(150a4)은 분리된다. 따라서, 회로 D1(149a4) 이외의 회로가 전원선 VDDG1(51)과 접속함으로써 발생하는 전원 노이즈는 전원선 VDDM(44)(149a4)에 전해지지 않는다. 또한, 노드 G24(152a4)의 파형(180)으로부터 알 수 있는 바와 같이, 노드 G24(152a4)는 논리 "L"이 되고, 전원선 VDDM(44)(149a4)의 전위를 신호선 VREF(144a)의 전위와 동일하게 하면, 전원선 VDD(52)가 회로 D1(149a4)의 전원선 VDDM(44)(149a4)에 접속한다. 그와 같이 접속되고 있는, 시각 T5에서 시각 T16까지의 기간에, VDDM(44)(150a4)의 파형(179)으로 나타낸 바와 같이 전원선 VDDM(44)(150a4)의 전원 노이즈는 수습되 고, 전원선 VDDM(44)(150a4)을 통해 전원 노이즈가 전원선 VDD(52)에 전해지는 경우는 없다.

동일하게, 회로 Dm(149am)(m은 4에서 n까지의 정수) 이외의 회로가 전원선 VDDG1(51)과 접속함으로써 발생하는 전원 노이즈는 회로 Dm(m은 4에서 n까지의 정수)에 접속하는 전원선 VDDM4m(m은 4에서 n까지의 정수)에는 전해지지 않는다. 또한, 전원선 VDDM4m(m은 4에서 n까지의 정수)이 전원선 VDD(52)에 접속할 때에는, 전원 노이즈는 수습되고, 전원선 VDDM4m(m은 4에서 n까지의 정수)을 통해, 전원 노이즈가 전원선 VDD(52)에 전해지는 경우는 없다.

전원선 VDDG1(51)의 파형(171)으로부터 알 수 있는 바와 같이, 전원선 VDDG1(51)에는, 시각 T1, T12에서는 게이팅 트랜지스터(58a)에 의해, 시각 T7, T10에서는 게이팅 트랜지스터(63a)에 의해, 시각 T4에서는, 게이팅 트랜지스터(147a4)에 의해, 전원선 VDDG1(51)이 전원선 VDDM1(61)에 접속된 직후에, 고주파 성분을 갖는 전위의 상하, 즉, 소위 전원 노이즈가 나타난다. 그 후, 전원선 VDDG1(51)에서, 전위의 상하(전원 노이즈)는 집속하여, 일정한 고전위가 유지된다.

이러한 구성으로, 실시예 9의 LSI(140)는 전원선 VDDG1(51), 전원선 VDD(52), 내부 회로에 접속하는 복수의 전원선 전원선 VDDM1(61), 전원선 VDDM2(66) 및 복수의 전원선 VDDM4m(150am)(m은 4에서 n까지의 정수)을 구비한다. 또한, 실시예 9의 LSI(140)는 전원선 VDDG1(51)과 내부 회로에 접속하는 복수의 전원선을 접속·분리하는 게이팅 트랜지스터 및 전원선 VDD(52)와 내부 회로에 접속하는 복수의 전원선을 접속·분리하는 게이팅 트랜지스터를 구비한다. 또한, 상기 의 게이팅 트랜지스터의 게이트 전극에 접속하는 강압 제어부(154am)(m은 4에서 n까지의 정수)를 갖는다.

또한, 실시예 9의 PMU(130)는 게이팅 트랜지스터(58a, 63a, 147am)(m은 4에서 n까지의 정수)가 전원선 VDDG1(51)과 전원선 VDDM1(61), VDDM2(66) 및 VDDM4m(150am)(m은 4에서 n까지의 정수)을 접속하도록 G11(57a), G12(57c), G1 m(151am)(m은 4에서 n까지의 정수)을 구동한다. 그 후, 상기의 전원선을 서로 분리하도록 G11(57a), G12(57c), G1m(151am)(m은 4에서 n까지의 정수)을 구동한다. 또한, PMU(130)는 게이팅 트랜지스터(59a, 63b, 148am)(m은 4에서 n까지의 정수)가 전원선 VDD(52)와 전원선 VDDM1(61), VDDM2(66) 및 VDDM4m(150am)(m은 4에서 n까지의 정수)을 접속하도록 G21(57b), G22(57d), 152am(m은 4에서 n까지의 정수)을 구동한다.

그리고, 전원선 VDDM1(61), 전원선 VDDM2(66), VDDM4m(150am)(m은 4에서 n까지의 정수)에는, 전원의 온·오프가 제어되는 회로 A(60), 회로 B(65) 및 VDDM4m(150am)(m은 4에서 n까지의 정수)가 접속된다. 또한, 전원선 VDD(52)에는 상시 전원이 온 상태인 PMU(130), 회로 C(143)가 접속되어 있다.

따라서, LSI(140)에 있어서는, 회로 Dm(149am)(m은 4에서 n까지의 정수) 등에 대한 전원이 온일 때에, 전원선 VDDG1(51)에만 전원 노이즈가 발생한다. 또한, 전원선 VDDM1(61), 전원선 VDD2(66), 또는 VDDM4m(150am)(m은 4에서 n까지의 정수)을 통해 상기의 전원 노이즈는 VDD(52)에 전파되지 않는다.

그 결과, 안정적인 동작, 혹은 상시 동작하는 PMU(130) 내의 회로에는, 상기 의 전원 노이즈의 영향이 미치지 않는 효과가 있다.

또한, 회로 Dm(149am)(m은 4에서 n까지의 정수) 등이 동작 중에, 그 밖의 회로의 전위가 상승하더라도, 회로 Dm(149am)(m은 4에서 n까지의 정수) 등에 전원 노이즈가 전파되는 경우가 없고, 회로 Dm(149am)(m은 4에서 n까지의 정수) 등은 안정된 동작을 할 수 있다.

따라서, 실시예 9의 반도체 장치에 따르면, 전원선 VDDG1(51)으로부터 급격하게 전원선 VDDM1(61), 전원선 VDDM2(66) 및 회로 Dm(149am)(m은 4에서 n까지의 정수)에 전류를 공급할 수 있고, 전원선 VDDM1(61), 전원선 VDDM2(66) 및 회로 Dm(149am)(m은 4에서 n까지의 정수) 등의 전압의 복귀를 단축할 수 있다.

이하에 본 발명의 특징을 부기한다.

(부기 1)

제1 전원선과

제2 전원선과,

제3 전원선과,

상기 제1 전원선과 제3 전원선을 접속·분리하며, 제1 신호선에 의해 제어되는 제1 스위치와,

상기 제2 전원선과 제3 전원선을 접속·분리하며, 제2 신호선에 의해 제어되는 제2 스위치와,

상기 제2 전원선으로부터 전압이 공급되며, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 접속하도록 상기 제1 신호선을 구동하고, 소정의 기간 후에, 상기 제2 스위치가 상기 제2 전원선과 상기 제3 전원선을 접속하도록 상기 제2 신호선을 구동하는 제어 회로

를 구비하는 것을 특징으로 하는 반도체 장치.

(부기 2)

상기 제어 회로는 상기 제3 전원선의 전위에 따른 전위 검출 신호를 출력하는 전위 검출 회로를 구비하고,

상기 소정의 기간은, 상기 제1 신호선을 구동한 후, 상기 제3 전원선의 전위에 따른 상기 전위 검출 신호에 기초하는 기간인 것을 특징으로 하는 부기 1에 기재한 반도체 장치.

(부기 3)

상기 전위 검출 회로는, 상기 제3 전원선의 전위가 소정의 전위를 초과하였을 때에, 상기 전위 검출 신호를 출력하는 것을 특징으로 하는 부기 2에 기재한 반도체 장치.

(부기 4)

상기 제어 회로는 기준 전위를 발생하는 기준 전위 발생 회로를 구비하고,

상기 전위 검출 회로는, 상기 제3 전원선의 전위와 상기 기준 전위를 비교하여, 상기 제3 전원선의 전위가 상기 기준 전위 이상인 경우에, 상기 전위 검출 신호로서, 제1 논리의 전위 검출 신호를 출력하고, 상기 제3 전원선의 전위가 상기 기준 전위 미만인 경우에, 상기 전위 검출 신호로서, 제2 논리의 전위 검출 신호를 출력하는 것을 특징으로 하는 부기 2에 기재한 반도체 장치.

(부기 5)

상기 제1 전원선, 상기 제2 전원선 및 상기 제3 전원선은 저전위를 공급하는 것을 특징으로 하는 부기 1 또는 부기 2에 기재한 반도체 장치.

(부기 6)

상기 제2 전원선에 접속하며, 상시 동작하는 제1 회로군과,

상기 제3 전원선에 접속하는 제2 회로군

을 더 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 장치.

(부기 7)

상기 제어 회로는, 상기 제1 신호선의 구동을 개시하는 신호를 지연시켜, 상기 제2 신호선의 구동을 개시하는 신호를 발생하는 회로를 구비하고,

상기 소정의 기간은 상기 지연에 의해 결정되는 기간인 것을 특징으로 하는 부기 1 내지 부기 6 중의 어느 하나에 기재된 반도체 장치.

(부기 8)

로우 패스 필터를 더 구비하고,

상기 제1 전원선은 상기 로우 패스 필터를 통해 상기 제2 전원선과 접속하고 있는 것을 특징으로 하는 부기 1 내지 부기 7 중의 어느 하나에 기재된 반도체 장치.

(부기 9)

상기 로우 패스 필터를 내장하는 것을 특징으로 하는 부기 8에 기재한 반도체 장치.

(부기 10)

상기 제1 전원선과, 상기 제2 전원선은 상이한 외부 전원에 접속되어 있는 것을 특징으로 하는 부기 1 내지 부기 9 중의 어느 하나에 기재된 반도체 장치.

(부기 11)

제1 전원선과

제2 전원선과,

제3 전원선과,

상기 제1 전원선과 제3 전원선을 접속·분리하며, 제1 신호선에 의해 제어되는 제1 스위치와,

상기 제2 전원선과 제3 전원선을 접속·분리하며, 제2 신호선에 의해 제어되는 제2 스위치와,

상기 제2 전원선으로부터 전압이 공급되며, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 접속하도록 상기 제1 신호선을 구동하고, 소정의 기간 후에, 상기 제2 스위치가 상기 제2 전원선과 상기 제3 전원선을 접속하도록 상기 제2 신호선을 구동하며, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 분리하도록 제어하는 제어 회로를 구비하는 것을 특징으로 하는 반도체 장치.

(부기 12)

제4 전원선과,

상기 제1 전원선과 제4 전원선을 접속·분리하며, 제3 신호선에 의해 제어되는 제3 스위치와,

상기 제2 전원선과 제4 전원선을 접속·분리하며, 제4 신호선에 의해 제어되는 제4 스위치

를 구비하고,

상기 제어 회로는, 또한, 독립적으로, 상기 제3 스위치가 상기 제1 전원선과 상기 제4 전원선을 접속하도록 상기 제3 신호선을 구동하고, 소정의 기간 후에, 상기 제4 스위치가 상기 제2 전원선과 상기 제4 전원선을 접속하도록 상기 제4 신호선을 구동하며, 또한, 상기 제3 스위치가 상기 제1 전원선과 상기 제4 전원선을 분리하도록 상기 제3 신호선을 구동하는 것을 특징으로 하는 부기 11에 기재한 반도체 장치.

(부기 13)

상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 N형 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 부기 12에 기재한 반도체 장치.

(부기 14)

상기 제1 전원선 또는 상기 제2 전원선의 전위보다, 상기 N형 MOS 트랜지스터의 임계치 이상만큼 높은 전위를 공급하는 제6 전원선을 더 구비하고,

상기 제1 신호선, 상기 제2 신호선, 상기 제3 신호선, 상기 제4 신호선은, 상기 제6 전원선이 공급하는 전위와 접지 전위의 사이에서 구동되는 것을 특징으로 하는 부기 13에 기재한 반도체 장치.

(부기 15)

제5 전원선과,

상기 제1 전원선과 제5 전원선을 접속·분리하며, 제5 신호선에 의해 제어되는 제5 스위치와,

상기 제2 전원선과 제5 전원선을 접속·분리하며, 제6 신호선에 의해 제어되는 제6 스위치와,

상기 제어 회로는, 기준 전위를 발생하는 기준 전위 발생 회로와, 상기 제5 전원선의 전위와 상기 기준 전위를 비교하여, 상기 제5 전원선의 전위가 상기 기준 전위를 초과하고 있는 경우와, 상기 제5 전원선의 전위가 상기 기준 전위 미만인 경우에는 상이한 논리치를 갖는 전위 검출 신호를 출력하는 전위 검출 회로를 구비하고,

상기 제어 회로는, 또한, 상기 제5 스위치가 상기 제1 전원선과 상기 제5 전원선을 접속하도록 상기 제5 신호선을 구동하고, 그 후, 상기 전위 검출 신호의 논리치에 따라, 상기 제6 스위치가 상기 제2 전원선과 상기 제5 전원선을 접속하도록 상기 제6 신호선을 구동하는 것을 특징으로 하는 부기 12에 기재한 반도체 장치.

(부기 16)

상기 제2 전원선으로부터 전압이 공급되는 제1 회로군과,

상기 제3 전원선으로부터 전압이 공급되는 제2 회로군

을 더 구비하는 부기 11 내지 부기 15 중 어느 하나에 기재된 반도체 장치.

본 발명에 따르면, 내부 회로의 전원선의 전압을 복귀하는 시간의 단축화를 도모하고, 상기의 전원 노이즈의 발생을 억제하는 회로 구성을 갖는 반도체 장치를 제공할 수 있다.

도 1a와 도 1b는 실시예 1의 반도체 장치[LSI(15A)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 2a와 도 2b는 도 1에 도시하는 PMU(6a)의 회로예를 도시하는 도면.

도 3a와 도 3b는 실시예 2의 반도체 장치[LSI(15B)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 4a와 도 4b는 실시예 3의 반도체 장치[LSI(30)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 5a와 도 5b는 실시예 4의 반도체 장치[LSI(15A)] 및 반도체 장치[LSI(15A)]의 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 6a와 도 6b는 실시예 5의 반도체 장치[LSI(50)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 7a와 도 7b는 실시예 5의 반도체 장치의 PMU(56a)의 제1 회로예 및 제2 회로예를 도시한 도면.

도 8a, 도 8b, 도 8c는 실시예 5의 반도체 장치의 변형예, 그 변형예의 PMU(56b)의 제1 회로예, 및 제2 회로예를 도시한 도면.

도 9a와 도 9b는 실시예 6의 반도체 장치[LSI(70)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 10a와 도 10b는 실시예 7의 반도체 장치[LSI(80)], 인덕턴스(84b) 및 용량(84a) 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 11a, 도 11b, 도 12c는 실시예 8의 반도체 장치[LSI(130), 인덕턴스(17b), 용량(17c)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

도 12a와 도 12b는 실시예 9의 반도체 장치[LSI(140)] 및 그 동작에 따른 각 노드의 전위 파형을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

1a: 외부 인가 VDDG1 1b, 51: VDDG1 3: 외부 인가 VSS

4: 노드 G1 5: 노드 G2 6a, 56a: PMU

6a-1, 6a-2, 6a-4, 6a-5, 6a-7, 6a-8: 인버터

6a-3: 노드 6a-6: AND 6b: 코드 신호

6bX, 6bY: 신호선 7: 회로 A 8, 9: 게이팅 트랜지스터

10: VDDM 11: 안정화 용량 C 12a: 회로 B

12b: CPU

13, 19a, 19c, 41a, 41b, 52, 53a, 53o, 53p: VDD

14, 19b, 19d, 41c, 53b, 54: VSS 15A, 15B, 30, 50a, 50b: LSI

16a, 16c, 16e, 17b, 53e, 53g, 53i, 53k: 인덕턴스

16b, 16d, 16f, 53f, 53h: 저항 17a, 31a: LPF

17c, 31b, 31c, 41d, 53d, 53j, 531, 53m, 53n: 용량

18, 55a, 55b: 외부 전원 IC

20: VDD(13)의 파형 21: VDDG1(1b)의 파형 22: G1(4)의 파형

23: VDDM(10)의 파형 24: G2(5)의 파형 25: VDD(19a)의 파형

26: VDD(19c)의 파형 27: VDDG1(41b)의 파형 56a-1, 56b-1: CPU

56a-2, 56a-3, 56a-4, 56a-5: 인버터

56b-2, 56b-3, 56b-4, 56b-5: 증폭기

56a-6, 56a-7, 56a-8, 56a-9, 56b-6, 56b-7, 56b-8, 56b-9: 신호선

56a-10, 56b-10: CPU 56a-11, 56b-11, 56a-17, 56b-17: 노드

56a-12, 56a-13, 56a-15, 56a-18, 56a-19, 56a-22: 인버터

56b-12, 56b-13, 56b-15, 56b-18, 56b-19, 56b-22: 인버터

56a-14, 56a-20: NAND 56b-14, 56b-20: AND

56a-16, 56a-21: OR 56b-16, 56b-21: NOR

57a: 노드 G11 57b: 노드 G21 57c: 노드 G12

57d: 노드 G22 57e: 노드 G11 57f: 노드 G21

57g: 노드 G12 57h: 노드 G22

58a, 58b, 58c,58d, 63a, 63b, 63c, 63d: 게이팅 트랜지스터

60: 회로 A 61: VDDM1 62: 안정화 용량 C1

64: 안정화 용량 C2 65: 회로 B 66: VDDM2

70: VDD(52)의 파형 71: VDDG1(51)의 파형 72: G11(57a)의 파형

73: VDDM1(61)의 파형 74: G21(57b)의 파형 75: G12(57c)의 파형

76: VDDM2(66)의 파형 71a: PMU 71b: 코드 신호

71c: 인버터 72: 노드 G1 73: 노드 G2

74: VDDM 75: 노드 76: OR

77a: 레벨 검출용 인버터 77b: N형 MOS 트랜지스터 77c: P형 MOS 트랜지스터

78a: VDD(13)의 파형 78b: VDD(19a)의 파형 78c: G1(72)의 파형

78d: VDDM(74)의 파형 78e: G2(73)의 파형 79: 제어 회로

80: LSI 81: 외부 전원 IC 82a: VDD

82b: VSS 82c: VSSG1 83: LPF

84a: 용량 85a, 85c, 85e: 인덕턴스

85b, 85d, 85f: 저항 86b: 코드 신호 86a: PMU

86c: 노드 G1 86d: 노드 G2 87: 회로 A

88, 89: 게이팅 트랜지스터

0: VSSM 91: 안정화 용량 C 92a: 회로 B

92b: CPU 93: VSS 94: VDD

100: VSS(93)의 파형 101: VSSG1(82c)의 파형 102: G1(85c)의 파형

103: VSSM(90)의 파형 104: G2(86d)의 파형 114: 노드 G1

115a: 노드 G2 115b: Lg2 116a: PMU

116b:코드 신호 117: 회로 A

118, 119: 게이팅 트랜지스터 120: VDDM

121: 안정화 용량 C 122a: 회로 B 122b: CPU

123: VDD 124: VSS 125: 강압 제어부

126a: VREF 126b:VREF 발생 회로 127: VDDG1

129a: 차동 증폭기 129b: P형 MOS 트랜지스터

129c: N형 MOS 트랜지스터 130: LSI

131: VDD(123)의 파형 132: VDDG1(127)의 파형 133: G1(114)의 파형

135: VDDM(120)의 파형 136: G2(115a)의 파형 140: LSI

143: 회로 C 144a: VREF 144b: VREF 발생 회로

145: CPU 146: 용량 C

147a4-147an, 148a4-148an: 게이팅 트랜지스터

149a4-149an: 회로 D4-회로 Dn 150a4-150an: VDDM44-VDDM4n

151a4-151an: G14-G1n 152a4-152an: G24-G2n

153a4-153an: C41-C4n 154a4-154an: 강압 제어부

163: 코드 신호

170, 171, 172, 173, 174, 175, 176, 177, 178, 179, 180: 파형

Claims (10)

1. 제1 전원 전압을 공급하는 제1 전원선과,

   제2 전원 전압을 공급하는 제2 전원선과,

   내부 회로에 전기적으로 접속하는 제3 전원선과,

   상기 제1 전원선과 제3 전원선을 전기적으로 접속 또는 분리하는 제1 스위치와,

   상기 제2 전원선과 제3 전원선을 접속 또는 분리하는 제2 스위치와,

   상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 접속하도록 제어하고, 미리 정해진 기간 후에, 상기 제2 스위치가 상기 제2 전원선과 상기 제3 전원선을 접속하도록 제어하는 제어 회로

   를 구비하고,

   상기 제어 회로는, 상기 제1 스위치를 상기 제1 전원선과 상기 제3 전원선을 전기적으로 접속하도록 제어한 후, 상기 제3 전원선이 미리 정해진 전위에 도달하기까지의 기간에 따라, 상기 미리 정해진 기간을 결정하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 제어 회로는 상기 제3 전원선의 전위에 따른 전위 검출 신호를 출력하는 전위 검출 회로를 구비하는 것을 특징으로 하는 반도체 장치.
3. 제2항에 있어서, 상기 전위 검출 회로는, 상기 제3 전원선의 전위가 미리 정해진 전위를 초과하였을 때에, 상기 전위 검출 신호를 출력하는 것을 특징으로 하는 반도체 장치.
4. 제2항에 있어서, 상기 제어 회로는 기준 전위를 발생하는 기준 전위 발생 회로를 구비하고,

   상기 전위 검출 회로는, 상기 제3 전원선의 전위와 상기 기준 전위를 비교하여, 상기 제3 전원선의 전위가 상기 기준 전위 이상인 경우에, 상기 전위 검출 신호로서, 제1 논리의 전위 검출 신호를 출력하고, 상기 제3 전원선의 전위가 상기 기준 전위 미만인 경우에, 상기 전위 검출 신호로서, 제2 논리의 전위 검출 신호를 출력하는 것을 특징으로 하는 반도체 장치.
5. 제1항에 있어서,

   상기 제2 전원선에 접속하며, 상시 동작하는 제1 회로군과,

   상기 제3 전원선에 접속하며, 상기 내부 회로를 포함하는 제2 회로군

   을 더 구비하는 것을 특징으로 하는 반도체 장치.
6. 제1 전원선과

   제2 전원선과,

   제3 전원선과,

   제1 신호선과,

   제2 신호선과,

   상기 제1 전원선과 제3 전원선을 접속·분리하며, 상기 제1 신호선에 의해 제어되는 제1 스위치와,

   상기 제2 전원선과 제3 전원선을 접속·분리하며, 상기 제2 신호선에 의해 제어되는 제2 스위치와,

   상기 제2 전원선으로부터 전압이 공급되며, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 접속하도록 상기 제1 신호선을 구동하고, 미리 정해진 기간 후에, 상기 제2 스위치가 상기 제2 전원선과 상기 제3 전원선을 접속하도록 상기 제2 신호선을 구동하며, 상기 제1 스위치가 상기 제1 전원선과 상기 제3 전원선을 분리하도록 상기 제1 신호선을 구동하는 제어 회로

   를 구비하고,

   상기 제어 회로는, 상기 제1 스위치를 상기 제1 전원선과 상기 제3 전원선을 전기적으로 접속하도록 제어한 후, 상기 제3 전원선이 미리 정해진 전위에 도달하기까지의 기간에 따라, 상기 미리 정해진 기간을 결정하는 것을 특징으로 하는 반도체 장치.
7. 제6항에 있어서,

   제4 전원선과,

   상기 제1 전원선과 제4 전원선을 접속·분리하며, 제3 신호선에 의해 제어되는 제3 스위치와,

   상기 제2 전원선과 제4 전원선을 접속·분리하며, 제4 신호선에 의해 제어되는 제4 스위치

   를 구비하며,

   상기 제어 회로는, 또한, 독립적으로, 상기 제3 스위치가 상기 제1 전원선과 상기 제4 전원선을 접속하도록 상기 제3 신호선을 구동한 후, 상기 제4 전원선이 미리 정해진 전위에 도달하기까지의 기간에 따라 정해진 기간 후에, 상기 제4 스위치가 상기 제2 전원선과 상기 제4 전원선을 접속하도록 상기 제4 신호선을 구동하며, 상기 제3 스위치가 상기 제1 전원선과 상기 제4 전원선을 분리하도록 상기 제3 신호선을 구동하는 것을 특징으로 하는 반도체 장치.
8. 제7항에 있어서, 상기 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4 스위치는 N형 MOS 트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체 장치.
9. 제8항에 있어서,

   상기 제1 전원선 또는 상기 제2 전원선의 전위보다, 상기 N형 MOS 트랜지스터의 임계치 이상만큼 높은 전위를 공급하는 제6 전원선

   을 더 구비하고,

   상기 제1 신호선, 상기 제2 신호선, 상기 제3 신호선, 상기 제4 신호선은, 상기 제6 전원선이 공급하는 전위와 접지 전위의 사이에서 구동되는 것을 특징으로 하는 반도체 장치.
10. 제9항에 있어서,

    제5 전원선과,

    상기 제1 전원선과 제5 전원선을 접속·분리하며, 제5 신호선에 의해 제어되 는 제5 스위치와,

    상기 제2 전원선과 제5 전원선을 접속·분리하며, 제6 신호선에 의해 제어되는 제6 스위치

    를 구비하고,

    상기 제어 회로는, 기준 전위를 발생하는 기준 전위 발생 회로와, 상기 제5 전원선의 전위와 상기 기준 전위를 비교하여, 상기 제5 전원선의 전위가 상기 기준 전위를 초과하고 있는 경우와, 상기 제5 전원선의 전위가 상기 기준 전위 미만인 경우에는, 상이한 논리치를 갖는 전위 검출 신호를 출력하는 전위 검출 회로를 구비하며,

    상기 제어 회로는, 또한, 상기 제5 스위치가 상기 제1 전원선과 상기 제5 전원선을 접속하도록 상기 제5 신호선을 구동하고, 그 후, 상기 전위 검출 신호의 논리치에 따라, 상기 제6 스위치가 상기 제2 전원선과 상기 제5 전원선을 접속하도록 상기 제6 신호선을 구동하는 것을 특징으로 하는 반도체 장치.

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