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KR100942960B1 - 리닝 방지를 위한 반도체소자 및 그 제조 방법 - Google Patents

리닝 방지를 위한 반도체소자 및 그 제조 방법 Download PDF

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KR100942960B1 KR1020070111182A KR20070111182A KR100942960B1 KR 100942960 B1 KR100942960 B1 KR 100942960B1 KR 1020070111182 A KR1020070111182 A KR 1020070111182A KR 20070111182 A KR20070111182 A KR 20070111182A KR 100942960 B1 KR100942960 B1 KR 100942960B1
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Abstract

본 발명은 후속 열공정시 발생하는 하드마스크막의 열적응력 영향에 의한 리닝(Leaning)을 근본적으로 차단시킬 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자 제조 방법은 텅스텐막을 포함하는 적층막을 형성하는 단계; 상기 적층막 상에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴의 표면을 산화시켜 응력완충막을 형성하는 단계; 상기 적층막의 일부를 식각하는 단계; 상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및 상기 적층막의 나머지를 식각하는 단계를 포함하고, 상술한 본 발명은 캡핑막 형성전에 응력완충막을 형성하거나 열처리를 진행하므로써 후속 열공정시 게이트하드마스크막의 조밀화에 의해 초래된 열적응력이 캡핑막까지 전달되지 않기 때문에 캡핑막이 좌/우측에 비대칭 형태로 증착되어 게이트스택에 접촉되는 면적이 다르더라도 열적응력에 의한 토크가 발생하지 않게 되어 게이트리닝현상을 억제할 수 있는 효과가 있다.
리닝, 게이트, 캡핑막, 질화막, 토크, 열처리, 텅스텐막

Description

리닝 방지를 위한 반도체소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH LEANING FREE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체소자 제조 방법에 관한 것으로, 특히 리닝을 방지할 수 있는 반도체소자 및 그 제조 방법에 관한 것이다.
0.1㎛이하의 DRAM의 경우 게이트피치(gate pitch)의 감소에 따라 게이트스택공정시 게이트의 종횡비(aspect ratio, 높이/폭)가 급격하게 증가하게 된다. 이때, 캡핑질화막(Capping nitride) 증착과 같은 후속 열공정시 게이트스택에 가해지는 열적응력(thermal stress)의 좌우 값의 대칭이 깨질 경우, 한쪽 방향으로 토크(torque)가 발생하게 되어 게이트스택이 한쪽 방향으로 기울게 되는 리닝(leaning) 현상이 발생하게 된다. 이러한 리닝현상은 게이트 피치가 감소할수록 더욱 커지게 되는데 그 이유는 종횡비가 증가하면 토크가 증가하기 때문이다.
게이트 리닝 발생시 자기정렬콘택(self aligned contact)의 페일(fail)이 발생하여 수율이 감소되는 문제가 발생하게 된다.
도 1a, 1b 및 도 1c는 종래기술에 따른 게이트리닝을 나타낸 도면이다.
도 1a 내지 도 1c을 참조하면, 종래기술은 기판(11) 상에 게이트절연막(12) 을 형성한 후, 게이트절연막(12) 상에 폴리실리콘막(13), 배리어막(14), 텅스텐막(15) 및 하드마스크막(16)을 순차적으로 적층한다.
이어서, 게이트마스크(도시 생략)를 이용하여 하드마스크막(16), 텅스텐막(15), 배리어막(14)을 식각하고, 폴리실리콘막(13)의 일부를 식각한다.
이어서, 전면에 캡핑막(17)을 증착한다.
도시하지 않았지만, 후속공정으로 캡핑막(17)의 전면식각을 진행하고, 남아있는 폴리실리콘막(13)을 식각하여 게이트스택을 완성한다. 이어서, 폴리실리콘막(13)의 에지(edge)쪽에 발생한 식각손상을 개선하고 버즈비크(bird's beak)를 형성하여 소자의 특성을 개선시키는 선택적산화(Selective oxidation) 공정을 진행한다.
도 1a 내지 도 1c에서, 하드마스크막(16)과 캡핑막(17)은 질화막을 이용한다.
종래기술에서, 캡핑막(17) 증착과 같은 후속 열공정시 하드마스크막(16)의 조밀화(densification) 현상에 의하여 부피팽창이 발생하여 하드마스크막(16)의 상단에 증착된 캡핑막(17)에 인장응력(tensile stress)을 인가하게 된다.
캡핑막(17)은 게이트스택의 전체를 감싸는 형태로 증착되므로, 게이트스택의 좌우측에 인가되는 힘의 불균형이 발생할 경우, 한쪽 방향으로 토크가 발생하게 되어 게이트스택이 리닝되는 현상이 초래된다.
먼저, 도 1a를 참조하면, 남아있는 폴리실리콘막의 두께가 좌측이 우측보다 더 두꺼울 경우, 하드마스크막의 조밀화 현상에 의하여 상단에 증착된 캡핑막에 가 해지는 인장응력은 게이트스택의 접촉 면적이 상대적으로 넓은 좌측이 크게 된다.
응력(Stress)에 의하여 인가된 힘이 인장(tensile)일 경우를 생각해 보면 F1 (좌측에 인가된 힘)이 F2(우측에 인가된 힘)보다 크게 된다.
캡핑막은 게이트스택의 전체를 감싸는 형태로 되어 있기 때문에 게이트스택의 좌/우측간에 발생한 힘의 차이 값 (F1-F2)는 우측으로 작용하게 되어 게이트스택의 수직한 방향으로 토크를 가하게 되어 우측으로 리닝을 유발한다.
다음으로, 도 1b는 참조하면, 캡핑막이 게이트스택의 좌/우에 서로 다른 두께로 증착된 경우로서, 도 1a와 마찬가지의 논리로 생각해 볼 때, 우측 게이트스택의 좌/우측에 증착된 캡핑막이 받는 힘은 두껍게 증착된 우측이 더 크게 된다(F2> F1). 그 차이 값은 좌측으로의 토크를 유발하여 좌측으로 리닝을 유발한다.
도 1c를 참조하면, 게이트식각시 프로파일(profile)이 불균일할 경우로서, 게이트스택의 우측면이 수직으로 식각되지 않을 경우에 캡핑막이 접촉되는 면적은 우측이 더 크게 된다(F2>F1). 그 차이 값은 좌측으로의 토크를 유발하여 좌측으로 리닝을 유발한다.
상기에서 서술한 게이트리닝을 억제하기 위하여, 게이트스택 형성 공정시 게이트하드마스크막 증착 직후에 후열처리(post thermal treatment)를 통하여 게이트하드마스크막의 열적응력(thermal stress)을 게이트식각 공정 이전에 발생시켜 게이트리닝 현상을 억제 할 수가 있다. 그러나, 이 경우 게이트하드마스크막의 열적응력을 충분하게 야기하여 게이트리닝을 억제 하기 위한 후열처리온도가 900C 이상의 고온이기 때문에, 열부담(thermal budget) 증가에 따른 소자 특성 열화가 발생 하는 문제가 생긴다.
캡핑막의 두께를 감소하는 경우, 리닝을 유발하는 토크값이 감소하게 된다. 그러나, 캡핑막이 50Å 미만의 두께일 경우, 후속 선택적산화공정 시 H2 및 O2를 충분하게 차단하지 못하기 때문에 배리어막의 이상 산화가 발생하여 소자 특성을 열화시키는 단점이 발생한다.
도 2는 종래기술에 따른 게이트리닝 관찰 결과로서, 게이트리닝이 발생한 지역의 경우 선폭(Critical Deimension)이 크게 관찰된다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 열공정시 발생하는 하드마스크막의 열적응력 영향에 의한 리닝(Leaning)을 근본적으로 차단시킬 수 있는 반도체소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조 방법은 텅스텐막을 포함하는 적층막을 형성하는 단계; 상기 적층막 상에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴의 표면을 산화시켜 응력완충막을 형성하는 단계; 상기 적층막의 일부를 식각하는 단계; 상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및 상기 적층막의 나머지를 식각하는 단계를 포함하는 것을 특징으로 하고, 상기 응력완충막은 상기 텅스텐막의 산화가 억제되는 선택적 산화를 통해 형성하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자 제조 방법은 텅스텐막을 포함하는 적층막을 형성하는 단계; 상기 적층막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 일부 식각하여 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴 상에 응력완충막을 형성하는 단계; 상기 적층막의 일부를 식각하는 단계; 상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및 상기 적층막의 나머지를 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체소자 제조 방법은 텅스텐막을 포함하는 적층막을 형성하는 단계; 상기 적층막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막을 식각하여 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴에 대해 열처리를 진행하는 단계; 상기 적층막의 일부를 식각하는 단계; 상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및 상기 적층막의 나머지를 식각하는 단계를 포함하고, 상기 열처리는 H2 분위기 또는 진공 상태에서 진행하는 것을 특징으로 한다. 그리고, 상기 하드마스크패턴은 상기 적층막 위에서 일정 두께가 남도록 식각하여 형성하며, 상기 열처리 후에 나머지를 식각하는 것을 특징으로 하며, 이때 열처리는 800∼1000℃ 온도에서 진행하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자는 텅스텐막을 포함하는 도전막과 상기 도전막 상에 형성된 하드마스크막패턴을 포함하는 게이트패턴; 상기 게이트패턴의 측벽을 덮는 캡핑막; 및 상기 캡핑막과 하드마스크막패턴 사이에 구비된 응력완충막을 포함하고, 상기 캡핑막과 하드마스크막패턴은 질화막이고, 상기 응력완충막은 산화막을 포함하는 것을 특징으로 하고, 또한, 상기 캡핑막과 하드마스크막패턴은 질화막이고, 상기 응력완충막은 질화막을 산화시킨 산화막을 포함하는 것을 특징으로 한다.
본 발명은 캡핑막 형성전에 응력완충막을 형성하므로써 후속 열공정시 게이트하드마스크막의 조밀화에 의해 초래된 열적응력이 캡핑막까지 전달되지 않기 때 문에 캡핑막이 좌/우측에 비대칭 형태로 증착되어 게이트스택에 접촉되는 면적이 다르더라도 열적응력에 의한 토크가 발생하지 않게 되어 게이트리닝현상을 억제할 수 있는 효과가 있다.
또한, 본 발명은 게이트하드마스크막을 부분식각한 후에 열처리공정을 진행해주므로써 게이트하드마스크막의 부피가 증착상태보다 작은 상태에서 열공정을 수행하기 때문에, 게이트하드마스크막의 조밀화 중 하부 게이트산화막에 인가되는 열적응력이 증착상태보다 훨씬 적게 되어 소자 열화 특성을 개선할 수가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 본 발명은 선폭이 100nm 미만의 메모리 소자 공정 중 후속 열공정시 발생하는 게이트하드마스크막의 열적응력과 상관 없이 게이트리닝을 억제하는 방법이다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 반도체소자 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 게이트절연막(32)을 형성한 후, 게이트절연막(32) 상에 폴리실리콘막(33), 배리어막(34) 및 텅스텐막(35)을 적층한 다. 여기서, 배리어막(34)은 텅스텐질화막(WNx)을 포함할 수 있고, 배리어막(34)과 텅스텐막(35)은 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착할 수 있다. 또한, 텅스텐막(35)은 CVD 또는 ALD 방법으로도 증착할 수 있다.
이어서, 텅스텐막(35) 상에 게이트하드마스크막을 형성한 후 감광막을 이용한 게이트마스크(도시 생략)로 게이트하드마스크막을 식각하여 게이트하드마스크막패턴(36)을 형성한다. 여기서, 게이트하드마스크막패턴(36)은 질화막, 바람직하게는 실리콘질화막을 포함할 수 있다.
도 3b에 도시된 바와 같이, 게이트마스크를 제거한 후에, 게이트하드마스크막패턴(36)의 표면을 산화시켜 응력완충막(37)을 형성한다. 이때, 응력완충막(37)은 후속 캡핑질화막 증착과 같은 열공정시 게이트하드마스크막패턴(36)의 조밀화에 따른 열적응력이 캡핑질화막에 인가되지 않도록 하는 역할을 한다. 또한, 응력완충막(37)은 게이트하드마스크막패턴(36)과 캡핑질화막간 상호 접착력을 완화하는 물질이다.
바람직하게, 응력완충막(37)은 산화막을 포함하고, 산화막은 저온공정이 가능한 플라즈마산화(Plasma oxidation)를 통해 형성하는 것이 바람직하다.
여기서, 플라즈마산화를 이용하는 이유는, 게이트하드마스크막패턴(36) 아래에 텅스텐막(35)이 노출되어 있는 상태에서, 산화공정을 진행하게 되면 텅스텐막(35)의 이상산화가 발생하기 때문이다. 결국, 선택적인 산화(selective oxidation) 공정이 가능한 플라즈마산화 공정을 이용하여 응력완충막(37)을 형성한 다.
바람직하게, 응력완충막(37)을 형성하기 위한 선택적 산화 공정은 텅스텐과 실리콘의 산화 구동력 차를 이용하여 텅스텐막의 산화없이 실리콘만을 선택적으로 산화시킬 수 있는 방법이다.
예컨대, 선택적 산화 공정은 H2O와 H2의 혼합 분위기와 600∼800℃의 온도에서 진행한다. 또한, 선택적산화공정은 산소 플라즈마(O2 plasma)분위기 및 600℃ 이하(200∼600℃)의 온도에서도 가능하다.
예컨대, 게이트하드마스크막패턴(36)이 실리콘질화막이므로, 선택적 산화를 통해 형성되는 산화막은 실리콘질화막의 표면이 산화된 실리콘산화막이 된다.
도 3c에 도시된 바와 같이, 텅스텐막(35)과 배리어막(34)을 식각하고, 연속해서 폴리실리콘막(33)의 일부를 식각하는 1차 게이트 식각 공정을 진행한다.
이로써, 상부가 일부 식각된 폴리실리콘막(33A), 배리어막(34A), 텅스텐막(35A) 및 게이트하드마스크막패턴(36)의 순서로 적층된 패턴이 형성된다.
이러한 식각공정 중에 게이트하드마스크막패턴(36) 상에 형성된 응력완충막은 식각되며, 게이트하드마스크막패턴(36)의 측벽에만 응력완충막(37)이 잔류한다.
도 3d에 도시된 바와 같이, 전면에 캡핑막(38)을 증착한다.
여기서, 캡핑막(38)은 후속 재산화공정시 텅스텐막(35A) 및 배리어막(34A)이 이상산화되는 것을 방지하는 역할을 하며, 캡핑막(38)은 질소함유막, 바람직하게는 실리콘질화막(Si3N4)을 포함한다. 그리고, 캡핑막(38)은 50∼200Å 두께로 형성한다.
도 3e에 도시된 바와 같이, 캡핑막(38)을 전면식각하고, 폴리실리콘막(33A)의 나머지를 식각하는 2차 게이트 식각 공정을 진행한다.
이로써, 폴리실리콘막(33B), 배리어막(34A), 텅스텐막(35A) 및 게이트하드마스크막패턴(36)의 순서로 적층된 게이트패턴(101)이 형성되며, 게이트패턴(101)의 일부 측벽에는 캡핑막(38A)이 잔류한다.
이어서, 폴리실리콘막(33B)의 노출된 측벽의 식각손상을 큐어링(Curing)하기 위해 재산화공정을 진행한다.
이때, 재산화공정은, 폴리실리콘막(33B)을 선택적으로 산화시키도록 수소분위기에서 진행하고, 캡핑막(38A)에 의해 텅스텐막(35A)과 배리어막(34A)의 이상산화가 방지된다. 이와 같은 재산화공정에 의해 폴리실리콘막(33B)의 측벽에 선택적으로 산화막(39)이 형성된다.
바람직하게, 재산화 공정은 텅스텐과 실리콘의 산화 구동력 차를 이용하여 텅스텐막의 산화없이 실리콘만을 선택적으로 산화시킬 수 있는 선택적산화 방법을 이용하며, 선택적 산화는 H2O와 H2의 혼합 분위기와 600∼1000℃의 온도에서 진행한다.
아래 표1은 리닝이 발생한 지역과 리닝이 발생하지 않은 지역의 CD(Critical Dimension)를 측정하여 차이값을 추출한 결과이다.
실험조건 플라즈마산화 적용 플라즈마산화 생략
리닝유무 O X O X
53.1 53.6 53.2 52.5
52.1 53.5 54.3 50.7
52.1 51.7 51.9 52.6
52.6 51.0 53.7 51.4
50.6 50.4 49.5 52.6
51.7 50.4 51.3 52.7
52.7 51.0
평균(nm) 52.0 52.0 52.4 51.4
L-NL 차이 0.1 1.0
L은 Leaning, NL은 No leaning
표1에 의하면, 플라즈마산화를 적용한 응력완충막을 적용하지 않은 경우, 1nm 정도의 CD 차이가 발생한 반면, 플라즈마산화를 적용한 응력완충막을 적용한 경우에는 CD차이가 없어짐을 확인할 수가 있다.
도 4는 플라즈마산화에 의한 응력완충막의 적용유무에 따른 리닝정도를 비교한 도면이다.
도 4를 참조하면, 플라즈마산화를 통해 응력완충막을 적용한 경우(좌측사진) 적용하지 않은 경우(우측사진) 대비 게이트리닝이 방지됨을 알 수 있다. 응력완충막을 적용하지 않은 경우 화살표에 표시된 것과 같이 게이트리닝이 발생한 부위를 발견할 수가 있다. 반면 응력완충막을 적용한 경우에는 게이트리닝이 보이지 않음을 알 수가 있다.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체소자 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 기판(41) 상에 게이트절연막(42)을 형성한 후, 게이트절연막(42) 상에 폴리실리콘막(43), 배리어막(44) 및 텅스텐막(45)을 적층한다. 여기서, 배리어막(44)은 텅스텐질화막(WNx)을 포함할 수 있고, 배리어막(44)과 텅스텐막(45)은 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착할 수 있다. 또한, 텅스텐막(45)은 CVD 또는 ALD 방법으로도 증착할 수 있다.
이어서, 텅스텐막(45) 상에 게이트하드마스크막을 형성한 후 감광막을 이용한 게이트마스크(도시 생략)로 게이트하드마스크막을 일부 식각하여 게이트하드마스크막패턴(46)을 형성한다. 여기서, 게이트하드마스크막패턴(46)은 질화막, 바람직하게는 실리콘질화막을 포함할 수 있다.
이때, 게이트하드마스크막패턴(46)을 형성하기 위한 식각은 텅스텐막(45) 위에서 일부 두께(D1)가 잔류하도록 실시하는데, 이는 후속 응력완충막 공정에서 텅스텐막이 산화되는 것을 방지하기 위함이다. 바람직하게, 텅스텐막(45) 위에서 잔류하는 게이트하드마스크막패턴의 두께(D1)은 10∼100Å 두께이다. 여기서, 텅스텐막(45) 위에 잔류하는 게이트하드마스크막패턴은 게이트패턴예정지역을 벗어나는 영역으로서, 후속 전면식각에 의해 제거되어 텅스텐막 표면을 노출시키는 부분이다.
도 5b에 도시된 바와 같이, 게이트마스크를 제거한 후에, 게이트하드마스크막(46)의 표면 상에 응력완충막(47)을 형성한다. 이때, 응력완충막(47)은 후속 캡핑질화막 증착과 같은 열공정시 게이트하드마스크막패턴(46)의 조밀화에 따른 열적응력이 캡핑질화막에 인가되지 않도록 하는 역할을 한다. 또한, 응력완충막(47)은 게이트하드마스크막패턴(46)과 캡핑질화막간 상호 접착력을 완화하는 물질이다.
바람직하게, 응력완충막(47)은 산화막을 포함하고, 산화막은 텅스텐막(45)이 노출되어 있지 않으므로 선택적산화를 포함한 모든 증착방법이 가능하다. 또한, 증착시 가해지는 열이 소자 특성을 변화하지 않으면서 게이트하드마스크막패턴(46)과의 접착력을 완화시킬 수 있는 물질이 모두 포함된다. 예를 들면, 응력완충막(47)은 저온 (200℃ 이하)에서도 증착이 가능한 원자층증착법(atomic layer deposition; ALD)을 이용하여 형성할 수 있다.
도 5c에 도시된 바와 같이, 게이트하드마스크막패턴(46)을 식각장벽으로 하여 텅스텐막(45)과 배리어막(44)을 식각하고, 연속해서 폴리실리콘막(43)의 일부를 식각하는 1차 게이트 식각 공정을 진행한다. 이와 같은 식각공정시에 남아있는 게이트하드마스크패턴(도 5a의 D1 두께)이 식각되고, 게이트하드마스크패턴(46) 상부의 응력완충막(47)도 식각되어 게이트하드마스크막패턴(46A)의 측벽에 응력완충막(47A)이 잔류한다.
이로써, 상부가 일부 식각된 폴리실리콘막(43A), 배리어막(44A), 텅스텐막(45A) 및 게이트하드마스크막패턴(46A)의 순서로 적층된 패턴이 형성된다.
도 5d에 도시된 바와 같이, 전면에 캡핑막(48)을 증착한다.
여기서, 캡핑막(48)은 후속 재산화공정시 텅스텐막(45A) 및 배리어막(44A)이 이상산화되는 것을 방지하는 역할을 하며, 캡핑막(48)은 질소함유막, 바람직하게는 실리콘질화막(Si3N4)을 포함한다. 그리고, 캡핑막(48)은 50∼200Å 두께로 형성한다.
도 5e에 도시된 바와 같이, 캡핑막(48)을 전면식각하고, 폴리실리콘막(43A)의 나머지를 식각하는 2차 게이트 식각 공정을 진행한다.
이로써, 폴리실리콘막(43B), 배리어막(44A), 텅스텐막(45A) 및 게이트하드마스크막패턴(46A)의 순서로 적층된 게이트패턴(202)이 형성되며, 게이트패턴(202)의 일부 측벽에는 캡핑막(48A)이 잔류한다.
이어서, 폴리실리콘막(43B)의 노출된 측벽의 식각손상을 큐어링(Curing)하기 위해 재산화공정을 진행한다. 이때, 재산화공정은, 폴리실리콘막(43B)을 선택적으로 산화시키도록 수소분위기에서 진행하고, 캡핑막(48A)에 의해 텅스텐막(45A)과 배리어막(44A)의 이상산화가 방지된다. 이와 같은 재산화공정에 의해 폴리실리콘막(43B)의 측벽에 선택적으로 산화막(49)이 형성된다.
바람직하게, 재산화 공정은 텅스텐과 실리콘의 산화 구동력 차를 이용하여 텅스텐막의 산화없이 실리콘만을 선택적으로 산화시킬 수 있는 선택적산화 방법을 이용하며, 선택적 산화는 H2O와 H2의 혼합 분위기와 600∼1000℃의 온도에서 진행한다.
도 6a 내지 도 6d는 본 발명의 제3실시예에 따른 반도체소자 제조 방법을 도시한 공정 단면도이다.
도 6a에 도시된 바와 같이, 기판(51) 상에 게이트절연막(52)을 형성한 후, 게이트절연막(52) 상에 폴리실리콘막(53), 배리어막(54) 및 텅스텐막(55)을 적층한다. 여기서, 배리어막(54)은 텅스텐질화막(WNx)을 포함할 수 있고, 배리어막(54)과 텅스텐막(55)은 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착할 수 있다. 또한, 텅스텐막(55)은 CVD 또는 ALD 방법으로도 증착할 수 있다.
이어서, 텅스텐막(55) 상에 게이트하드마스크막을 형성한 후 감광막을 이용한 게이트마스크(도시 생략)로 게이트하드마스크막을 식각하여 게이트하드마스크막패턴(56)을 형성한다. 여기서, 게이트하드마스크막패턴(56)은 질화막, 바람직하게는 실리콘질화막을 포함할 수 있다.
이때, 게이트하드마스크막패턴(56)을 형성하기 위한 식각은 텅스텐막(55) 위에서 일부 두께(D1)가 잔류하도록 부분 식각을 실시하는데, 이는 후속 응력완충막 공정에서 텅스텐막(55)이 산화되는 것을 방지하기 위함이다. 바람직하게, 텅스텐막(55) 위에서 잔류하는 게이트하드마스크막의 두께(D1)는 10∼100Å 두께이다. 여기서, 텅스텐막 위에 잔류하는 게이트하드마스크막은 후속 전면식각에 의해 제거되어 텅스텐막 표면을 노출시키는 부분이다.
한편, 게이트하드마스크막패턴(56)을 위한 식각시 텅스텐막 표면이 노출되도록 할 수도 있다.
도 6b에 도시된 바와 같이, 게이트마스크를 제거한 후에, 열처리공정을 진행한다. 이때, 열처리 공정은 800℃ 이상의 온도(800∼1000℃)에서 진행하여 게이트하드마스크막패턴(56)을 충분히 조밀화시켜 준다. 따라서, 조밀화된 게이트하드마스크막패턴(56A)이 형성된다. 바람직하게, 열처리 공정은 퍼니스(furnace)에서 진행하거나 또는 급속열처리(Rapid thermal anneal)를 적용한다.
텅스텐막(55) 위에 잔류하는 얇은 두께의 게이트하드마스크막은 열처리 공정시 텅스텐막(55)이 노출 되지 않게 하여 텅스텐막(55)의 산화를 방지한다.
한편, 텅스텐막 표면이 노출되도록 게이트하드마스크막을 식각하는 경우에는 열처리 공정시 텅스텐막의 이상산화를 방지하기 위하여 H2 분위기 또는 진공 상태에서 열처리 공정을 수행한다.
상술한 바와 같이, 게이트하드마스크막패턴(56)의 부피가 증착시보다 작은 상태에서 열처리 공정을 진행하기 때문에 게이트하드마스크막패턴(56)의 조밀화가 발생되는 동안 하부의 게이트절연막(52)에 인가되는 열적응력이 증착시보다 매우 적게 된다.
예를 들어, PMOS의 경우 열적응력에 의한 보론의 침투현상을 억제할 수 있고, NMOS의 경우 게이트절연막에 미치는 열적응력 감소로 게이트절연막의 강도열화가 개선된다.
도 6c에 도시된 바와 같이, 전면식각을 진행하여 텅스텐막(55)의 표면을 노출시킨 후에, 게이트하드마스크패턴(56A)을 식각장벽으로 하여 텅스텐막(55)과 배리어막(54)을 식각하고, 연속해서 폴리실리콘막(53)의 일부를 식각하는 1차 게이트 식각 공정을 진행한다. 한편, 텅스텐막(55) 표면을 노출시키는 다른 방법은 게이트하드마스크패턴(56A)을 식각장벽으로 하여 텅스텐막(55)을 식각하는 경우에도 가능하며, 이때 얇게 남아있던 게이트하드마스크패턴(도 6a의 D1 두께)이 식각된다.
이로써, 상부가 일부 식각된 폴리실리콘막(53A), 배리어막(54A), 텅스텐막(55A) 및 게이트하드마스크막패턴(56A)의 순서로 적층된다.
도 6d에 도시된 바와 같이, 전면에 캡핑막(57)을 증착한다.
여기서, 캡핑막(57)은 후속 재산화공정시 텅스텐막(55A) 및 배리어막(54A)이 이상산화되는 것을 방지하는 역할을 하며, 캡핑막(57)은 질소함유막, 바람직하게는 실리콘질화막(Si3N4)을 포함한다. 그리고, 캡핑막(57)은 50∼200Å 두께로 형성한다.
도 6e에 도시된 바와 같이, 캡핑막(57)을 전면식각하고, 폴리실리콘막(53A)의 나머지를 식각하는 2차 게이트 식각 공정을 진행한다.
이로써, 폴리실리콘막(53B), 배리어막(54A), 텅스텐막(55A) 및 게이트하드마스크막패턴(56A)의 순서로 적층된 게이트패턴(302)이 형성되며, 게이트패턴(302)의 일부 측벽에는 캡핑막(57A)이 잔류한다.
이어서, 폴리실리콘막(53B)의 노출된 측벽의 식각손상을 큐어링(Curing)하기 위해 재산화공정을 진행한다. 이때, 재산화공정은, 폴리실리콘막(53B)을 선택적으로 산화시키도록 수소분위기에서 진행하고, 캡핑막(57A)에 의해 텅스텐막(55A)과 배리어막(54A)의 이상산화가 방지된다. 이와 같은 재산화공정에 의해 폴리실리콘막(53B)의 측벽에 선택적으로 산화막(58)이 형성된다.
바람직하게, 재산화 공정은 텅스텐과 실리콘의 산화 구동력 차를 이용하여 텅스텐막의 산화없이 실리콘만을 선택적으로 산화시킬 수 있는 선택적산화 방법을 이용하며, 선택적 산화는 H2O와 H2의 혼합 분위기와 600∼1000℃의 온도에서 진행한다.
본 발명은 패턴측벽에 하드마스크질화막을 형성하는 모든 공정에서 적용이 가능하다. 예컨대, 게이트라인외에 비트라인 또는 금속배선에 적용가능하고, 또한 플래시메모리(Flash memory)의 게이트 공정에 동일하게 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a, 1b 및 도 1c는 종래기술에 따른 게이트리닝을 나타낸 도면이다.
도 2는 종래기술에 따른 게이트리닝 관찰 결과를 도시한 사진.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 반도체소자 제조 방법을 도시한 공정 단면도이다.
도 4는 플라즈마산화에 의한 응력완충막의 적용 유무에 따른 리닝정도를 비교한 사진.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 반도체소자 제조 방법을 도시한 공정 단면도.
도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 반도체소자 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 게이트절연막
33A : 폴리실리콘막 34A : 배리어막
35A : 텅스텐막 36 : 게이트하드마스크막패턴
37 : 응력완충막 38 : 캡핑막

Claims (24)

  1. 텅스텐막을 포함하는 적층막을 형성하는 단계;
    상기 적층막 상에 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴의 표면을 산화시켜 응력완충막을 형성하는 단계;
    상기 적층막의 일부를 식각하는 단계;
    상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및
    상기 적층막의 나머지를 식각하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제1항에 있어서,
    상기 응력완충막은,
    상기 텅스텐막의 산화가 억제되는 선택적 산화를 통해 형성하는 반도체소자 제조 방법.
  3. 제2항에 있어서,
    상기 선택적산화는,
    H2O와 H2의 혼합 분위기와 600∼800℃의 온도에서 진행하는 반도체소자 제조 방법.
  4. 제2항에 있어서,
    상기 선택적산화는,
    플라즈마산화를 포함하는 반도체소자 제조 방법.
  5. 제4항에 있어서,
    상기 플라즈마산화는,
    산소 플라즈마(O2 plasma)분위기 및 200∼600℃의 온도에 진행하는 반도체소자 제조 방법.
  6. 제1항에 있어서,
    상기 하드마스크막패턴과 캡핑막은 실리콘질화막을 포함하는 반도체소자 제조 방법.
  7. 제1항에 있어서,
    상기 적층막과 하드마스크막패턴은 게이트라인, 비트라인 또는 금속배선이 되는 반도체소자 제조 방법.
  8. 텅스텐막을 포함하는 적층막을 형성하는 단계;
    상기 적층막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 일부 식각하여 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴 상에 응력완충막을 형성하는 단계;
    상기 적층막의 일부를 식각하는 단계;
    상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및
    상기 적층막의 나머지를 식각하는 단계
    를 포함하는 반도체소자 제조 방법.
  9. 제8항에 있어서,
    상기 응력완충막은, 산화막을 포함하는 반도체소자 제조 방법.
  10. 제9항에 있어서,
    상기 산화막은,
    원자층증착법(ALD)으로 형성하는 반도체소자 제조 방법.
  11. 제8항에 있어서,
    상기 하드마스크막패턴과 캡핑막은 질화막을 포함하는 반도체소자 제조 방법.
  12. 제8항에 있어서,
    상기 적층막과 하드마스크막패턴은 게이트라인, 비트라인 또는 금속배선이 되는 반도체소자 제조 방법.
  13. 텅스텐막을 포함하는 적층막을 형성하는 단계;
    상기 적층막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막을 식각하여 하드마스크막패턴을 형성하는 단계;
    상기 하드마스크막패턴에 대해 열처리를 진행하는 단계;
    상기 적층막의 일부를 식각하는 단계;
    상기 일부 식각된 적층막을 포함한 전면에 캡핑막을 형성하는 단계; 및
    상기 적층막의 나머지를 식각하는 단계
    를 포함하는 반도체소자 제조 방법.
  14. 제13항에 있어서,
    상기 열처리는,
    H2 분위기 또는 진공 상태에서 진행하는 반도체소자 제조 방법.
  15. 제13항에 있어서,
    상기 하드마스크막 식각시 상기 적층막 위에서 일정 두께가 남도록 식각한 후에 상기 열처리를 진행하는 반도체소자 제조 방법.
  16. 제15항에 있어서,
    상기 열처리는,
    800∼1000℃ 온도에서 진행하는 반도체소자 제조 방법.
  17. 제13항에 있어서,
    상기 열처리는,
    퍼니스에서 진행하거나 또는 급속열처리를 적용하는 반도체소자 제조 방법.
  18. 제13항에 있어서,
    상기 하드마스크막패턴과 캡핑막은 질화막을 포함하는 반도체소자 제조 방법.
  19. 제13항에 있어서,
    상기 적층막과 하드마스크막패턴은 게이트라인, 비트라인 또는 금속배선이 되는 반도체소자 제조 방법.
  20. 텅스텐막을 포함하는 도전막과 상기 도전막 상에 형성된 하드마스크막패턴을 포함하는 게이트패턴;
    상기 게이트패턴의 측벽을 덮는 캡핑막; 및
    상기 캡핑막과 하드마스크막패턴 사이에 구비된 응력완충막
    을 포함하는 반도체소자.
  21. 제20항에 있어서,
    상기 캡핑막과 하드마스크막패턴은 질화막이고, 상기 응력완충막은 산화막을 포함하는 반도체소자.
  22. 제20항에 있어서,
    상기 캡핑막과 하드마스크막패턴은 질화막이고, 상기 응력완충막은 질화막을 산화시킨 산화막을 포함하는 반도체소자.
  23. 제20항에 있어서,
    상기 도전막은 폴리실리콘막, 배리어막 및 상기 텅스텐막의 순서로 적층되는반도체소자.
  24. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050065148A (ko) * 2003-12-24 2005-06-29 주식회사 하이닉스반도체 게이트 스페이서 형성 방법
JP2006005152A (ja) * 2004-06-17 2006-01-05 Seiko Epson Corp 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法
JP2006332594A (ja) 2005-04-27 2006-12-07 Toshiba Corp 強誘電体記憶装置及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6803624B2 (en) * 2002-07-03 2004-10-12 Micron Technology, Inc. Programmable memory devices supported by semiconductive substrates
KR100596893B1 (ko) * 2004-06-02 2006-07-04 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성 방법
KR100914542B1 (ko) * 2005-02-01 2009-09-02 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 플라즈마 산화 처리 방법, 플라즈마 처리 장치 및 이 플라즈마 처리 장치를 제어하는 컴퓨터 판독 가능한 기억 매체

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050065148A (ko) * 2003-12-24 2005-06-29 주식회사 하이닉스반도체 게이트 스페이서 형성 방법
JP2006005152A (ja) * 2004-06-17 2006-01-05 Seiko Epson Corp 強誘電体キャパシタ、強誘電体キャパシタの製造方法および強誘電体メモリの製造方法
JP2006332594A (ja) 2005-04-27 2006-12-07 Toshiba Corp 強誘電体記憶装置及びその製造方法

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