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KR100937938B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100937938B1
KR100937938B1 KR1020080083862A KR20080083862A KR100937938B1 KR 100937938 B1 KR100937938 B1 KR 100937938B1 KR 1020080083862 A KR1020080083862 A KR 1020080083862A KR 20080083862 A KR20080083862 A KR 20080083862A KR 100937938 B1 KR100937938 B1 KR 100937938B1
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Abstract

뱅크 지역에 관계없이 모든 서브홀 영역의 입/출력 스위치 회로를 동일한 패턴으로 설계한다. 즉, 뱅크 중간부 지역의 입/출력 스위치 회로의 패턴을 뱅크 상/하부 지역에도 동일하게 적용한다. 이를 위하여 뱅크 상/하부 지역의 서브홀 영역에는 세그먼트 입/출력 라인에 접속되지 않는 더미 입/출력 스위치를 배치한다. 더미 입/출력 스위치는 오동작 방지를 위해 플로팅시키지 않고 소정 전원전압을 인가하는 것이 바람직하다. 이를 통해 서브홀 영역의 레이아웃 패턴을 단순화할 수 있다.
서브홀 영역, 입/출력 스위치, 세그먼트 입/출력 라인, 로컬 입/출력 라인, 더미 입/출력 스위치

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 서브홀 영역의 트랜지스터 레이아웃에 관한 것이다.
DRAM(Dynamic Random Access Memory)을 비롯한 반도체 메모리 장치는 인터페이스 영역과 코어 영역을 구비하며, 인터페이스 영역과 코어 영역 간의 데이터 교환을 위하여 계층적인 데이터 버스 구조를 갖추고 있다. 즉, 코어 영역에는 세그먼트(segment) 입/출력 라인과 로컬(local) 입/출력 라인이 배치되고, 인터페이스 영역으로부터 코어 영역까지 글로벌(global) 입/출력 라인이 배치된다.
한편, 코어 영역 내의 셀 어레이와 데이터 경로의 구성은 반도체 메모리 장치의 크기와 성능에 따라 서로 다르게 구성된다.
종래의 셀 어레이 구조에서 여러 개의 셀에 저장된 데이터들은 각각의 비트라인 감지증폭기(Bit Line Sense Amplifier, BLSA)를 통하여 하나의 세그먼트 입/출력 라인을 공유하도록 구성되어 있다. 한편, 비트라인 감지증폭기 어레이가 위쪽 셀 어레이와 아래쪽 셀 어레이에 공유되는 공유 비트라인 감지증폭기(shared BLSA) 구조의 경우, 비트라인 감지증폭기와 상/하위 비트라인을 선택적으로 연결하기 위한 비트라인 연결부가 존재하므로 비트라인 감지증폭기를 공유하는 두 상/하위 셀 어레이 블럭의 데이터도 세그먼트 입/출력 라인을 공유할 수 있다.
이와 같은 세그먼트 입/출력 라인은 입/출력 스위치에 의하여 로컬 입/출력 라인과 연결된다. 이는 여러 개의 세그먼트 입/출력 라인이 로컬 입/출력 라인의 매우 큰 커패시턴스의 영향을 받지 않도록 하기 위함이다. 따라서, 모든 세그먼트 입/출력 라인은 반드시 입/출력 스위치를 통하여 로컬 입/출력 라인과 연결된다.
한편, 입/출력 스위치는 반도체 메모리 장치에서 서브홀(sub hole) 영역에 위치한다.
서브홀 영역은 상/하위 셀 어레이 사이에 가로 방향으로 배치되는 비트라인 감지증폭기 어레이와, 좌/우 셀 어레이 사이에 세로 방향으로 배치되는 서브워드라인 드라이버 어레이가 교차하는 영역이다. 서브홀 영역에는 전술한 입/출력 스위치 외에도, 비트라인 감지증폭기 구동회로, 비트라인 제어회로, 서브워드라인 제어회로 등이 배치된다.
도 1a 내지 도 1c는 반도체 메모리 장치의 일반적인 뱅크 아키텍쳐를 나타낸 도면이다. 도 1a 내지 도 1c는 하나의 도면을 나누어 그린 것이다. 즉, 도 1b를 중심으로 도 1a를 위쪽에 붙이고, 도 1c를 아래쪽에 붙인 형태의 도면을 생각하면 된다.
도 1a 내지 도 1c를 참조하면, 다수의 셀 어레이(MAT)와 서브워드라인 드라 이버 어레이가 매트릭스 형태로 배치되어 있으며, 편의상 비트라인 감지증폭기 어레이는 도시하지 않았다.
세그먼트 입/출력 라인(SIO<0>/SIOB<0>, SIO<2>/SIOB<2>와, SIO<1>/SIOB<1>, SIO<3>/SIOB<3>)이 셀 어레이(MAT) 상하에 로우(row) 방향으로 나뉘어 배치되며, 로컬 입/출력 라인(LIOU<0>/LIOBU<0>, LIOU<1>/LIOBU<1>, LIOD<0>/LIOBD<0>, LIOD<1>/LIOBD<1>과, LIOU<2>/LIOBU<2>, LIOU<3>/LIOBU<3>, LIOD<2>/LIOBD<2>, LIOD<3>/LIOBD<3>)이 셀 어레이(MAT) 사이에 컬럼(column) 방향으로 나뉘어 배치되어 있다.
세그먼트 입/출력 라인(SIO<0>/SIOB<0>, SIO<2>/SIOB<2>와, SIO<1>/SIOB<1>, SIO<3>/SIOB<3>)과 로컬 입/출력 라인(LIOU<0>/LIOBU<0>, LIOU<1>/LIOBU<1>, LIOD<0>/LIOBD<0>, LIOD<1>/LIOBD<1>)의 매치업만을 고려하더라도, 세그먼트 입/출력 라인과 로컬 입/출력 라인을 연결하는 입/출력 스위치(서브홀 영역에 위치함)의 형태는 뱅크 영역에 따라 다르게 나타난다.
우선, 뱅크의 중간부(Middle) 지역의 경우, 세그먼트 입/출력 라인(SIO, SIOB)과 상위 로컬 입/출력 라인(LIOU, LIOBU)을 연결하기 위한 제1 입/출력 스위치(51A)와, 세그먼트 입/출력 라인(SIO, SIOB)과 하위 로컬 입/출력 라인(LIOD, LIOBD)을 연결하기 위한 제2 입/출력 스위치(51B)를 구비하고 있다.
또한, 뱅크의 상부(Up) 지역의 경우, 세그먼트 입/출력 라인(SIO, SIOB)과 상위 로컬 입/출력 라인(LIOU, LIOBU)을 연결하기 위한 제1 입/출력 스위치(51A)만을 구비하고 있다.
또한, 뱅크의 하부(Down) 지역의 경우, 세그먼트 입/출력 라인(SIO, SIOB)과 하위 로컬 입/출력 라인(LIOD, LIOBD)을 연결하기 위한 제2 입/출력 스위치(51B)만을 구비하고 있다.
참고적으로, 뱅크의 상부(Up) 지역의 각 로컬 입/출력 라인의 종단부에는 프리차지부(LIO PRECHARGE)가 배치된다.
도 2a 내지 도 2c는 종래의 뱅크 지역에 따른 서브홀 영역의 형태를 나타낸 도면이다.
서브홀 영역에는 비트라인 분리신호(BISH, BISL) 발생회로(10), 서브워드라인 구동신호(FX0, FX2, FX4, FX6) 발생회로(11), 비트라인 이퀄라이즈신호(BLEQ) 발생회로(12), 비트라인 감지증폭기 구동회로(13), 입/출력 스위치 회로(14A, 14B, 14C)가 존재한다. 이 중 비트라인 분리신호(BISH, BISL) 발생회로(10), 서브워드라인 구동신호(FX0, FX2, FX4, FX6) 발생회로(11), 비트라인 이퀄라이즈신호(BLEQ) 발생회로(12), 비트라인 감지증폭기 구동회로(13) 등은 뱅크 지역에 관계없이 그 형태가 동일하다.
우선, 도 2a를 참조하면, 뱅크 상부 지역의 서브홀 영역에 배치된 입/출력 스위치 회로(14A)의 경우, 세그먼트 입/출력 라인(SIO, SIOB)을 이퀄라이즈/프리차지하기 위한 트랜지스터들(비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하는 3개의 NMOS 트랜지스터)과 함께 상위 스위치 제어신호(IOSWU)에 응답하여 세그먼트 입/출력 라인(SIO, SIOB)과 상위 로컬 입/출력 라인(LIOU, LIOBU)을 연결하기 위한 제1 입/출력 스위치(51A)만을 구비하고 있다. 이는 뱅크 상부 지역의 경우, 하위 로컬 입/출력 라인(LIOD, LIOBD)과 세그먼트 입/출력 라인(SIO, SIOB)의 연결이 필요 없기 때문이다. 한편, 제1 입/출력 스위치(51A)는 상위 스위치 제어신호(IOSWU)를 게이트 입력으로 하며, 소오스/드레인이 세그먼트 입/출력 라인(SIO, SIOB)과 상위 로컬 입/출력 라인(LIOU, LIOBU)에 접속된 2개의 NMOS 트랜지스터로 구현된다.
다음으로, 도 2b를 참조하면, 뱅크 중간부 지역의 서브홀 영역에 배치된 입/출력 스위치 회로(14B)의 경우, 세그먼트 입/출력 라인(SIO, SIOB)을 이퀄라이즈/프리차지하기 위한 트랜지스터들과 함께 제1 입/출력 스위치(51A)와 제2 입/출력 스위치(51B)를 구비하고 있다. 뱅크 중간부 지역의 경우, 상위 로컬 입/출력 라인(LIOU, LIOBU) 및 하위 로컬 입/출력 라인(LIOD, LIOBD)과의 연결이 필요하기 때문이다. 한편, 제2 입/출력 스위치(51B)는 하위 스위치 제어신호(IOSWD)를 게이트 입력으로 하며, 소오스/드레인이 세그먼트 입/출력 라인(SIO, SIOB)과 하위 로컬 입/출력 라인(LIOD, LIOBD)에 접속된 2개의 NMOS 트랜지스터로 구현된다.
다음으로, 도 2c를 참조하면, 뱅크 하부 지역의 서브홀 영역에 배치된 입/출력 스위치 회로(14C)의 경우, 세그먼트 입/출력 라인(SIO, SIOB)을 이퀄라이즈/프리차지하기 위한 트랜지스터들과 함께 상위 스위치 제어신호(IOSWU)에 응답하여 세그먼트 입/출력 라인(SIO, SIOB)과 하위 로컬 입/출력 라인(LIOD, LIOBD)을 연결하기 위한 제2 입/출력 스위치(51B)만을 구비하고 있다. 이는 뱅크 하부 지역의 경우, 상위 로컬 입/출력 라인(LIOU, LIOBU)과 세그먼트 입/출력 라인(SIO, SIOB)의 연결이 필요 없기 때문이다.
이상에서 설명한 바와 같이 뱅크 지역에 따라 서브홀 영역에 배치되는 입/출력 스위치 회로(14A, 14B, 14C)의 형태가 다르다.
도 3a 내지 3c는 각각 도 2a 내지 도 2c에 대응하는 서브홀 영역의 패턴 레이아웃(layout)을 나타낸 도면이다. 여기서, 복수 개의 사각형 영역은 트랜지스터를 나타낸 것이다.
도 3a 내지 도 3c를 참조하면, 서브홀 영역의 레이아웃은 뱅크의 상부, 중간부, 하부에 따라 차이가 있음을 볼 수 있다.
즉, 뱅크 상부 지역의 서브홀 영역에는 제1 입/출력 스위치(51A)만이 존재하고, 제2 입/출력 스위치(51B)는 존재하지 않기 때문에 제2 입/출력 스위치(51B)가 존재하여야 할 영역(A)에는 빈 공간 또는 다른 패턴이 배치된다(도 3a 참조).
이와는 반대로, 뱅크 하부 지역의 서브홀 영역에는 제2 입/출력 스위치(51B)만이 존재하고, 제1 입/출력 스위치(51A)는 존재하지 않기 때문에 제1 입/출력 스위치(51A)가 존재하여야 할 영역(B)에는 빈 공간 또는 다른 패턴이 배치된다(도 3b 참조).
결과적으로, 하나의 뱅크 내에서 입/출력 스위치 회로(14A, 14B, 14C)를 포함하는 서브홀 영역의 레이아웃이 여러 개 존재한다는 것을 알 수 있다.
이 경우, 다양한 레이아웃 패턴을 제작하는데 따르는 레이아웃 효율 감소 및 작업 시간 증가의 문제점이 있으며, 마스크 공정시 다양한 패턴으로 인한 공정 오류를 유발하여 생산성 및 소자 신뢰도를 저하시키는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 서브홀 영역의 레이아웃 패턴을 단순화할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 세그먼트 입/출력 라인; 상기 세그먼트 입/출력 라인에 대응하는 제1 로컬 입/출력 라인 및 제2 로컬 입/출력 라인; 제1 스위치 제어신호에 응답하여 상기 세그먼트 입/출력 라인과 상기 제1 로컬 입/출력 라인을 선택적으로 연결하기 위한 입/출력 스위칭부; 및 상기 세그먼트 입/출력 라인에 접속되지 않고 상기 제2 로컬 입/출력 라인에 접속된 더미 입/출력 스위칭부를 구비하는 반도체 메모리 장치가 제공된다.
여기서, 상기 세그먼트 입/출력 라인과 상기 제1 및 제2 로컬 입/출력 라인은 각각 정 라인과 부 라인을 갖는 차동 라인이다.
또한, 본 발명의 다른 측면에 따르면, 서브 워드라인 드라이버 블록과 비트라인 감지증폭기 블록이 교차하는 다수의 서브홀 영역을 포함하는 반도체 메모리 장치에 있어서, 제1 스위치 제어신호에 응답하여 제1 세그먼트 입/출력 라인과 제1 로컬 입/출력 라인을 선택적으로 연결하기 위한 제1 입/출력 스위칭부와, 제2 스위치 제어신호에 응답하여 상기 제1 세그먼트 입/출력 라인과 제2 로컬 입/출력 라인 을 선택적으로 연결하기 위한 제2 입/출력 스위칭부를 포함하는 제1 서브홀 영역; 및 상기 제1 스위치 제어신호에 응답하여 제2 세그먼트 입/출력 라인과 상기 제1 로컬 입/출력 라인을 선택적으로 연결하기 위한 제3 입/출력 스위칭부와, 상기 제2 세그먼트 입/출력 라인과 접속되지 않고 상기 제2 로컬 입/출력 라인에 접속된 제1 더미 입/출력 스위칭부를 포함하는 제2 서브홀 영역을 구비하는 반도체 메모리 장치가 제공된다.
또한, 본 발명은 상기 제2 스위치 제어신호에 응답하여 제3 세그먼트 입/출력 라인과 상기 제2 로컬 입/출력 라인을 선택적으로 연결하기 위한 제4 입/출력 스위칭부와, 상기 제1 세그먼트 입/출력 라인과 접속되지 않고 상기 제1 로컬 입/출력 라인에 접속된 제2 더미 입/출력 스위칭부를 포함하는 제3 서브홀 영역을 더 구비한다.
여기서, 상기 제1 내지 제3 세그먼트 입/출력 라인과 상기 제1 및 제2 로컬 입/출력 라인은 각각 정 라인과 부 라인을 갖는 차동 라인이다.
본 발명에서는 뱅크 지역에 관계없이 모든 서브홀 영역의 입/출력 스위치 회로를 동일한 패턴으로 설계한다. 즉, 뱅크 중간부 지역의 입/출력 스위치 회로의 패턴을 뱅크 상/하부 지역에도 동일하게 적용한다. 이를 위하여 뱅크 상/하부 지역의 서브홀 영역에는 세그먼트 입/출력 라인에 접속되지 않는 더미 입/출력 스위치를 배치한다. 더미 입/출력 스위치는 오동작 방지를 위해 플로팅시키지 않고 소정 전원전압을 인가하는 것이 바람직하다.
전술한 본 발명은 반도체 메모리 장치의 모든 서브홀 영역의 설계 패턴을 단순화하여 레이아웃 작업 시간을 단축하는 효과가 있으며, 동일한 패턴이 반복되기 때문에 공정 에러를 줄여 생산성 및 소자 신뢰도를 개선하는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 뱅크 지역에 따른 서브홀 영역의 형태를 나타낸 도면이다.
서브홀 영역에는 비트라인 분리신호(BISH, BISL) 발생회로(100), 서브워드라인 구동신호(FX0, FX2, FX4, FX6) 발생회로(101), 비트라인 이퀄라이즈신호(BLEQ) 발생회로(102), 비트라인 감지증폭기 구동회로(103), 입/출력 스위치 회로(104A, 104B, 104C)가 존재한다. 이 중 비트라인 분리신호(BISH, BISL) 발생회로(100), 서브워드라인 구동신호(FX0, FX2, FX4, FX6) 발생회로(101), 비트라인 이퀄라이즈신호(BLEQ) 발생회로(102), 비트라인 감지증폭기 구동회로(103) 등은 뱅크 지역에 관계없이 그 형태가 동일하다.
우선, 도 4b를 참조하면, 뱅크 중간부 지역의 서브홀 영역에 배치된 입/출력 스위치 회로(104B)의 경우, 전술한 종래기술의 도 2b와 마찬가지로 세그먼트 입/출 력 라인 이퀄라이즈/프리차지부(502)와 함께 제1 입/출력 스위치(501A)와 제2 입/출력 스위치(501B)를 포함한다.
여기서, 세그먼트 입/출력 라인 이퀄라이즈/프리차지부(502)는 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하며 소오스/드레인이 세그먼트 입/출력 라인(SIO)과 세그먼트 입/출력 라인(SIOB)에 접속된 NMOS 트랜지스터(MN10)와, 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하며 소오스가 세그먼트 입/출력 라인(SIOB)에 접속되고 드레인이 프리차지 전압단(Vpcg)에 접속된 NMOS 트랜지스터(MN11)와, 비트라인 이퀄라이즈 신호(BLEQ)를 게이트 입력으로 하며 소오스가 세그먼트 입/출력 라인(SIO)에 접속되고 드레인이 프리차지 전압단(Vpcg)에 접속된 NMOS 트랜지스터(MN12)를 구비한다.
또한, 제1 입/출력 스위치(501A)는 상위 스위치 제어신호(IOSWU)를 게이트 입력으로 하며 소오스/드레인이 세그먼트 입/출력 라인(SIO)과 상위 로컬 입/출력 라인(LIOU)에 접속된 NMOS 트랜지스터(MN14)와, 상위 스위치 제어신호(IOSWU)를 게이트 입력으로 하며 소오스/드레인이 세그먼트 입/출력 라인(SIOB)과 상위 로컬 입/출력 라인(LIOBU)에 접속된 NMOS 트랜지스터(MN13)로 구현된다.
또한, 제2 입/출력 스위치(501B)는 하위 스위치 제어신호(IOSWD)를 게이트 입력으로 하며 소오스/드레인이 세그먼트 입/출력 라인(SIO)과 하위 로컬 입/출력 라인(LIOD)에 접속된 NMOS 트랜지스터(MN16)와, 하위 스위치 제어신호(IOSWD)를 게이트 입력으로 하며 소오스/드레인이 세그먼트 입/출력 라인(SIOB)과 하위 로컬 입/출력 라인(LIOBD)에 접속된 NMOS 트랜지스터(MN15)로 구현된다.
다음으로, 도 4a를 참조하면, 뱅크 상부 지역의 서브홀 영역에 배치된 입/출력 스위치 회로(104A)의 경우, 세그먼트 입/출력 라인 이퀄라이즈/프리차지부(502)와 함께 상위 스위치 제어신호(IOSWU)에 응답하여 세그먼트 입/출력 라인(SIO, SIOB)과 상위 로컬 입/출력 라인(LIOU, LIOBU)을 연결하기 위한 제1 입/출력 스위치(501A)와, 세그먼트 입/출력 라인(SIO, SIOB)에 접속되지 않은 더미 제2 입/출력 스위치(501C)를 구비한다.
기본적으로, 뱅크 상부 지역의 경우, 세그먼트 입/출력 라인(SIO, SIOB)과 하위 로컬 입/출력 라인(LIOD, LIOBD)과의 연결이 필요 없으나, 세그먼트 입/출력 라인(SIO, SIOB)에 접속되지 않은 더미 제2 입/출력 스위치(501C)를 추가로 배치함으로써 앞서 살펴본 뱅크 중간부 지역과 동일한 레이아웃 패턴을 뱅크 상부 지역에도 적용할 수 있다.
한편, 더미 제2 입/출력 스위치(501C)는 하위 스위치 제어신호(IOSWD)를 게이트 입력으로 하며 소오스가 하위 로컬 입/출력 라인(LIOD)에 접속되고 드레인이 전원전압단(VDDA)에 접속된 NMOS 트랜지스터(MN18)와, 하위 스위치 제어신호(IOSWD)를 게이트 입력으로 하며 소오스가 하위 로컬 입/출력 라인(LIOBD)에 접속되고 드레인이 전원전압단(VDDA)에 접속된 NMOS 트랜지스터(MN17)를 구비한다.
다음으로, 도 4c를 참조하면, 뱅크 하부 지역의 서브홀 영역에 배치된 입/출력 스위치 회로(104C)의 경우, 세그먼트 입/출력 라인 이퀄라이즈/프리차지부(502)와 함께 하위 스위치 제어신호(IOSWD)에 응답하여 세그먼트 입/출력 라인(SIO, SIOB)과 하위 로컬 입/출력 라인(LIOD, LIOBD)을 연결하기 위한 제2 입/출력 스위 치(501B)와, 세그먼트 입/출력 라인(SIO, SIOB)에 접속되지 않은 더미 제1 입/출력 스위치(501D)를 구비한다.
기본적으로, 뱅크 상부 지역의 경우, 세그먼트 입/출력 라인(SIO, SIOB)과 상위 로컬 입/출력 라인(LIOU, LIOBU)과의 연결이 필요 없으나, 세그먼트 입/출력 라인(SIO, SIOB)에 접속되지 않은 더미 제1 입/출력 스위치(501D)를 추가로 배치함으로써 앞서 살펴본 뱅크 중간부 지역과 동일한 레이아웃 패턴을 뱅크 하부 지역에도 적용할 수 있다.
여기서, 더미 제1 입/출력 스위치(501D)는 상위 스위치 제어신호(IOSWD)를 게이트 입력으로 하며 소오스가 상위 로컬 입/출력 라인(LIOU)에 접속되고 드레인이 전원전압단(VDDA)에 접속된 NMOS 트랜지스터(MN20)와, 상위 스위치 제어신호(IOSWU)를 게이트 입력으로 하며 소오스가 상위 로컬 입/출력 라인(LIOBU)에 접속되고 드레인이 전원전압단(VDDA)에 접속된 NMOS 트랜지스터(MN19)를 구비한다.
한편, 더미 제1 입/출력 스위치(501D) 및 더미 제2 입/출력 스위치(501C)의 경우, 그에 대응하는 세그먼트 입/출력 라인(SIO, SIOB)과 로컬 입/출력 라인이 실제 데이터 전송에 관여하지 않기 때문에 플로팅 되어도 큰 문제가 없지만, 혹시 유발될 수 있는 트랜지스터의 오동작을 근본적으로 방지하기 위하여 전원전압(VDDA)으로 터미네이션하는 것이 바람직하다.
도 5a 내지 5c는 각각 도 4a 내지 도 4c에 대응하는 서브홀 영역의 패턴 레이아웃(layout)을 나타낸 도면이다. 여기서, 복수 개의 사각형 영역은 트랜지스터를 나타낸 것이다.
도 5a 내지 도 5c를 참조하면, 콘택 패턴을 제외하고, 3개의 도면의 패턴 레이아웃이 동일함을 확인할 수 있다.
즉, 더미 제1 입/출력 스위치(501D) 및 더미 제2 입/출력 스위치(501C)를 도입함으로써 서브홀 영역의 레이아웃 패턴이 뱅크 지역에 관계없이 일부 콘택(contact) 패턴의 차이를 제외하고 동일해 질 수 있다.
다시 말해, 뱅크 지역에 관계없이 서브홀 영역의 트랜지스터의 배치는 동일하고, 사용하지 않는 더미 제1 입/출력 스위치(501D) 및 더미 제2 입/출력 스위치(501C)에 전원전압(VDDA)을 인가하기 때문에 콘택 패턴은 다소간의 차이를 보인다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
또한, 전술한 실시예에서는 사용되지 않는 더미 입/출력 스위치를 전원전압(VDDA)으로 터미네이션하는 경우를 일례로 들어 설명하였으나, 본 발명은 전원전압(VDDA) 외의 전원전압으로 터미네이션하거나 플로팅시키는 경우에도 적용될 수 있다.
도 1a 내지 도 1c는 반도체 메모리 장치의 일반적인 뱅크 아키텍쳐를 나타낸 도면이다.
도 2a 내지 도 2c는 종래의 뱅크 지역에 따른 서브홀 영역의 형태를 나타낸 도면이다.
도 3a 내지 도 3c는 각각 도 2a 내지 도 2c에 대응하는 서브홀 영역의 패턴 레이아웃(layout)을 나타낸 도면이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 뱅크 지역에 따른 서브홀 영역의 형태를 나타낸 도면이다.
도 5a 내지 도 5c는 각각 도 4a 내지 도 4c에 대응하는 서브홀 영역의 패턴 레이아웃(layout)을 나타낸 도면이다.

Claims (16)

  1. 세그먼트 입/출력 라인;
    상기 세그먼트 입/출력 라인에 대응하는 제1 로컬 입/출력 라인 및 제2 로컬 입/출력 라인;
    제1 스위치 제어신호에 응답하여 상기 세그먼트 입/출력 라인과 상기 제1 로컬 입/출력 라인을 선택적으로 연결하기 위한 입/출력 스위칭부; 및
    상기 세그먼트 입/출력 라인에 접속되지 않고 상기 제2 로컬 입/출력 라인에 접속된 더미 입/출력 스위칭부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 세그먼트 입/출력 라인과 상기 제1 및 제2 로컬 입/출력 라인은 각각 정 라인과 부 라인을 갖는 차동 라인인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 입/출력 스위칭부는,
    소오스/드레인이 상기 세그먼트 입/출력 라인의 정 라인과 상기 제1 로컬 입 /출력 라인의 정 라인에 접속되고, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제1 MOS 트랜지스터와,
    소오스/드레인이 상기 세그먼트 입/출력 라인의 부 라인과 상기 제1 로컬 입/출력 라인의 부 라인에 접속되고, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 더미 입/출력 스위칭부는,
    제2 스위치 제어신호를 게이트 입력으로 하며, 소오스가 상기 제2 로컬 입/출력 라인의 정 라인에 접속된 제3 MOS 트랜지스터와,
    상기 제2 스위치 제어신호를 게이트 입력으로 하며, 소오스가 상기 제2 로컬 입/출력 라인의 부 라인에 접속된 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제3 및 제4 MOS 트랜지스터의 드레인은 전원전압단에 접속된 것을 특징으로 하는 반도체 메모리 장치.
  6. 서브 워드라인 드라이버 블록과 비트라인 감지증폭기 블록이 교차하는 다수의 서브홀 영역을 포함하는 반도체 메모리 장치에 있어서,
    제1 스위치 제어신호에 응답하여 제1 세그먼트 입/출력 라인과 제1 로컬 입/출력 라인을 선택적으로 연결하기 위한 제1 입/출력 스위칭부와, 제2 스위치 제어신호에 응답하여 상기 제1 세그먼트 입/출력 라인과 제2 로컬 입/출력 라인을 선택적으로 연결하기 위한 제2 입/출력 스위칭부를 포함하는 제1 서브홀 영역; 및
    상기 제1 스위치 제어신호에 응답하여 제2 세그먼트 입/출력 라인과 상기 제1 로컬 입/출력 라인을 선택적으로 연결하기 위한 제3 입/출력 스위칭부와, 상기 제2 세그먼트 입/출력 라인과 접속되지 않고 상기 제2 로컬 입/출력 라인에 접속된 제1 더미 입/출력 스위칭부를 포함하는 제2 서브홀 영역
    을 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제2 스위치 제어신호에 응답하여 제3 세그먼트 입/출력 라인과 상기 제2 로컬 입/출력 라인을 선택적으로 연결하기 위한 제4 입/출력 스위칭부와, 상기 제1 세그먼트 입/출력 라인과 접속되지 않고 상기 제1 로컬 입/출력 라인에 접속된 제2 더미 입/출력 스위칭부를 포함하는 제3 서브홀 영역을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 내지 제3 세그먼트 입/출력 라인과 상기 제1 및 제2 로컬 입/출력 라인은 각각 정 라인과 부 라인을 갖는 차동 라인인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 입/출력 스위칭부는,
    소오스/드레인이 상기 제1 세그먼트 입/출력 라인의 정 라인과 상기 제1 로컬 입/출력 라인의 정 라인에 접속되고, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제1 MOS 트랜지스터와,
    소오스/드레인이 상기 제1 세그먼트 입/출력 라인의 부 라인과 상기 제1 로컬 입/출력 라인의 부 라인에 접속되고, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 입/출력 스위칭부는,
    소오스/드레인이 상기 제1 세그먼트 입/출력 라인의 정 라인과 상기 제2 로컬 입/출력 라인의 정 라인에 접속되고, 상기 제2 스위치 제어신호를 게이트 입력으로 하는 제3 MOS 트랜지스터와,
    소오스/드레인이 상기 제1 세그먼트 입/출력 라인의 부 라인과 상기 제2 로컬 입/출력 라인의 부 라인에 접속되고, 상기 제2 스위치 제어신호를 게이트 입력으로 하는 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 제3 입/출력 스위칭부는,
    소오스/드레인이 상기 제2 세그먼트 입/출력 라인의 정 라인과 상기 제1 로컬 입/출력 라인의 정 라인에 접속되고, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제1 MOS 트랜지스터와,
    소오스/드레인이 상기 제2 세그먼트 입/출력 라인의 부 라인과 상기 제1 로컬 입/출력 라인의 부 라인에 접속되고, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 더미 입/출력 스위칭부는,
    상기 제2 스위치 제어신호를 게이트 입력으로 하며, 소오스가 상기 제2 로컬 입/출력 라인의 정 라인에 접속된 제3 MOS 트랜지스터와,
    상기 제2 스위치 제어신호를 게이트 입력으로 하며, 소오스가 상기 제2 로컬 입/출력 라인의 부 라인에 접속된 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제3 및 제4 MOS 트랜지스터의 드레인은 전원전압단에 접속된 것을 특징으로 하는 반도체 메모리 장치.
  14. 제8항에 있어서,
    상기 제4 입/출력 스위칭부는,
    소오스/드레인이 상기 제3 세그먼트 입/출력 라인의 정 라인과 상기 제2 로컬 입/출력 라인의 정 라인에 접속되고, 상기 제2 스위치 제어신호를 게이트 입력으로 하는 제1 MOS 트랜지스터와,
    소오스/드레인이 상기 제3 세그먼트 입/출력 라인의 부 라인과 상기 제2 로 컬 입/출력 라인의 부 라인에 접속되고, 상기 제2 스위치 제어신호를 게이트 입력으로 하는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제2 더미 입/출력 스위칭부는,
    소오스가 상기 제1 로컬 입/출력 라인의 정 라인에 접속되고, 드레인이 전원전압단에 접속되며, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제3 MOS 트랜지스터와,
    소오스가 상기 제1 로컬 입/출력 라인의 부 라인에 접속되고, 드레인이 상기 전원전압단에 접속되며, 상기 제1 스위치 제어신호를 게이트 입력으로 하는 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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