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KR100927785B1 - 반도체 소자의 커패시터 형성 방법 - Google Patents

반도체 소자의 커패시터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 형성 방법에 있어서, 플라즈마(Plasma) 처리와 후속 열처리에 의한 메탈 실리사이드(Metal Silicide) 응집 활성화 공정을 통해 하부 전극의 메탈 실리사이드를 큰 그레인(Large Grain) 구조로 형성하여 하부전극의 면적을 증대할 수 있고, 커패시터(Capacitor) 제조 공정에 있어서 충분한 소자 마진을 확보할 수 있는 반도체 소자의 커패시터 형성 방법을 제공한다.
메탈 실리사이드, 응집, 하부전극, 고 유전율

Description

반도체 소자의 커패시터 형성 방법{Method of forming a capacitor in a semiconductor device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 커패시터 형성 방법을 설명하기 위한 단면도들 이다.
도 2a 내지 도 2c는 본 발명에 따른 메탈 실리사이드 응집 활성화 공정을 실시한 SEM 사진들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 구조물 12 : 플러그
14 : 베리어 층 16 : 하부 금속층
18 : 하부 전극 20 : 메탈 실리사이드
22 : 산화막 24 : 유전체막
26 : 상부 전극
본 발명은 반도체 소자의 커패시터 형성 방법에 관한 것으로, 특히 0.18㎛ 이하 테크(Tech)의 반도체 소자의 커패시터 형성 방법에 관한 것이다.
반도체 소자의 커패시터 형성시에 높은 유전상수를 갖는 유전체막을 사용하기 위해서는 금속 또는 금속 산화막 계열의 물질을 포함하는 하부 전극을 형성 한다. 이는 높은 유전율의 유전체막과 실리콘과의 이상 반응에 의한 기생 커패시턴스 발생하게 되어 반도체 소자의 동작에 악영향을 미치게 되기 때문이다. 이 때문에. 일반적으로, 커패시터의 정전용량을 높이기 위해 실시하는 준안정 폴리실리콘(Metastable Poly Silicon; MPS) 공정을 하부전극에 적용하는 것이 불가능하며, 단지 커패시터의 유전체막 두께만으로 정전용량(Capacitance)을 조절하게 된다. 유전체막의 두께만으로 정전용량을 조절하기 때문에 소자 구현시 공정 마진이 부족하게 되고, 공정 마진이 없는 반도체 소자의 커패시터 형성은 커패시터의 재충전 특성을 저하시켜 전체적인 반도체 소자의 수율저하를 발생시킨다. 또한, 유전체막의 두께가 한계에 도달한 경우(더이상 유전체막을 줄일 수 없는 두께) 고유전율의 유전체막 물질의 변경과 같은 치명적인 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 메탈 실리사이드를 하부 표면 에너지 제어 및 열처리 조건을 조절하여 메탈 실리사이드의 표면이 2 차원 막형태에서, 3차원 섬형태로 성장시켜 하부금속 배선의 표면적을 증가 시킬 수 있는 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플러그가 형성된 반도체 구조물 상에 하부전극을 형성하는 단계와, 상기 하부전극 표면의 원자 결합력을 약하게 하기 위하여 플라즈마 표면처리 공정을 실시하는 단계와, 상기 하부전극 표면에 메탈 실리사이드층을 증착하는 단계와, 전체 구조 상부에 산화막을 증착하는 단계와, 열처리 공정을 실시하여 상기 메탈 실리사이드층을 응집시켜 반구형 그레인 구조의 메탈 실리사이드 층을 형성하는 단계와, 상기 산화막을 식각여 제거하는 단계 및 전체 구조 상부에 유전체막과 상부전극을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 커패시터 형성 방법을 설 명하기 위한 단면도들 이다.
도 1a 및 도 1b를 참조하면, 폴리 실리콘 플러그(12)가 형성된 반도체 구조물(10) 상부에 하부 구조물 또는 폴리 실리콘 플러그(12)를 보호와 금속 확산을 방지하기 위한 베리어 층(14)을 형성한다. 전체 구조 상부에 하부 금속층(16)을 증착한 다음 패터닝 하여 상기 폴리 실리콘 플러그(12) 상부에 하부 전극(18)을 형성한다. 전체 구조 상부에 플라즈마 처리를 실시한다.
구체적으로, 하부 금속층(16)는 TiN막, 티탄-산화막(Ti-Oxide), 루테늄(Ru)막, 루테늄-산화막(Ru-Oxide), 이리듐(Ir)막, 및 이리듐-산화막(Ir-Oxide)의 그룹으로부터 선택된 어느 한 박막을 사용하여 1000 내지 3000Å 두께로 증착한다. 상기 하부 금속층(16) 상에 감광막을 도포한 다음 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 상기 하부 금속층(16)과 베리어층(14)을 제거함으로써 하부 전극(18)을 형성한다.
플라즈마 처리는 10-3 내지 10-5 torr의 압력, 100내지 5000 와트(W)의 고주파 파워와 100 내지 600℃의 온도 하에서 Ar, N2 또는 NH3 가스를 사용하여 실시하고, 플라즈마 처리의 목적은 후속 공정에 의해 생성되는 메탈 실리사이드층 성장 활성화를 유도하기 위해 하부 전극(18) 표면의 원자의 결합을 약하게 한다.
도 1c를 참조하면, 하부 전극(18) 상부에 단차를 따라 하부 전극(18)의 표면적을 넓히기 위한 메탈 실리사이드층(20)을 증착한 다음 식각공정을 실시하여 상기 반도체 구조물(10) 상에 형성된 메탈 실리사이드층(20)을 제거한다(하부 전극(18)의 측벽과 상부에 메탈 실리사이드층(20)을 잔류). 메탈 실리사이드층(20)은 TiSi2 또는 CoSi2 또는 MoSi2의 박막을 사용한다.
도 2a 내지 도 2c는 본 발명에 따른 메탈 실리사이드 응집 활성화 공정을 실시한 SEM 사진들이다.
도 1d, 도 2a 내지 도 2c를 참조하면, 전체 구조 상부에 산화막(20)을 증착한 다음 메탈 실리사이드 응집 활성화 공정을 실시하여 메탈 실리사이드층(20)을 응집시켜 반구형 그래인 구조로 그 구조를 변경함으로써 하부 전극(18)의 표면을 확장한다.
구제적으로, 산화막(20)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass) 또는 PE-TEOS(Plasma Enhansed - Tetra Ethyle Ortho Silicate)을 이용하여 형성한다. 메탈 실리사이드 응집 활성화 공정은 400 내지 800℃의 온도와 N2 또는 O2 가스 분위기 하에서, 노를 이용한 열처리 또는 급속 열처리를 실시하여, 2차원 적으로 성장 완료된 메탈 실리사이드층(20)을 3차원 섬(Island)형태로 전이시키게 된다. 이는 플라즈마 처리를 통해 원자 결합력이 약해진 하부전극(18) 표면에 증착된 메탈 실리사이드층(20)에 열처리공정을 실시함으로써, 메탈 실리사이드층(20)의 표면 형성 조건이 바뀌게 된다(반구형 그레인 구조). 즉, 메탈 실리사이드층(20) 하부의 표면 에너지를 낮게 해줌으로써 상대적으로 메탈 실리사이드층(20)의 표면에너지가 높아져 메탈 실리사이드층(20)의 금속들의 응집이 일어나게 된다. 도 2a 내지 도 2c에서와 같이 열처리 조건을 달리하여 면적에 대한 증가율을 조절할 수 있게 된다. 도 2a 보다 도 2b의 SEM 사진이 표면적의 응집이 더 발생하였고, 도 2c의 SEM 사진을 보면 금속 알갱이의 응집이 도 2a 또는 도 2b보다 더욱 크게 작용하여 금속의 알갱이가 크게 나타난 것을 볼 수 있다.
이러한, 3차원 섬 성장 메카니즘(Mechanism)은 하부 전극(18)과 메탈 실리사이드층(20)의 측면, 혹은 메탈 실리사이드층(20)과 하부 전극(18)의 상부 계면에서 메탈 실리사이드 그룹 플로인(Group Flowing)이 근간이 되어 표면 에너지가 최소화된 위치에 큰 그레인(Large Grain)이 형성된다.
도 1e를 참조하면, 산화막(22)을 식각한 다음 고유전율의 유전체막(24)과 상부 전극(26)을 형성한다. 구체적으로, 산화막(22)의 식각은 버퍼드 옥사이드 에치(Bufferde Oxide Etch: BOE) 또는 딜루트 에이치에프(Dilute HF; DHF)를 이용한 습식공정을 실시하여 제거한다. 산화막(22) 식각시, 메탈 실리사이드 응집 활성화 공정에서 발생할 수 있는 금속산화막 또는 SiO2 등의 부산물도 함께 제거하여 후속 고유전율의 유전체막(24) 증착시 이상반응을 방지한다. 유전체막(24)은 높은 유전율을 갖는 Ta2O5, TiON, BST, STO 및 PZT 중에서 어느 한 박막을 사용한다.
상술한 바와 같이, 본 발명은 플라즈마 처리와 후속 열처리에 의한 메탈 실리사이드 응집 활성화 공정을 통해 하부 전극의 메탈 실리사이드를 큰 그레인 구조 로 형성하여 하부전극의 면적을 증대할 수 있고, 커패시터 제조 공정에 있어서 충분한 소자 마진을 확보할 수 있다.
또한, 하부전극의 면적 증가로 인해 커패시터의 크기를 작게 할 수 있고, 전체적인 반도체 소자의 크기를 감소할 수 있어서, 생산 단가를 낮출 수 있다.

Claims (6)

  1. 플러그가 형성된 반도체 구조물 상에 하부전극을 형성하는 단계;
    상기 하부전극 표면의 원자 결합력을 약하게 하기 위하여 플라즈마 표면처리 공정을 실시하는 단계;
    상기 하부전극 표면에 메탈 실리사이드층을 증착하는 단계;
    전체 구조 상부에 산화막을 증착하는 단계;
    열처리 공정을 실시하여 상기 메탈 실리사이드층을 응집시켜 반구형 그레인 구조의 메탈 실리사이드 층을 형성하는 단계;
    상기 산화막을 식각하여 제거하는 단계; 및
    전체 구조 상부에 유전체막과 상부전극을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 표면처리 공정은 10-3 내지 10-5 torr의 압력, 100 내지 5000 와트(W)의 고주파 파워와 100 내지 600℃의 온도 하에서 Ar, N2 또는 NH3 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 열처리 공정은 400 내지 800℃의 온도와 N2 또는 O2 가스 분위기 하에서, 퍼니스를 이용한 열처리 또는 급속 열처리를 실시하는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 하부전극은,
    TiN막, 티탄-산화막, 루테늄막, 루테늄-산화막, 이리듐막 및 이리듐-산화막의 그룹으로부터 선택된 어느 한 박막이며, 1000 내지 3000Å 두께를 갖는 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 메탈 실리사이드층은 TiSi2 또는 CoSi2 또는 MoSi2 인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
  6. 제 1 항에 있어서,
    상기 유전체막은 Ta2O5막, TiON막, BST막, STO막, 및 PZT막의 그룹으로부터 선택된 어느 한 박막인 것을 특징으로 하는 반도체 소자의 커패시터 형성 방법.
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