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KR100920379B1 - 액정표시장치 - Google Patents

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KR100920379B1
KR100920379B1 KR1020020069691A KR20020069691A KR100920379B1 KR 100920379 B1 KR100920379 B1 KR 100920379B1 KR 1020020069691 A KR1020020069691 A KR 1020020069691A KR 20020069691 A KR20020069691 A KR 20020069691A KR 100920379 B1 KR100920379 B1 KR 100920379B1
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Abstract

본 발명은 화질을 향상시킬 수 있도록 한 액정표시장치에 관한 것으로, i(i는 자연수)번째 게이트라인으로부터의 제1 게이트신호에 따라 턴-온되는 제 1박막트랜지스터, 상기 i번째 게이트라인에 상기 제1 게이트신호보다 펄스폭이 넓은 제2 게이트신호가 공급되고 i+1번째 게이트라인에 상기 제1 게이트신호가 공급될 때 턴-온되는 상기 제 2박막 트랜지스터, 상기 제 2박막 트랜지스터가 턴-온될 때 데이터라인으로부터의 제 1비디오신호를 충전하는 제 1액정 캐패시터, 및 상기 제 1액정 캐패시터에 접속된 제 1스토리지 캐패시터를 포함하는 제 1액정셀; 및 상기 i번째 게이트라인에 공급되는 상기 제2 게이트신호에 따라 턴-온되는 제 3박막 트랜지스터, 상기 제 3박막 트랜지스터가 턴-온될 때 상기 데이터라인으로부터의 제 2비디오신호를 충전하는 제 2액정 캐패시터, 및 상기 제 2액정 캐패시터에 접속된 제 2스토리지 캐패시터를 포함하는 제2 액정셀을 구비한다. 상기 제 1액정셀 및 제 2액정셀은 컬럼라인 단위로 교번되게 위치되며, 상기 제 1액정셀에 존재하는 캐패시터들의 캐패시턴스 합이 상기 제 2액정셀에 존재하는 캐패시터들의 캐패시턴스 합과 동일하다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}
도 1은 종래의 액정표시장치를 개략적으로 나타내는 도면.
도 2는 종래의 다른 실시예에 의한 액정표시장치를 개략적으로 나타내는 도면.
도 3은 도 2에 도시된 액정표시장치에 공급되는 구동파형을 나타내는 파형도.
도 4는 본 발명의 실시예에 의한 액정표시장치를 나타내는 도면.
도 5는 도 4에 도시된 박막 트랜지스터의 구조를 나타내는 도면.
도 6a 및 도 6b는 도 4에 도시된 스토리지 캐패시터의 구조를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
2,8 : 액정패널 4,10 : 데이터 드라이버
6,12 : 게이트 드라이버 20,22 : 액정셀
30 : 게이트전극 32 : 게이트절연층
34 : 활성층 36 : 오믹 접촉층
38 : 드레인전극 40 : 소오스전극
본 발명은 액정표시장치에 관한 것으로 특히, 화질을 향상시킬 수 있도록 한 액정표시장치에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소 매트릭스를 가지는 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다. 구동회로는 화상정보가 표시패널에 표시되도록 화소 매트릭스를 구동하게 된다.
도 1은 종래의 액정표시장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 액정표시장치는 액정패널(2)과, 액정패널(2)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(4)와, 액정패널(2)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(6)를 구비한다.
액정패널(2)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속되고 매트릭스 형태로 배열되어진 액정셀들을 구비한다.
게이트 드라이버(6)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트 라인들(GL0 내지 GLn)에 순차적으로 게이트신호를 공급한다. 데이터 드 라이버(4)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 게이트라인들(GL0 내지 GLn)에 게이트신호가 공급되는 1수평주기마다 1수평라인분의 비디오신호를 데이터라인들(DL1 내지 DLm)로 공급한다.
박막 트랜지스터(TFT)는 게이트라인(GL0 내지 GLn)으로부터의 게이트신호에 응답하여 데이터라인(DL1 내지 DLm)으로부터의 데이터를 액정셀로 공급한다. 액정셀은 액정을 사이에 두고 대면하는 공통전극과, 박막 트랜지스터(TFT)에 접속된 화소전극으로 구성되므로 등가적으로 액정 캐패시터(Clc)로 표시될 수 있다. 이러한 액정셀은 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때 까지 유지시키기 위하여 이전단 게이트라인에 접속된 스토리지 캐패시터(도시되지 않음)를 포함한다.
이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 위치되기 때문에 데이터라인들(DL1 내지 DLm)의 수만큼(즉 m개) 수직라인을 형성한다. 다시 말하여, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다.
여기서 알수 있듯이, 종래에는 m개의 수직라인의 액정셀들을 구동하기 위하여 m개의 데이터라인들(DL1 내지 DLm)을 필요로한다. 따라서, 종래에는 액정패널(2)을 구동하기 위하여 다수의 데이터라인들(DL1 내지 DLm)이 형성되고, 이에 따라 공정시간 및 제조비용이 낭비되는 단점이 있다. 이와 같은 단점을 극복하기 위하여 도 2와 같은 액정표시장치가 제안되었다.
도 2를 참조하면, 종래의 다른 실시예에 의한 액정표시장치는 액정패널(8) 과, 액정패널(8)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(10)와, 액정패널(8)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(12)를 구비한다.
액정패널(8)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(9) 및 제 2액정셀(11)들을 구비한다. 제 1액정셀(9)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(11)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(9) 및 제 2액정셀(11)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 종래의 다른 실시예에 의한 액정표시장치는 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다.
한편, 제 1액정셀(9)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 드레인단자는 i+1번째 게이트라인(GLi+1)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 소오스단자에 접속됨과 아울러 드레인단자는 인접된 데이터라인(DL)에 접속되고, 소오스단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. 여기서, 액정 캐피시터(Clc)는 액정을 사이에 두고 대면하는 공통전극과, 제 2박막 트랜지스터(TFT2)에 접속된 화소전극을 등가적으로 나타내어 표시된다.
제 2액정셀(11)은 제 3박막 트랜지스터(TFT3)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 드레인단자는 인접된 데이터라인(DL)에 접속되고, 소오스단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
게이트 드라이버(12)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 2게이트신호(SP2) 및 제 1게이트신호(SP1)를 순차적으로 공급한다. 여기서, 제 2게이트신호(SP2)는 제 1게이트신호(SP1)보다 넓은 폭을 갖는다. 데이터 드라이버(10)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다.
이와 같은 종래의 다른 실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다.
도 3을 참조하면, 게이트 드라이버(12)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다.
제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(9)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(9)에 형성된 제 1박막 트랜지스터(TFT1)의 드레인단자로 공급된다. 이때, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)에 의해 제 1박막 트랜지스터(TFT1)가 턴-온되기 때문에 제 1박막 트랜지스터(TFT1)의 드레인단자로 공급된 제 1게이트신호(SP1)는 제 2박막 트랜지스터(TFT2)의 게이트단자로 공급되어 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 제 2박막 트랜지스터(TFT2)가 턴-온되면 데이터라인(DL)으로 공급되는 제 1비디오신호(DA)가 제 1액정셀(9)의 액정 캐패시터(Clc)로 공급된다. 즉, 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)에 형성된 제 1액정셀(9)들에 제 1비디오신호(DA)가 공급된다.
이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 접속된 제 3박막 트랜지스터(TFT3)가 턴-온된다. 제 3박막 트랜지스터(TFT3)가 턴-온되면 제 2기간(TB)동안 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀(11)로 공급된다.
즉, 종래의 다른 실시예에 의한 액정표시장치에 의하면 하나의 데이터라인(DL)을 이용하여 좌/우로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)을 구동할 수 있다.
하지만, 이와 같은 종래의 다른 실시예에 의한 액정표시장치는 제 1액정셀(9) 및 제 2액정셀(11)간 구동조건의 차이에 의하여 세로 딤(dim) 현상이 발생된다. 이를 상세히 설명하면, 제 1액정셀(9)은 2개의 박막 트랜지스터(TFT1,TFT2)를 포함하고, 제 2액정셀(11)은 1개의 박막 트랜지스터(TFT3)를 포함한다. 이와 같이 제 1액정셀(9) 및 제 2액정셀(11)간에 포함되어 있는 박막 트랜지스터의 수가 상이하게 되면, 제 1액정셀(9)에 형성되는 캐패시턴스 값과 제 2액정셀(11)에 형성되는 캐패시턴스값이 상이해진다. 이와 같이 제 1액정셀(9) 및 제 2액정셀(11) 간의 상이한 캐패시턴스에 의하여 구동조건의 차이가 발생되고, 이에 따라 액정패널(8)에 세로 딤 현상이 발생되는 문제점이 있다.
따라서, 본 발명의 목적은 화질을 향상시킬 수 있도록 한 액정표시장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 액정표시장치는 i(i는 자연수)번째 게이트라인으로부터의 제1 게이트신호에 따라 턴-온되는 제 1박막트랜지스터, 상기 i번째 게이트라인에 상기 제1 게이트신호보다 펄스폭이 넓은 제2 게이트신호가 공급되고 i+1번째 게이트라인에 상기 제1 게이트신호가 공급될 때 턴-온되는 상기 제 2박막 트랜지스터, 상기 제 2박막 트랜지스터가 턴-온될 때 데이터라인으로부터의 제 1비디오신호를 충전하는 제 1액정 캐패시터, 및 상기 제 1액정 캐패시터에 접속된 제 1스토리지 캐패시터를 포함하는 제 1액정셀; 및 상기 i번째 게이트라인에 공급되는 상기 제2 게이트신호에 따라 턴-온되는 제 3박막 트랜지스터, 상기 제 3박막 트랜지스터가 턴-온될 때 상기 데이터라인으로부터의 제 2비디오신호를 충전하는 제 2액정 캐패시터, 및 상기 제 2액정 캐패시터에 접속된 제 2스토리지 캐패시터를 포함하는 제2 액정셀을 구비한다.
상기 제 1액정셀 및 제 2액정셀은 컬럼라인 단위로 교번되게 위치되며, 상기 제 1액정셀에 존재하는 캐패시터들의 캐패시턴스 합이 상기 제 2액정셀에 존재하는 캐패시터들의 캐패시턴스 합과 동일하다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
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이하 도 4 내지 도 6b를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 액정표시장치를 나타내는 도면이다. 이와 같은 본 발명의 실시예에 의한 액정표시장치는 도 2에 도시된 종래의 액정표시장치와 동일한 구조 및 동일한 구동파형을 공급받는다. 다만, 도 4에 도시된 본 발명의 실시예에 의한 액정표시장치에서는 액정셀들(20,22)에 등가적으로 형성되어 있는 스토리지 캐패시터(Cst1,Cst2)등을 추가로 도시하였다.
이와 같은 도 4의 액정표시장치는 제 1액정셀(20) 및 제 2액정셀(22)을 구비하며, 제 1액정셀(20) 및 제 2액정셀(22)은 컬럼라인마다 교번되도록 형성된다. 또한 하나의 데이터라인(DL)을 사이에 두고 인접되게 형성되어 있는 제 1액정셀(20) 및 제 2액정셀(22)은 하나의 데이터라인(DLi)에 의하여 구동된다.
한편, 제 1액정셀(20)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 제 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 드레인단자는 i+1번째 게이트라인(GLi+1)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 소오스단자에 접속됨과 아울러 드레인단자는 인접된 데이터라인(DL)에 접속되고, 소오스단자는 액정 캐패시터(Clc1)(즉, 화소전극) 및 스토리지 캐패시터(Cst1)에 접속된다. 여기서, 액정 캐피시터(Clc1)는 액정을 사이에 두고 대면하는 공통전극과, 제 2박막 트랜지스터(TFT2)에 접속된 화소전극을 등가적으로 나타내어 표시된다.
제 2액정셀(11)은 제 3박막 트랜지스터(TFT3)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 드레인단자는 인접된 데이터라인(DL)에 접속되고, 소오스단자는 액정 캐패시터(Clc2)(즉, 화소전극)에 접속된다.
이와 같은 본 발명의 실시예에서 제 1액정셀(20) 및 제 2액정셀(22)의 박막 트랜지스터들(TFT1,TFT2,TFT3)의 게이트와 소오스전극 간에 등가적으로 형성되는 게이트-소오스 캐패시터(Cgs1,Cgs2,Cgs3)는 수학식 1에 의하여 결정된다.
1/Cgs1 + 1/Cgs2 = 1/Cgs3 (and) Cgs1 > Cgs2
단, 수학식 1에서 제 1액정셀(20)의 스토리지 캐패시터(Cst1) 및 액정 캐패 시터(Clc1)는 제 2액정셀(20)의 스토리지 캐패시터(Cst2) 및 액정 캐패시터(Clc2)와 동일한 캐패시턴스를 갖는다. 따라서, 설계자는 제 1액정셀(20) 및 제 2액정셀(22)의 스토리지 캐패시터(Cst1,Cst2) 및 액정 캐패시터(Clc1,Clc2)가 동일한 캐패시턴스를 갖도록 설계한 후 수학식 1을 만족하도록 제 1액정셀(20) 및 제 2액정셀(22)을 형성한다.
이와 같이, 수학식 1을 만족하도록 제 1액정셀(20) 및 제 2액정셀(22)이 형성되면 제 1 및 제 2액정셀(20,22)이 동일한 캐패시턴스를 갖고, 이에 따라 액정패널의 화질을(즉, 세로 딤 현상을 방지할 수 있다) 향상시킬 수 있다. 다시 말하여, 본 발명에 의하면 제 1액정셀(20) 및 제 2액정셀(22)이 동일한 구동조건을 갖도록 하여 화질을 향상시킬 수 있다. 한편, 제 1박막 트랜지스터(TFT1)의 게이트-소오스 캐패시터(Cgs1)는 제 2박막 트랜지스터(TFT2)의 게이트-소오스 캐패시터(Cgs2) 보다 항상 크게 설정된다.
이를 상세히 설명하면, 제 1박막 트랜지스터(TFT1)는 다음단에 공급되는 게이트신호를 제 2박막 트랜지스터(TFT2)로 공급한다. 제 2박막 트랜지스터(TFT2)는 제 1박막 트랜지스터(TFT1)를 통해 게이트신호가 공급될 때 데이터라인(DL)으로 공급되는 비디오신호를 액정 캐패시터(Clc) 및 스토리지 캐패시터(Cst1)로 공급한다. 이때, 게이트신호의 전압치의 절대값은 데이터라인으로 공급되는 비디오신호의 전압치의 절대값보다 높게 설정되므로(즉, 제 1박막 트랜지스터(TFT1)에 높은 전류가 공급되므로) 제 1박막 트랜지스터(TFT1)의 게이트-소오스 캐패시터(Cgs1)가 제 2박막 트랜지스터(Cgs2)의 게이트-소오스 캐패시터(Cgs2)보다 크게 설정된다.
한편, 제 1박막 트랜지스터(TFT1)가 제 2박막 트랜지스터(TFT2)보다 높은 전류를 공급하기 위하여 도 5에 도시된 게이트전극(30)의 길이를 조절할 수 있다. 도 5을 참조하여 상세히 설명하면, 일반적으로 박막 트랜지스터들(TFT1,TFT2,TFT3)은 게이트전극(30)과, 게이트전극(30) 상에 형성되는 게이트 절연층(32), 게이트 절연층(32) 상에 일부 형성되는 활성층(34)과, 활성층(34)의 중심부를 제외한 부분에 형성되는 오믹 접촉층(36) 및 오믹 접촉층(36) 상에 형성되는 드레인 및 소오스전극(38,40)을 구비한다. 이때, 제 1박막 트랜지스터(TFT1)의 게이트전극(30)의 길이가 제 2박막 트랜지스터(TFT2)의 게이트전극(30)의 길이보다 작게 형성한다. 이와 같이 제 1박막 트랜지스터(TFT1)의 게이트전극(30)의 길이가 작게 형성되면, 도시되지 않은 백라잇으로부터 많은 빛을 공급받게 되어 제 1박막 트랜지스터(TFT2)보다 높은 전류를 흘릴 수 있다.
한편, 본 발명에서는 제 1액정셀(20) 및 제 2액정셀(22)의 구동조건을 동일하게 설정해주기 위하여 수학식 2에 의하여 제 1액정셀(20) 및 제 2액정셀(22)의 캐패시턴스값을 동일하게 설정할 수 있다.
Cgs1 + Cgs2 + Cst1 + Clc1 = Cgs3 + Cst2 + Clc2
(and) 1/Cgs1 + 1/Cgs2 = 1/Cgs3 (and) Cgs1 > Cgs2
수학식 2에서는 제 1액정셀(20)의 캐패시턴스의 합이 제 2액정셀(22)의 캐패시턴스의 합과 동일하게 설정되게 된다. 이와 같은 수학식 2는 수학식 1의 조건에 서 제 1액정셀(20)의 스토리지 캐패시터(Cst1) 및 액정 캐패시터(Clc1)의 값과 제 2액정셀(22)의 스토리지 캐패시터(Cst2) 및 액정 캐패시터(Clc2)의 값이 상이하게 설정되는 것이다. 실제로, 제 1액정셀(20)에는 2개의 박막 트랜지스터(TFT1,TFT2)가 포함되고, 제 2액정셀(22)에는 1개의 박막 트랜지스터(TFT3)가 포함되기 때문에 제 1액정셀(20)에 포함되어 있는 화소전극의 크기가 제 2액정셀(22)에 포함되어 있는 화소전극의 크기보다 크게 설정된다. 따라서, 제 2액정셀(22)에 포함되어 있는 액정 캐패시터(Clc2)의 캐패시턴스는 제 1액정셀(20)에 포함되어 있는 액정 캐패시터(Clc1)의 캐패시턴스 값보다 크게 설정된다.
따라서, 수학식 2의 조건을 만족하기 위해서는 제 1액정셀(20)에 포함되어 있는 스토리지 캐패시터(Cst1)의 캐패시턴스의 값이 제 2액정셀(22)에 포함되어 있는 스토리지 캐패시터(Cst2)의 캐패시턴스의 값보다 크게 설정된다. 다시 말하여, 액정 캐패시터(Clc)의 캐패시턴스 차이만큼 제 1액정셀(20)에 포함되어 있는 스토리지 캐패시터(Cst1)의 캐패시턴스의 값을 크게 설정하여 수학식 2를 만족하는 제 1 및 제 2액정셀(20,22)을 형성하게 된다.
제 1 및 제 2액정셀(20,22)이 수학식 2를 만족하게 형성되면 제 1 및 제 2액정셀이 동일한 구동조건으로 구동하게 되고, 이에 따라 화질을 향상시킬 수 있다. 한편, 스토리지 캐패시터(Cst1,Cst2)의 캐패시턴스 값을 조절하기 위하여 도 6a 및 도 6b와 같이 스토리지 캐패시터(Cst1,Cst2)의 구조를 변경하여 캐패시턴스의 값을 조절할 수 있다. 이를 상세히 설명하면, 먼저 제 1액정셀(20)에 포함되어 있는 스토리지 캐패시터(Cst1)는 도 6a와 같이 게이트전극(30)과, 게이트전극(30) 상에 형 성되어 있는 게이트절연층(32) 및 게이트 절연층(32) 상에 형성된 드레인/소오스전극(38,40)으로 구성된다. 반면에, 제 2액정셀(22)에 포함되어 있는 스토리지 캐패시터(Cst2)는 도 6b와 같이 게이트전극(30)과, 게이트전극(30) 상에 형성되는 게이트 절연층(32), 게이트 절연층(32) 상에 일부 형성되는 활성층(34)과, 활성층(34) 상에 형성되는 오믹 접촉층(36) 및 오믹 접촉층(36) 상에 형성되는 드레인/소오스전극(38,40)으로 구성된다. 이와 같이, 제 1 및 제 2액정셀(20,22)에 포함되어 있는 스토리지 캐패시터(Cst1,Cst2)의 구조가 상이해지면, 캐패시턴스 값도 상이해진다. 실제로, 스토리지 캐패시터(Cst1,Cst2)가 도 6a 및 도 6b의 구조를 가질 때 제 1액정셀(20)에 포함되어 있는 스토리지 캐패시터(Cst1) 값이 크게 설정되고, 이에 따라 수학식 2를 만족하는 제 1 및 제 2액정셀(20,22)을 형성할 수 있다.
상술한 바와 같이, 본 발명에 따른 액정표시장치에 의하면 서로 다른 형태로 형성된 제 1액정셀 및 제 2액정셀의 캐패시턴스값을 동일하게 설정하여 화질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. i(i는 자연수)번째 게이트라인으로부터의 제1 게이트신호에 따라 턴-온되는 제 1박막트랜지스터, 상기 i번째 게이트라인에 상기 제1 게이트신호보다 펄스폭이 넓은 제2 게이트신호가 공급되고 i+1번째 게이트라인에 상기 제1 게이트신호가 공급될 때 턴-온되는 상기 제 2박막 트랜지스터, 상기 제 2박막 트랜지스터가 턴-온될 때 데이터라인으로부터의 제 1비디오신호를 충전하는 제 1액정 캐패시터, 및 상기 제 1액정 캐패시터에 접속된 제 1스토리지 캐패시터를 포함하는 제 1액정셀; 및
    상기 i번째 게이트라인에 공급되는 상기 제2 게이트신호에 따라 턴-온되는 제 3박막 트랜지스터, 상기 제 3박막 트랜지스터가 턴-온될 때 상기 데이터라인으로부터의 제 2비디오신호를 충전하는 제 2액정 캐패시터, 및 상기 제 2액정 캐패시터에 접속된 제 2스토리지 캐패시터를 포함하는 제2 액정셀을 구비하고,
    상기 제 1액정셀 및 제 2액정셀은 컬럼라인 단위로 교번되게 위치되며,
    상기 제 1액정셀에 존재하는 캐패시터들의 캐패시턴스 합이 상기 제 2액정셀에 존재하는 캐패시터들의 캐패시턴스 합과 동일한 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 제 1박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs1', 상기 제 2박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs2', 상기 제 3박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs3'이라 할 때, 1/Cgs1 + 1/Cgs2 = 1/Cgs3를 만족하는 것을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서,
    상기 제 1박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs1', 상기 제 2박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs2', 상기 제 1스토리지 캐패시터의 캐패시턴스를 'Cst1', 상기 제 1액정 캐패시터의 캐패시턴스를 'Clc1', 상기 제 3박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs3', 상기 제 2스토리지 캐패시터의 캐패시턴스를 'Cst2', 상기 제 2액정 캐패시터의 캐패시턴스를 'Clc2'라 할 때, Cgs1 + Cgs2 + Cst1 + Clc1 = Cgs3 + Cst2 + Clc2과, 1/Cgs1 + 1/Cgs2 = 1/Cgs3을 만족하는 것을 특징으로 하는 액정표시장치.
  4. 제 2항 또는 제 3항에 있어서,
    상기 제 1박막 트랜지스터는,
    상기 i번째 게이트라인에 접속된 게이트전극;
    상기 i+1번째 게이트라인에 접속된 드레인전극; 및
    상기 제 2박막 트랜지스터의 게이트전극에 접속된 소오스전극을 구비하고,
    상기 제 2박막 트랜지스터는,
    상기 제 1박막 트랜지스터의 소오스전극에 접속된 게이트전극;
    상기 데이터라인에 접속된 드레인전극; 및
    상기 제 1액정 캐패시터의 화소전극에 접속된 소오스전극을 구비하는 것을 특징으로 하는 액정표시장치.
  5. 제 2항 또는 제 3항에 있어서,
    상기 제 1박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs1'이라 하고, 상기 제 2박막 트랜지스터에 형성된 게이트-소오스 캐패시터의 캐패시턴스를 'Cgs2'라 할 때 Cgs1 > Cgs2를 만족하는 것을 특징으로 하는 액정표시장치.
  6. 제 2항 또는 제 3항에 있어서,
    상기 제 1박막 트랜지스터의 게이트전극의 길이가 상기 제 2박막 트랜지스터의 게이트전극의 길이보다 짧게 형성되는 것을 특징으로 하는 액정표시장치.
  7. 제 2항 또는 제 3 항에 있어서,
    상기 제 2액정 캐패시터의 캐패시턴스는 상기 제 1액정 캐패시터의 캐패시턴스보다 큰 것을 특징으로 하는 액정표시장치.
  8. 제 2 항 또는 제 3 항에 있어서,
    상기 제 1스토리지 캐패시터의 캐패시턴스는 제 2스토리지 캐패시터의 캐패시턴스보다 큰 것을 특징으로 하는 액정표시장치.
  9. 제 8항에 있어서,
    상기 제 1스토리지 캐패시터는,
    전극들과, 상기 전극들 사이에 형성된 게이트절연층을 구비하고,
    상기 제 2스토리지 캐패시터는,
    전극들과, 상기 전극들 사이에 형성된 상기 게이트절연층, 활성층, 및 오믹 접촉층을 구비하는 것을 특징으로 하는 액정표시장치.
  10. 제 4 항에 있어서,
    상기 제 3박막 트랜지스터은,
    상기 i번째 게이트라인에 접속된 게이트전극;
    상기 데이터라인에 접속된 드레인전극; 및
    상기 제 2액정 캐패시터의 화소전극에 접속된 소오스전극을 구비하는 것을 특징으로 하는 액정표시장치.
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