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KR100911631B1 - 외부 자기장 없이 자화 방향을 반전하기 위한 제어 장치 - Google Patents

외부 자기장 없이 자화 방향을 반전하기 위한 제어 장치 Download PDF

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KR100911631B1
KR100911631B1 KR1020047001161A KR20047001161A KR100911631B1 KR 100911631 B1 KR100911631 B1 KR 100911631B1 KR 1020047001161 A KR1020047001161 A KR 1020047001161A KR 20047001161 A KR20047001161 A KR 20047001161A KR 100911631 B1 KR100911631 B1 KR 100911631B1
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KR
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ferromagnetic layer
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magnetic
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느귀옌반다우프레데릭
크로스빈센트
죠르쥬쟝-마리
그롤리에줄리
쟈프레앙리
페트로프페르데릭
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탈레스
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Abstract

본 개시는 자기 메모리 소자와 같은 제어형 강자성 시스템에서 외부 자기장을 이용하지 않고 자화 반전을 제어하기 위한 장치에 관한 것으로, 2 개의 평면 전극 사이에, 제 1 전극으로부터, 제 1 강자성층, 비자성층, 제 2 강자성층, 및 상기 2 개의 플랫 전극 중 제 2 전극을 구비하는 자기 제어부를 포함하고, 상기 제 2 강자성층의 두께는 상기 제 1 강자성층의 두께보다 얇으며, 제 2 전극의 두께는 제어 장치에 의해 제어형 시스템과 제 2 전극층 사이에서의 자기 결합이 가능하도록 충분히 얇다.
자화 반전, 제어 장치

Description

외부 자기장 없이 자화 방향을 반전하기 위한 제어 장치 {CONTROL DEVICE FOR REVERSING THE DIRECTION OF MAGNETISATION WITHOUT AN EXTERNAL MAGNETIC FIELD}
본 발명은 외부 자기장을 이용하지 않고 자화 방향의 반전을 제어하기 위한 장치에 관한 것이다.
미국 특허 제 5,695,864 호에는 5 개 층을 갖는 전자 콤포넌트가 개시되어 있으며, 자기 스위칭이 가능하도록, 즉, 자기 메모리 소자의 기록이 가능하도록, 상기 층 중 일부는 자성을 가지며, 다른 것은 그렇지 않다. 이 전자 콤포넌트는 자기 소자로 외부 자기장을 인가할 필요 없이, 전기 스핀-분극된 전류를 인가함으로써 강자기막의 자화 반전을 유도하는 현상을 이용한다.
소위 MRAM (magnetic random access memory) 와 같은 장치의 이용은 자기 스위칭 (메모리의 기록 또는 재기록) 을 수행하기 위해 국부적 자기 제어를 필요로 한다. 현재, 이 스위칭을 실행하기 위해, 자기 소자와 직접 접촉하여 도전성 블레이드로 인가되는 전류에 의해 생성된 자기장이 이용된다. 그러나, 소형화 추세에 따라, 이 방법은 "워드 라인" 의 사이즈 또는 이들에 인가되는 전류 밀도가 매우 크고 초과 전류가 이러한 소자를 파손시킬 수 있기 때문에, 스위칭을 보장할 만큼 충분히 강한 자기장을 제공할 수 없다. 이를 극복하기 위해, 전술한 미국 특허에 개시되어 있는 장치 구현을 시도할 수 있다. 그러나, 이러한 장치는, 특히, 충분히 높은 제어 전류의 배출이 자기 제어의 효율을 감소시키는 사실로 인하여 제조하는 것이 어려웠다.
본 발명은 외부 자기장을 이용하지 않고 자화 반전을 제어하기 위한 장치를 목적으로 한다. 또한, 장치는 (마이크론 치수 미만으로) 소형화될 수 있고, 고효율성을 가지며, 이를 제어하는 소자에 대한 손상 위험이 없다.
이를 위해, 본 발명은 외부 자기장을 이용하지 않고 자화 반전을 제어하기 위한 장치로서, 2 개의 평면 전극 사이에 제 1 전극으로부터 제 1 강자성층, 비자성층, 제 2 강자성층, 및 제 2 전극을 구비하는 자기 제어부를 포함하고, 상기 제 2 강자성층의 두께는 상기 제 1 층의 두께보다 작으며, 상기 제 2 전극의 두께는 상기 제 2 강자성층과 제어 장치에 의해 제어된 시스템 사이의 자기 결합을 가능하게 하도록 충분히 작다.
본 발명은, 첨부된 도면과 함께, 2 가지 실시예의 상세한 설명을 통해 설명하며, 이는 본 발명을 한정하려는 의도가 아니며 예로서 간주해야 한다.
도 1 은 본 발명에 따른 제어 장치의 제 1 실시예의 개략 단면도이다.
도 2 는 본 발명에 따른 제어 장치의 제 2 실시예의 개략 단면도이다.
도 3 은 MRAM 자기 메모리 소자와 관련되는 본 발명에 따른 제어 장치의 개 략 단면도이다.
이하, 본 발명을 자기 메모리 소자에서 바이너리 정보의 기록 (또는 재기록) 의 제어를 참조하여 설명한다. 그러나, 예를 들면, 제어 장치에 비해 동적 상태에 있고 장치가 소정의 자기 포인트 등을 반전하는 자기 매체, (일 세트의 제어 장치에 의해 제어되는) 일 세트의 MRAM 소자들의 자화 방향을 반전시킴으로써, 다른 강자성체 장치의 자기 제어를 구현할 수 있기 때문에, 본 발명은 물론 이러한 애플리케이션에만 한정되지 않는다.
도 1 에 개략적으로 나타낸 제어 장치 (1) 는 예를 들어 실리콘 기판 (2) 상에 연속적으로 형성되는 복수개의 층을 포함한다. 이러한 층들은 제 1 전극 (3), 제 1 강자성층 (4), 비자성 도전층 (5), 제 2 강자성층 (6) 및 전극 (7) 의 순서로 이루어진다. 제어되는 장치 (8) 는 (전극 사이에 가능한 에어 갭과) 전극 (7) 과 장치 (8) 의 총두께가 층 (6) 과 장치 (8) 사이의 제한 거리에 대응하는 소정치 (E) 보다 작아지고, 그 값을 초과하게 되면, 제어 장치가 장치 (8) 에서 자화반전을 더 이상 유도할 수 없도록 전극 (7) 과 접촉된다 (또는, 다른 방법으로, 매우 좁은 거리로 이격된다).
전원 (1B) 에 의해 Icrit 값 이상의 제어 전류 (Ic)(장치의 자기 반전이 유도되는 값보다 큰 임계값) 이 제공된다.
통상의 실시예에서, 전극 (3) 및 전극 (7) 은 Au, Cu 또는 Al 과 같은 매우 큰 도전성을 갖는 재료로 이루어진다. 전극 (3) 의 두께는 중요한 것은 아니며, 유사한 장치에서의 일반적인 도전성 전극의 두께치가 될 수 있다. 일 실시예에서는, 약 1000 Å 이다. 전극 (7) 의 두께는 장치 (8) 와의 자기 커플링에 이용되는 메커니즘에 따라 약 5 Å 내지 약 10,000 Å 이다. 강자성층 (4) 은 Fe, Co, Ni 또는 이들 원소의 합금 또는 반금속 재료 (자기성 옥사이드, Heussler alloy 등) 와 같은 우수한 강자성 품질을 갖는 재료로 이루어진다. 일 실시예에서, 이 층 (4) 의 두께는 그 조성에 따라 수십 내지 수백 나노미터 사이, 즉, 10㎚ 이상 1㎛ 미만일 수 있다. 층 (5) 은 도전성 비강자성 재료로 이루어지고, 수 나노미터, 즉, 1㎚ 이상 10㎚ 미만의 두께를 갖는다. 이 층 (6) 은 층 (4) 과 동일한 강자성 조성을 갖지만, 층 (4) 보다 얇다. 예를 들면, 층의 두께는 층 (4) 두께의 수십 %, 즉, 10% 이상 100% 미만이다.
전술한 제어 장치는 다음과 같이 동작한다. 전술한 미국 특허에 따르면, 전술한 단점을 극복함으로써 MRAM 메모리에서 자화 반전을 제어하는 장치가 알려져 있다. 본 발명의 제어 장치는, 이러한 아키텍처에 의해, 특히, 제 2 전극 (7) 의 배열에 의해, 전술한 바와 같이, 리딩 파트로부터 장치 (8)(이 경우, MRAM 메모리) 의 기록 파트와 분리된다.
현재, 스핀-분극 전류 주입에 의한 자화 반전 현상 (즉, 자화 방향의 180°회전) 을 설명하기 위한 2 가지 이론이 있다. 첫번째 이론은, J. Slonczewski 에 의해 제안된 전술한 미국 특허는 자기 모멘트와 결합된 동역학 모멘트의 보전 이론에 기초하고 있다. 이는 2 개의 강자성층들 사이에 비강자성층을 포함하는 3 층 자기 시스템에 기초한다. 제 1 강자성층으로부터 비강자성층으로의 전류 의 주입은 자기 모멘트 플럭스 (S) 와 결합될 수 있는 스핀-분극된 전류를 생성한다. 고밀도 전류에 대해, 플럭스 (S) 에 의해 전달된 자기 모멘트의 횡방향 성분의 완화는 층 (6) 의 자기 모멘트 상에 토크를 유도한다. 특정한 경우 (전류가 임계값을 초과하는 경우), 이 토크는 제 2 강자성층의 자화의 반전을 유도할 수 있다.
두번째 이론에 따르면, 스핀-분극된 전류의 주입은 비강자성층의 계면에 스핀 축적 효과를 발생시킨다. 이러한 효과는 GMR (giant magnetoresistance, 예를 들면, 1993 년 T. Valet 및 A. Fert 의 논문, Physical Review, B, 48, 7099 참조) 에 수직하게 위치되는 것으로 알려져 있다. 스핀 축적에 의해 유도되는 자기 모멘트의 진폭은 주입과 스핀 완화 (시스템의 최소 에너지 상태로의 리턴) 사이의 균형에 의존하며, 또한, 2 개의 강자성층의 자화에 대한 배향에 의존한다. 충분하게 높은 전류 밀도에 대해 가장 바람직한 시스템의 에너지 상태는, 낮은 전류에서 존재하는 것의 반대인 2 개 강자성층에 대한 자기 구성을 획득하기 위해, 제 2 강자성층의 자화가 반전되는 것이다.
간단한 이론적인 설명이지만, 2 가지 중요한 결론은 다음과 같다.
a) 제 2 강자성층의 자화를 반전하는데 필요한, 트레일러 시스템을 횡단하는 전류 밀도는 본 기술의 현 상태에서는 약 1011 A/㎡ 이다. 이 값은 통상의 스핀 전자 장치에 이용되는 전류 밀도에 비해 높고, 당해 시스템은 전체적으로 금속이고 마이크론 이하의 사이즈인 것이 필요하다.
b) 최상의 반전 효율은 스핀-분극화된 전류가 이 층의 면에 수직하게 주입될 때 획득된다.
전술한 본 발명에 따른 장치는 이러한 2 가지 조건을 만족시키고 다음과 같이 동작한다. 강자성층 (4) 은 전극 (3) 을 통해 소오스 (1B) 로부터 유입되고 장치 (1) 의 층 면에 실질적으로 수직하게 도달되는 전류의 스핀 분극을 가능하게 한다. 이 분극된 전류는 강자성층 (6) 을 횡단하여 전극 (7)(층의 면에 수직임) 에 도달하고 소오스 (1B) 로 리턴된다. 따라서, 층 (6) 의 자화 반전은 전류 밀도가 전술한 임계값 (약 1011 A/㎡) 에 도달할 때 확실하게 된다. 이 자화 반전에 의해 장치 (8) 를 제어할 수 있다. 명백하게, 이 프로세스는 전류의 방향이 반전된다면 가역적이다 (reversible).
도 2 의 실시예 1 은 도 1 의 장치 (1) 의 필수 구성요소를 포함하며, 소자 2 내지 7 은 동일한 순서로 배열되어 있고, 도 1 과 동일한 조성 및 동일한 치수를 가질 수 있다. 차이점은 반강자성층 (9) 이 층 (3) 과 층 (4) 사이에 개재되어 있다는 사실에 있다. 층 (9) 은 예를 들면 IrMn, NiMn, PtMn 또는 FeMn 으로 이루어지고 수 나노미터, 즉, 1㎚ 이상 10㎚ 미만의 두께이다. 공지된 방법으로, 이 층 (9) 에 의해 층 (4) 에서의 자화의 방향을 고정할 수 있으며, 또한 층 (4) 의 파라미터 (조성 및/또는 두께) 를 최적화할 수 있다.
도 1 및 도 2 의 실시예에서, 층 (5) 의 두께는 층 (6) 에 도달되는 스핀-분극된 전류를 최적화하도록 선택되고, 층 (4) 과 층 (6) 사이의 모든 연결을 최소화하도록 선택된다. 물론, 자화를 반전하는데 필요한 매우 높은 전류 밀도는, 본 발명의 제어 장치에 손상을 주지 않도록, 층 (4 내지 6) 의 부분은 마이크론 이하의 사이즈를 가져야 하며, 이 부분은 0.5 ㎛2 보다 크지 않은 것이 바람직하다.
도 3 은 제어되는 장치 (8) 가 MRAM-타입 자기 메모리의 소자 (8B) 인 도 2 의 장치를 나타낸다. 이 소자 (8A) 는 전극 (7) 상에 형성되는, 강자성층 (10), 비자성층 (11), 제 2 강자성층 (12), 반강자성층 (13) 및 전극 (14) 의 순서로 이루어지는 복수개의 층을 포함한다.
소자 (8B) 는 공지된 방법으로 이루어진다. 본 발명의 경우, 강자성층은 도 1 및 2 의 제어 장치의 조성과 동일한 조성을 가질 수 있고, 비자성층 (11) 은 GMR (giant magnetoresistance) 효과를 나타내는 메모리에 통상 이용되는 금속, 또는, TMR (tunnel magnetoresistance) 효과를 나타내는 메모리에 통상 이용되는 절연 재료 또는 반도체 재료가 될 수 있다. 이 층 (13) 은 옵션이며, 바람직하게는, 주어진 방향으로 층 (12) 의 자화를 "고정 (hold)" 하는 교환 커플링 효과 (exchange coupling effect) 에 의해, 강자성층 (12) 이 "하드 (hard)" 하게 될 수도 있다. 따라서, 메모리의 전기 저항 상태 (이러한 2 가지 상태 사이의 저항값의 약 10 % 내지 50 % 의 차이만큼 하이 또는 로우) 는 "고정된 (held)" 층 (12) 의 자화 방향에 비해 "가동성 (mobile)" 을 갖는 강자성층 (10) 의 자화 방향에 의해서만 결정된다. 자기 메모리 (8B) 의 상태를 결정하기 위해, 우리는 이러한 전극 또는 전극 (3, 14) 을 교차하여 접속되는 적절한 저항 측정 장치 (15) 를 이 용하여 전극 (7) 과 전극 (14) 사이에 위치되는 층의 저항을 측정한다.
본 발명에 따른 장치의 하나의 중요한 특징은 비자성 도전성 재료의 층으로 형성되는 전극 (7) 의 존재이다. 먼저, 층 (7) 은 제어되는 장치 (8, 8B) 로부터 제어 장치를 전기적으로 분리하고, 두 번째로, 강한 전류의 배출이 제어되는 장치 (자기 메모리 소자) 를 통과하지 않고 자기 제어 장치에 흐르도록 획득할 수 있다. 마지막으로, 제어 장치와 층들의 면과 수직인 제어된 장치에서 전류를 순환시킬 수 있다.
장치 (8) 에서 제어되는 강자성층 (도 3 의 메모리 소자의 경우 층 (10)) 에서, 전극 (7) 을 통해 강자성층 (6) 에 의해 유도되는 2 가지 자기 결합 프로세스는, 외부 자기장을 인가하지 않으면서 층에서의 자기 방향의 제어가 가능하도록 한다. 제 1 프로세스는 전극 (7) 을 통한 층 (6) 과 층 (10) 사이의 간접 자기 교환 결합의 존재에 기초한다. 이 현상은 다층 자기 시스템에서 널리 연구되었다. 개별층 (이 경우 전극 (7)) 의 두께가 100 Å 까지 두꺼워지더라도 교환 결합은 지속적이며, 그 상태 (평행 또는 반평행 결합) 는 분리층의 두께에 의존하는 것으로 알려져 있다.
두번째의 가능한 프로세스는 다이폴라 (dipolar) 자기 결합이다. 실제로, 수백 나노미터, 즉, 100㎚ 이상 1㎛ 미만의 거리 (이 경우 층 (7) 의 두께) 에 대해서도 지속되는 이러한 타입의 결합은 층 (6, 10) 의 자화를 안티-패럴 (anti-parallel) 하게 배향한다. 제어 장치의 스핀-분극된 전류의 교대 주입으로 인한 자유층 (6) 의 자화 방향의 반전은 "가동성" 층 (메모리 소자의 층 (10)) 의 자화의 반전을 유발한다. 따라서, 메모리 소자의 자기 상태를 제어할 수 있고, 따라서, 외부 자기장을 인가하지 않고 메모리 소자에 "기록" 할 수 있다.
마지막으로, 자화 반전이 층 (6), 따라서, 층 (10) 에서 발생하는 임계 전류의 값이 이 층의 면적의 제곱에 역비례하는 제 1 근사값인 점에 주목한다. 따라서, 제어형 메모리 소자의 사이즈가 소형화 될수록, 본 발명의 제어 장치의 효과는 더욱 커진다. 이는 메모리 소자가 작게 될수록 전류 밀도가 크게 되어야 하기 때문에, 전류에 의해 자체 생성되는 자기장에 의해 자기 제어가 이루어지는 공지된 장치와 반대가 된다. 따라서, 본 발명은 메모리 소자의 소형화의 장애물을 제거할 수 있다.
본 발명에서, 도면에서 점선으로 나타낸, 기판 (2) 은 (장치가 그 상부에 형성되는 제어 장치에 대해 고정되는 경우) 전극 (3) 을 지지하는 대신 장치 (8 또는 8B) 를 지지한다. 이 때, 기판은 참조 번호 2' 로 나타낸다.

Claims (9)

  1. 외부 자기장을 이용하지 않고 자화 반전을 제어하기 위한 장치로서,
    상기 제어 장치는 제 1 전극 (3), 제 2 전극 (7) 및 상기 제 1 전극 (3) 과 상기 제 2 전극 (7) 사이에서 제 1 전극 (3) 으로부터 시작되는 제 1 강자성층 (4), 비자성층 (5) 및 제 2 강자성층 (6) 을 포함하는 자기 제어부을 포함하고,
    상기 제 2 강자성층 (6) 의 두께는 상기 제 1 강자성층 (4) 의 두께보다 작고,
    상기 제 2 전극 (7) 의 두께는, 상기 제 2 강자성층 (6) 과 상기 제어 장치에 의해 제어되는 시스템 (8, 8B) 사이의 자기 결합을 가능하게 하는 두께인, 제어 장치.
  2. 제 1 항에 있어서,
    상기 제 2 전극과 상기 제어 장치에 의해 제어되는 시스템 (8, 8B) 사이의 갭을 포함하는 상기 제 2 전극의 두께는, 5 Å 내지 10,000 Å 인, 제어 장치.
  3. 제 1 항에 있어서,
    상기 제 1 강자성층은 10㎚ 이상 1㎛ 미만의 두께를 갖고,
    상기 비자성층은 1㎚ 이상 10㎚ 미만의 두께를 가지며,
    상기 제 2 강자성층은 상기 제 1 강자성층의 두께보다 작은 두께를 갖는, 제어 장치.
  4. 제 1 항에 있어서,
    상기 제 1 강자성층과 상기 제 1 전극 사이에 반(anti)강자성층 (9) 을 포함하는, 제어 장치.
  5. 제 4 항에 있어서,
    상기 반강자성층은 1㎚ 이상 10㎚ 미만의 두께를 갖는, 제어 장치.
  6. 제 1 항에 있어서,
    상기 제어 장치에 의해 제어되는 시스템은 상기 제 2 전극 상에 형성되는 자기 메모리 소자 (8B) 인, 제어 장치.
  7. 제 6 항에 있어서,
    상기 자기 메모리 소자는 제 1 강자성층 (10), 비자성층 (11), 제 2 강자성층 (12) 및 전극 (14) 을 포함하는, 제어 장치.
  8. 제 7 항에 있어서,
    상기 자기 메모리 소자는 제 2 강자성층 (12) 과 그 전극 (14) 사이에 반(anti)강자성층 (13) 을 포함하는, 제어 장치.
  9. 삭제
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