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JP2005012068A - 電界効果型磁気抵抗効果素子およびこれを利用した電子素子 - Google Patents

電界効果型磁気抵抗効果素子およびこれを利用した電子素子 Download PDF

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Abstract

【課題】磁気記録密度の飛躍的な向上に対応して磁気抵抗効果素子の磁気抵抗変化率（ＭＲ比）および外部磁場に対する応答感度を大きくすること。
【解決手段】電界によるキャリア（ホール）ドーピングが可能な基板を用い、当該基板上に平面上にパターン化された絶縁体を積層した後、その上部にゲート電極を形成したＦＥＴ構造を作製することにより、上記基板に空間的に変調した非一様電界を印加して第１の強磁性領域、非磁性領域および第２の強磁性領域を誘起させる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は強磁性層／非磁性層／強磁性層の積層型磁気抵抗効果素子およびこれを利用した電子素子に関する。
【０００２】
【従来の技術】
一般に、磁気抵抗効果とは、ある磁性体に磁場を印加したとき電気抵抗が変化する物理的現象である。強磁性金属層／非磁性金属層／強磁性金属層を積層させた金属多層膜構造において発見された巨大磁気抵抗（ＧＭＲ）効果を利用した磁気抵抗効果素子（ＧＭＲ素子）は、既に磁気記録再生ヘッドに用いられており、最近では不揮発メモリとしての磁気ランダムアクセスメモリ（ＭＲＡＭ）素子応用も検討されつつある。しかし、磁気記録密度の飛躍的な向上により、次世代磁気ヘッドや大容量ＭＲＡＭにおいて磁気抵抗効果素子を用いるためには、当該磁気抵抗効果素子の磁気抵抗変化率（ＭＲ比）をさらに大きく、及び外部磁場に対する応答感度をさらに大きくすることが要求されている。
【０００３】
近年、２つの強磁性層に絶縁層を挿入したトンネル接合、すなわち強磁性トンネル接合において、両強磁性層間を流れるトンネル電流を利用した磁気抵抗効果素子（トンネル磁気抵抗効果素子：ＴＭＲ素子）が見出された。この強磁性トンネル接合素子は、磁気抵抗変化率が２０％を上回る（非特許文献１）ため、磁気ヘッドや磁気抵抗効果メモリへの応用の可能性が高まっている。しかしながら、室温における磁気抵抗変化率の値は４０％程度であり、高密度磁気記録媒体の記録読み出し用ヘッドに必要な出力電圧値を得るためには更なる磁気抵抗変化率の上昇が望まれている。
【０００４】
また、上記ＴＭＲ素子をＭＲＡＭに応用する場合、配線に電流を流すことにより、磁化の向きが固定されていない強磁性層（磁化自由層）に外部磁場（電流磁場）を印加して磁化自由層の磁化方向を反転させる。しかし、メモリセルの縮小化に伴って起こる、磁化自由層の磁化反転に要する磁場（スイッチング磁場）の増大は、書き込みのための配線電流の増大を必然的にもたらす。このため、ＭＲＡＭの大容量化により、消費電力の増大が避けられない。配線電流の増大により、配線が溶融するといった問題も考えられる。この問題に対処する方法の一つとして、スピン偏極したスピン電流を注入し、磁化反転させる方法がある。（非特許文献２）しかし、スピン電流の注入による磁化反転の方法では、ＴＭＲ素子を流れる電流密度が大きくなり、エレクトロマイグレーションにより配線が劣化・破壊する可能性やトンネル絶縁層が誘電破壊される恐れが生じる。
【０００５】
一方、最近になり、磁気抵抗効果素子として応用可能である新規な磁性材料として、ＧａＡｓ，ＩｎＡｓ等のＩＩＩ−ＩＶ族半導体やＧｅ等のＩＶ族半導体の一部を磁性原子であるＭｎで置換した希釈磁性半導体が注目されている。とくに、磁性半導体を基板に用いて作製された電界効果型トランジスター（ＦＥＴ）素子構造においては、ゲート電極から印加した外部電圧によって磁性半導体基板内部に非磁性相から強磁性相への磁気的相転移を起こさせることが可能となっている。（非特許文献３）
この電界誘起型の磁気的相転移は、磁性半導体の強磁性転移温度がキャリア（ホール）濃度に強く依存することに起因する。前記ＦＥＴ素子は、この物理的効果を利用し、外部から印加した電界により磁性半導体基板内部に実効的なキャリアを注入（ドーピング）することによって、温度一定の条件下でも、バルクの磁性状態（強磁性相／非磁性相）を遷移させる画期的な素子である。また、このような電界誘起の磁気的相転移が可能な他の材料としては、希釈磁性半導体以外にも、ペロブスカイト結晶構造を有するＭｎ酸化物が知られている。しかしながら、上記のＦＥＴ構造では、磁性半導体基板内部には強磁性／非磁性／強磁性接合構造が形成されないため、たとえ磁気的相転移近傍においてもＭＲ比の向上は望めず磁気抵抗効果素子には適さない。
【０００６】
また、上記の希釈磁性半導体はハーフメタル（フェルミ面でのスピン分極率＝１００％）であることが精密な電子状態計算により予測されている。この理論予測をもとに、磁性半導体層の間に非磁性半導体層を挿入した積層型磁気抵抗素子においては、１００％を超えるＭＲ比が期待されている。ごく最近になり、磁性半導体を用いた強磁性トンネル接合型の磁気抵抗効果素子の試作も開始されているものの、室温で４０％を超えるＭＲ比をもつ磁気抵抗効果素子は実現されていないのが現状である。
【０００７】
【非特許文献１】
Ｊ． Ａｐｐｌ． Ｐｈｙｓ．７９， ４７２４（１９９６）
【非特許文献２】
Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７８， ３６６３（２００１）
【非特許文献３】
Ｎａｔｕｒｅ ４０８， ９４４ （２０００）， Ｓｃｉｅｎｃｅ ２９５， ６５１ （２００２）
【０００８】
【発明が解決しようとする課題】
従来の磁気抵抗効果素子は、典型的には強磁性層／非磁性中間層／強磁性層の３層積層型のヘテロ接合構造をとる。しかし、良好なヘテロ界面の作製や上記中間層の均一薄膜化が極めて困難であり、ヘテロ接合部における結晶界面のミクロな乱れや、上記非磁性中間層に意図せず形成されたマイクロピンホールの影響で、磁気抵抗効果素子のＭＲ比が理論的期待値よりも著しく劣化するという問題がある。さらに、当該磁気抵抗効果素子では、非磁性中間層の膜厚に依存してＭＲ比が変化するため、ＭＲ比を飛躍的に向上させ、周辺回路との最適化を行うためには、非磁性層の膜厚が異なる素子を多数作製する以外に実験的手段がない。
【０００９】
これらの課題を克服するため本発明の第１の目的は、基板として電界ドーピング可能な材料（例えば前述の希釈磁性半導体）を用いたＦＥＴ構造において、電界効果のみでＭＲ比を向上させ、かつ、最適化を可能とする電界制御型の磁気抵抗効果素子を提供し、さらには当該磁気抵抗効果素子を応用した高密度磁気記録媒体用の高感度磁気ヘッドないしは、各種の磁気センサを提供することである。本発明の第２の目的は、ＭＲＡＭのメモリセルへの書き込み手段として上記の電界効果型の磁気抵抗効果素子を用いることで、低消費電力かつ十分な出力信号を有するＭＲＡＭを提供することにある。
【００１０】
【課題を解決するための手段】
本発明の電界効果型の磁気抵抗効果素子は、電界によるキャリア（ホール）ドーピングが可能な基板を用い、当該基板上に平面上にパターン化された絶縁体を積層した後、その上部にゲート電極を形成したＦＥＴ構造を作製することにより、上記基板に空間的に変調した非一様電界を印加することを可能とする素子である。ここで、当該電界効果により、上記基板内部に、電界ドーピングの強い領域（第１の強磁性領域）、電界ドーピングの弱い領域（非磁性領域）、および電界ドーピングの強い領域（第２の強磁性領域）を誘起させることを本質的な特徴とする。
【００１１】
さらには、上記非磁性領域を介して磁気的結合をした上記第１および第２の強磁性領域間に流れる電流に伴う磁気抵抗値ないしはＭＲ比を、ゲート電極に印加した外部電圧により制御する手段を具備することを特徴とし、従来の３層積層型ヘテロ接合素子と同等またはそれ以上のＭＲ比を有する磁気抵抗効果素子を提供する。
【００１２】
本発明の電界効果型のスピン制御素子は、前記磁気抵抗素子と同様な素子構造において、上記電界効果によって上記第１ないしは第２の強磁性領域の磁化方向を能動的に制御することを本質的な特徴とする。ここで、中間非磁性領域を介して両強磁性領域間に働くＲＫＫＹ機構ないしは量子井戸機構に基づいて、両強磁性領域間の磁気的交換相互作用が当該電圧の関数として正負に振動することを利用する。これにより、電界ドーピング効果による磁化反転技術を提供する。
【００１３】
上述の素子においては、基板に同一の材料を用いるため、電界効果により誘起した実効的な磁気的接合界面において、結晶の乱れや欠陥は存在しないという利点がある。さらに、本発明の素子構造においては、ゲート電極からの印加電圧のみによりＭＲ比を制御、最適化できる。また、電界効果を用いるため、素子動作に必要な消費電力を格段に下げることが可能という利点もある。さらには、磁性半導体を基板に用いる場合には、通常の半導体加工プロセス技術との整合性が良く周辺の半導体回路との集積化が容易となる。
【００１４】
本発明の記録再生用磁気ヘッドないし磁気センサは、上述の電界効果型の磁気抵抗素子を具備したことを特徴とする。また、本発明の磁気ランダムアクセスメモリは、上述の電界効果型のスピン制御素子を具備したことを特徴とする。
【００１５】
【発明の実施の形態】
（実施例１）
図１（Ａ）に、実施例１の電界効果型の磁気抵抗効果素子に関するＦＥＴ構造の断面図を開示する。電界ドーピング可能な非磁性体基板１１の上部には、凸状にパターン化された構造を持つ電気的絶縁膜１２が形成され、絶縁膜１２上には第１の金属電極（ゲート電極）１３が形成されている。ゲート電極１３に電源１７により、外部から正の電圧Ｖｇ＞０を印加すると、絶縁膜の膜厚が薄い領域直下の基板には局所的に強電界が加わり、高濃度のホール型キャリアドーピング（高濃度ドープ領域の形成）が可能となる。一方、絶縁膜の膜厚が厚い領域直下の基板には低電界が加わり、低濃度のホール型キャリアドーピング（低濃度ドープ領域の形成）が可能となる。
【００１６】
図１（Ｂ）に、上記の構造で電圧値Ｖｇを適切に設定することにより、非磁性体基板１１を強磁性領域１１１および１１３に転移させた上記高濃度ドープ領域および非磁性領域１１２にとどめた上記低濃度ドープ領域よりなる平面状にパターン化された強磁性領域／非磁性領域／強磁性領域の接合構造とした例を断面図で示す。ここで、両端部１１０は、実質的に電界が作用しないので、もとの非磁性体基板１１の非磁性領域である。
【００１７】
平面状にパターン化された強磁性領域１１１／非磁性領域１１２／強磁性領域１１３の接合構造は、中間の非磁性層１１２が金属的な導電性を持つ場合には、実効的なＧＭＲ素子として働き、非磁性層１１２が絶縁体的または半導体的な導電性を持つ場合には、実効的なＴＭＲ素子として動作する。ここで、本発明の電界効果型の磁気抵抗効果素子の磁気抵抗Ｒ（Ｈ）は、基板１１両端の上部に形成された第２の金属電極（ソース電極）１４と第３の電極（ドレイン電極）１５間に電源１６を接続して電流を流したときに生じる電気抵抗値を外部磁場Ｈの関数として測定することにより得られる。
【００１８】
ここで、実施例１の３端子ＦＥＴ構造の製作プロセスの概要を説明する。実施例１の３端子ＦＥＴ構造はＭＯＳ−ＦＥＴの作製に用いられる半導体プロセス技術と同様な製作プロセスで作製された。
【００１９】
まず、３端子ＦＥＴ構造を形成するための保持基板を準備した。保持基板は、例えば、シリコン基板であり、所定の厚さを持つものである。基板１１には、電界ドーピング可能な磁性半導体ＭｎｘＧｅ１−ｘ（ｘ＝０．０４）を用いた。基板１１をこの保持基板上に形成し、その後、通常のスパッタ装置あるいは分子線蒸着（ＭＢＥ）装置を用いて、基板１１の上面に一様な膜厚５ｎｍをもつ絶縁体アルミナ（Ａｌ２Ｏ３）を積層させ、電気的絶縁膜１２とした。ここで、アルミナ層は、まずＡｌ原子を蒸着した後に自然酸化法またはプラズマ酸化法によって形成された。さらに、化学的エッチング法により、上記絶縁膜１２の両側を膜厚３ｎｍだけ部分除去して凸構造（突起部分の幅２０ｎｍ）を作成した後、ゲート電極（Ａｕ）１３、ソース電極（Ａｕ）１４およびドレイン電極（Ａｕ）１５を蒸着した。その後、保護層としての絶縁層を形成し、必要な配線を施して各電極と接続した。
【００２０】
上記基板１１は、ＭｎｘＧｅ１−ｘのみならず、一般的に電界ドーピングにより磁性状態・非磁性状態をスイッチできる材料であればよい。例えば、Ｓｉ、Ｇｅ等のＩＶ族半導体ないしは、ＧａＡｓ、ＩｎＡｓ等のＩＩＩ−Ｖ族半導体の一部の原子をＭｎ等の磁性原子によって置換した希釈磁性半導体を用いてもよい。また、ＧａＮやＺｎＯのようなワイドギャプ半導体にＭｎ原子をドープした磁性半導体を用いてもよい。磁性半導体以外には、ペロブスカイト結晶構造のＭｎ酸化物系や、ＧａＡｓ／ＭｎＳｂグラニュラー構造体を用いてもよい。絶縁膜材料については、上記アルミナのみならず、高誘電率を有するとともに、素子動作時のゲート電圧Ｖｇにおいて絶縁破壊を引き起こさない絶縁体であればよく、例えばＳｉ３Ｎ４、ＳｉＯ、ＭｇＯを用いてもよい。
【００２１】
ここで説明したプロセスは実施例２および実施例３においても同様に適用できる。
【００２２】
（実施例２）
実施例１の電界効果型の磁気抵抗効果素子に関するＦＥＴ構造は、電界ドーピング可能な非磁性体基板に代えて、電界ドーピング可能な強磁性体基板によっても実現できる。すなわち、電界ドーピング可能な強磁性体基板によっても、実施例１に示したと同様な構造と機能を有する強磁性領域／非磁性領域／強磁性領域の接合構造を形成させることが可能である。
【００２３】
図２（Ａ）に、実施例２の電界効果型の磁気抵抗効果素子に関するＦＥＴ構造の断面図を開示する。図１（Ａ）に開示したものと同一のものには、同じ参照番号を付した。図２（Ａ）と図１（Ａ）とを対比して明らかなように、電界ドーピング可能な非磁性体基板１１に代えて、電界ドーピング可能な強磁性体基板２１が使用され、電界ドーピング可能な強磁性体基板２１上部に形成される電気的絶縁膜１２のパターン形状が凸状に代えて、凹状にされたこと、および、ゲート電極１３に印加した正の電圧Ｖｇ＞０に代えて、逆バイアス電圧（負の電圧）Ｖｇ＜０を加えた以外は同じである。
【００２４】
図２（Ｂ）に、上記の構造で電圧値Ｖｇを適切に設定することにより、電子型キャリアドーピングにより強磁性体基板２１の中間領域のみを非磁性状態２１２へと遷移させ、強磁性体基板２１を強磁性領域２１１および２１３に転移させた上記高濃度ドープ領域よりなる平面状にパターン化された強磁性領域／非磁性領域／強磁性領域の接合構造とした例を断面図で示す。ここで、両端部２１０は、実質的に電界が作用しないので、もとの強磁性体基板２１の強磁性領域である。
【００２５】
図３に、上述のように作製された磁気抵抗素子の磁気抵抗特性を示す。ソース電極１４−ドレイン電極１５間の電気抵抗値から得られたＭＲ比は、約３Ｖのゲート電圧（Ｖｇ）を印加することにより、約１２０％と極めて大きな値を示した。
【００２６】
（実施例３）
上述の実施例１あるいは実施例２は絶縁層１２の微細パターニングを組み合わせることにより、多重結合したＧＭＲ素子ないしはＴＭＲ素子、及びその複合回路を基板状に容易に作製でき、更なるＭＲ比の向上を図ることも可能である。図４（Ａ）に、実施例１に示すＦＥＴ構造を多重結合した構造を断面図で示し、図４（Ｂ）に強磁性領域／非磁性領域／強磁性領域の接合構造が多重化された例を断面図で示す。図４（Ｂ）では、２つの非磁性領域１１２の間の強磁性領域には参照符号１１１および１１３を付すべきであるが、煩雑であるので、いずれか１つにした。
【００２７】
上述のように多重結合したＧＭＲ素子ないしはＴＭＲ素子とされた磁気抵抗素子の磁気抵抗特性は、図３に示す単一の場合と比較して、上記接合の多重度をｎとした場合には、直列接続された全磁気抵抗比で見ると、ｎ倍に向上する。
【００２８】
（実施例１，２および３の応用形態）
図１、図２および図４に示した３端子ＦＥＴ構造は、磁気記録再生ヘッド及び磁気センサとして容易に組み込むことができる。電界効果型の本磁気抵抗素子は、通常の磁気ヘッドや磁気センサと同様に、ＦＥＴ構造のソース・ドレイン電極間の磁気抵抗を検知することにより動作する。本発明による素子の最大の特徴は、ゲート電圧Ｖｇの最適値を設定することにより、ＭＲ比や再生感度の最適化を行うことができることにある。さらに、ゲート電極からのリーク電流が無視できるかぎり、電界効果に伴う消費電力は生じないことは明らかである。また、本素子構造では、当該ＦＥＴ構造から漏洩電界が生じても、漏洩電界自体は磁気センシングの対象となる磁区の磁化を変えることがないという利点がある。
【００２９】
（実施例４）
次に、電界効果型のスピン制御素子とした実施例４について、図５を参照してその基本構造および動作原理を説明する。
【００３０】
図５に実施例４の電界効果型のスピン制御素子の断面構造を示した。基板１１、絶縁層１２、ゲート電極１３およびゲート電圧Ｖｇを印加するための電極１４は、実施例１の電界効果型磁気抵抗素子と同様な構造をとる。実施例４では、反強磁性層３４がゲート電極１３の左半分に対応する位置で基板１１のゲート電極１３の設けられた面の反対側の面に形成される。反強磁性層３４が設けられたために、ゲート電極１３にゲート電圧Ｖｇが印加されたときに誘起される第１の強磁性領域（基板１１の図面左側）の磁化（スピン）の向きが固定（ピン）される。従って、第１の強磁性領域は磁化固定層となる。これを、図５では、基板１１内の左側に太い矢印で示した。一方、第２の強磁性領域（基板１１の図面右側）の磁化（スピン）の向きは固定されず、第２の強磁性領域は磁化自由層となる。図５では、基板１１内の右側に実線および破線で太い矢印で示した。
ゲート電圧Ｖｇを増加すると、非磁性領域の有効幅が徐々に狭くなるため、この非磁性領域を介して働く第１の強磁性領域と第２の強磁性領域との間の磁気的交換相互作用Ｊはゲート電圧Ｖｇの関数として、図６のような形で正負振動を示す。従来の強磁性金属層／非磁性金属層／強磁性金属層の積層膜を用いたＧＭＲ素子において、非磁性金属層の膜厚の増加に伴い、両強磁性金属層間に働く磁気的交換相互作用Ｊが膜厚の関数として正負振動することが知られているが、実施例４の電界効果型のスピン制御素子では、この現象と同様な効果をゲート電圧Ｖｇの制御で実現するものである。この現象は、ＲＫＫＹ相互作用もしくは量子井戸機構によって物理的に説明されている。
【００３１】
このことから、磁気的交換相互作用Ｊ＞０に対応するゲート電圧Ｖｇ値（図６の例では、３Ｖ）において、磁化自由層の磁化の向きは、磁化固定層の磁化の向きに平行なスピン配位をとる（図５の実線矢印）。一方、磁気的交換相互作用Ｊ＜０に対応するゲート電圧Ｖｇ値（図６の例では、５Ｖ）においては、磁化自由層の磁化の向きは、磁化固定層の磁化の向きに反平行なスピン配位をとる（図５の破線矢印）。従って、ゲート電圧Ｖｇを制御することにより、第２の強磁性領域の磁化を任意に決定することが可能となる。
【００３２】
この実施例４の電界駆動型の磁化反転現象は、スピンＳＥＭ（スピン走査電子顕微鏡）やＭＦＭ（磁気間力顕微鏡）のような観測手段によって容易に確認できる。
【００３３】
ここで、実施例４の電界効果型のスピン制御素子の製作プロセスの概要を説明する。ここでも、実施例１と同様、ＭＯＳ−ＦＥＴの作製に用いられる半導体プロセス技術で作製された。
【００３４】
まず、３端子ＦＥＴ構造を形成するための保持基板を準備した。保持基板は、例えば、シリコン基板であり、所定の厚さを持つものである。基板１１には、電界ドーピング可能な磁性半導体ＭｎｘＧｅ１−ｘ（ｘ＝０．０４）を用いた。実施例４では、基板１１の両面に加工が必要となるので、この保持基板上に、まず、ゲート電極（Ａｕ）１３を形成して、中央部を３ｎｍだけ部分除去して凹構造（窪み部分の幅２０ｎｍ）を作成した後、通常のスパッタ装置あるいは分子線蒸着（ＭＢＥ）装置を用いて、一様な膜厚５ｎｍをもつ絶縁体アルミナ（Ａｌ２Ｏ３）を積層させ、電気的絶縁膜１２を形成する。ここで、アルミナ層は、まずＡｌ原子を蒸着した後に自然酸化法またはプラズマ酸化法によって形成された。さらに、上記絶縁膜１２の片側に電極（Ａｕ）１４を形成する。その後、基板１１を形成した後、基板１１の上面に反強磁性層３４を、例えば、ＭｎＩｒ合金としてゲート電極１３の左半分に対応する位置に形成する。その後、保護層としての絶縁層を形成し、必要な配線を施して各電極と接続した。
【００３５】
上記基板１１は、実施例１と同様、ＭｎｘＧｅ１−ｘのみならず、一般的に電界ドーピングにより磁性状態・非磁性状態をスイッチできる材料であればよい。
【００３６】
（実施例５）
次に、実施例４で説明した電界効果型のスピン制御素子を応用した電界駆動型ＭＲＡＭの基本構造および動作原理を図７を参照して説明する。図７において、図５に示すものと同じ物は同じ参照符号を付した。まず、図５に示す構造を形成した後、基板１１の磁化自由層となる領域に対応し、ゲート電極１３の右半分に対応する位置で基板１１のゲート電極１３の設けられた面の反対側の面に不揮発性記憶ユニット５００を形成する。不揮発性記憶ユニット５００は、基板１１側から、非磁性層５１、強磁性金属層５２（磁化自由層）／非磁性金属層５３／強磁性金属層５４（磁化固定層）の積層膜を用いたＣＰＰ−ＧＭＲ型メモリセル、または非磁性層５１、強磁性金属層５２（磁化自由層）／非磁性絶縁体層５３／強磁性金属層５４（磁化固定層）の積層膜を用いたＴＭＲ型メモリセルである。強磁性金属層５２と強磁性金属層５４は、強磁性金属層５４が強磁性金属層５２に対して十分に厚いものとされているので、強磁性金属層５４が磁化固定層として機能する。不揮発性記憶ユニット５００の記憶内容を検出するための外部電極１５および５５を形成する。不揮発性記憶ユニット５００はゲート電圧オフ（Ｖｇ＝０）時にも基板１１の磁化自由層に形成された磁気記録情報を保持させるためのものである。
【００３７】
実施例５の電界駆動型ＭＲＡＭセルにおける記録の書き込み操作（プログラム・モード）は、記憶すべきデータに対応して、磁気的交換相互作用Ｊ＞０に対応するゲート電圧Ｖｇ値または磁気的交換相互作用Ｊ＜０に対応するゲート電圧Ｖｇ値の電圧をゲート電極１３に印加する。この結果、基板１１の第２の強磁性領域（不揮発性記憶ユニット５００の設けられた位置）の磁化方向は、基板１１の反強磁性層３４が設けられた位置の基板１１内の磁化方向と平行または反平行となる。基板１１の第２の強磁性領域の磁化方向は、非磁性層５１を介した磁気的結合力によって、不揮発性記憶ユニット５００の磁化自由層である強磁性金属層５２に転写される。これにより、ＧＭＲまたはＴＭＲメモリセル内への書き込みが実現される。
【００３８】
記録の読み出し操作（リード・モード）では、ゲート電極１３に印加するゲート電圧Ｖｇをオフにする。このとき、基板１１は非磁性状態となるが、ゲート電圧Ｖｇによって基板１１内に形成された磁気記録情報（磁化の向き）は不揮発性記憶ユニット５００に保持されている。ここで、センス電流を電極１５と電極５５の間に流すことにより、通常のＭＲＡＭと同様に電極１５−５５間の抵抗値の変化から、記録ビットの０、１を検出することによって読み出すことが可能となる。
【００３９】
ここで、実施例５の電界駆動型ＭＲＡＭセル製作プロセスの概要を説明する。ここでも、実施例１と同様、ＭＯＳ−ＦＥＴの作製に用いられる半導体プロセス技術で作製された。
【００４０】
まず、実施例４の電界効果型のスピン制御素子の製作プロセスにより、図５に示す構造を作成する。この際、外部電極１５を、電極１４の形成と併せて形成しておく。次いで、基板１１の反強磁性層３４が設けられていない位置の基板１１上部に膜厚２ｎｍの非磁性層５１（Ｃｕ）を形成し、さらには、従来のＴＭＲ素子型メモリセルとして、膜厚５ｎｍの磁化自由層５２（ＣｏＦｅ）、膜厚２ｎｍの非磁性絶縁層５３（Ａｌ２Ｏ３）、膜厚１０ｎｍの磁化固定層５４（ＣｏＦｅ）、さらには電極５５（Ａｕ）を積層形成させた。その後、保護層としての絶縁層を形成し、必要な配線を施して各電極と接続した。
【００４１】
ゲート電圧をオンにしてＶｇ＝３ＶからＶｇ＝５Ｖに変化させて、磁気記録ユニットである磁化自由層５０６の磁化方向を反転させることによりに書き込み操作を実施した。ゲート電圧をオフ（Ｖｇ＝０Ｖ）にして、電極５０５−５０９間の抵抗値を検知することにより、磁化方向の記録ビット０（低抵抗値に相当）、１（高抵抗値に相当）を決定し、読み取り操作を実施した。抵抗値の検知には、従来のＭＲＡＭと同様に、ＣＭＯＳトランジスターを利用してメモリセルの位置選択を行ってもよい。
【００４２】
ＴＭＲ素子型メモリセルの大きさは、１００ｎｍ×１００ｎｍ程度とすることができ、高集積度のメモリが実現できる。このＴＭＲ素子型メモリの代わりに、従来のＧＭＲ素子型メモリセルを用いてもよい。
【００４３】
図８は、図７に示した電界駆動型ＭＲＡＭセルをＸ−Ｙマトリクス状に配列した例として縦２列、横２列の場合の固体メモリの回路構成を示している。電界駆動型ＭＲＡＭセルでは、ゲート電極１３と電極１４との間に書き込みのための２種類の電圧をデータに応じて選択して加える必要があり、読み出しのために電極１５と電極５５との間に電圧を加えて流れる電流を検出する必要がある。図７を参照して明らかなように、書き込みと読み出しの電源は分離されている方が良いから、各セルに対するワードラインを８２１１，８２１２および８２２１，８２２２の２本とした。これらはワードデコーダ８８により各対ごとに同時に選択されるが、スイッチ８１１１，８１１２および８１２１，８１２２により、異なった配線８６１，８６２に接続される。一方、ビットラインについても１つの電界駆動型ＭＲＡＭセルに対して２本のビットラインが設けられる。すなわち、ビットライン８０１１，８０１２およびビットライン８０２１，８０２２のようである。ビットライン８０１１および８０２１にはスイッチ８３１１および８３２１が接続されるとともに、これらには、さらにスイッチ８４１１および８４１２の並列回路およびスイッチ８４２１および８４２２の並列回路がそれぞれ接続される。スイッチ８４１１および８４２１の他端、および、スイッチ８４１２および８４２２の他端には、それぞれ、電源線８５１，８５２が接続される。電源線８５１，８５２の電圧は、図６の特性に対応して、配線８６２に対して３Ｖ，５Ｖとされる。ビットライン８０１２および８０２２にはスイッチ８３１２および８３２２が接続されるとともに、スイッチ８３１２および８３２２の他端にはデータ線８５３が接続される。データ線８５３は配線８６１に対して、読み出しに適した電圧とされる。各ビットラインは、書き込みビットデコーダ８７１および読み出しビットデコーダ８７２により選択されるが、書き込みビットデコーダ８７１によってスイッチ８３１１および８３２１がオンとされるときは、書き込むべきデータに応じてスイッチ８４１１およびスイッチ８４２１のいずれか、および、スイッチ８４１２および８４２２のいずれかが同時にオンとされる。
【００４４】
ワードラインとビットラインとの交点に図７に示した電界駆動型ＭＲＡＭセルが配置されている。図面が煩雑となるので１つのセルについての電極１３，１４，１５および５５についてのみ参照符号を付し、他は省略した。また、電極１４および１５は、配線を見やすくするために、他の層より突出した形で表示した。第１のワードライン８２１１および８２２１には電界駆動型ＭＲＡＭセルの電極５５を接続し、第２のワードライン８２１２および８２２２には電界駆動型ＭＲＡＭセルの電極１４を接続した。第１のビットライン８０１１および８０２１には電界駆動型ＭＲＡＭセルのゲート電極１３を接続し、第２のビットライン８０１２および８０２２には電界駆動型ＭＲＡＭセルの電極１５を接続した。
【００４５】
この構成により、デコーダによるセルの選択に対応した書き込みおよび読み出しができる。
図９は、上述の図８に示した電界駆動型ＭＲＡＭセルをＸ−Ｙマトリクス状に配列した場合の固体メモリをシリコン基板上に実装した例を一つのメモリ素子について示す模式図である。
【００４６】
シリコン基板２３０の表面に下地層を均一に形成した後、第２のワードライン２１０（図８で参照符号８２１２、８２２２で示すワードライン）を所定のメモリ素子の配列の密度に対応して、紙面と平行方向にパターニングする。次いで、図８に示した電界駆動型ＭＲＡＭセルを順次積層するが、詳細は省略する。この過程で、ゲート電極１３を接続する第１のビットライン２０７（図８で参照符号８０１１で示すビットライン）を紙面と垂直方向にパターニングする。また、ソース電極１４を第２のワードライン２１０に接続すると共に、ドレイン電極１５を接続する第２のビットライン２０８（図８で参照符号８０１２で示すビットライン）を紙面と垂直方向にパターニングする。さらに、電極５５を接続する第１のワードライン２０９（図８で参照符号８２１１、８２２１で示すワードライン）を紙面と平行方向にパターニングする。各ラインおよび素子間は、必要な層間絶縁膜２１５で埋める。
【００４７】
従来技術のＭＲＡＭでは、配線に流す電流により書込み操作を行うため、メモリセルの微細化に伴う消費電力の増大は避けられないが、本発明の電界駆動型ＭＲＡＭセルでは、ゲート電圧Ｖｇの選択によって書き込み操作を行うため、低消費電力のＭＲＡＭを構成することができる。さらに、セル微細化に伴って消費電力が増大することがないため、大容量ＭＲＡＭ応用に適している。
【００４８】
（その他の実施例）
図１０に、図１（Ａ）に示した実施例１の電界効果型の磁気抵抗効果素子のゲート電極１３を別構造にしたＦＥＴ構造の断面図を開示する。電界ドーピング可能な非磁性体基板１１の上部には、凸状にパターン化された構造を持つ電気的絶縁膜１２が形成され、絶縁膜１２上には第１の金属電極（ゲート電極）１３が形成されている。その他の実施例では、ゲート電極１３が１３１，１３２に分離されている点を除けば、実施例１と同じである。ゲート電極１３１，１３２には電源１７により、外部から正の電圧Ｖｇ＞０が印加される。ゲート電極１３１，１３２が存在する領域直下の基板には局所的に強電界が加わり、高濃度のホール型キャリアドーピング（高濃度ドープ領域の形成）が可能となる。一方、ゲート電極１３１，１３２が無い領域直下の基板には、ゲート電極１３１，１３２による電界が間接的に影響した形の低電界が加わるにすぎず、低濃度のホール型キャリアドーピング（低濃度ドープ領域の形成）が可能となる。
【００４９】
その結果、実施例１の電界効果型の磁気抵抗効果素子について示した非磁性体基板１１を図１（Ｂ）に示す平面状にパターン化された強磁性領域／非磁性領域／強磁性領域の接合構造とすることができ、実施例１の電界効果型の磁気抵抗効果素子とほぼ同じ特性を持つ磁気抵抗効果素子が実現できる。
【００５０】
【発明の効果】
本発明の電界効果型の磁気抵抗効果素子は、従来型のＴＭＲ素子以上の大きなＭＲ比を示し、十分な出力信号を出すために、高密度磁気記録媒体に対する記録再生ヘッドや各種磁気センサとして使用できる。また、電界効果型のスピン制御素子は低消費電力での磁化反転操作を提供する。この電界駆動型の磁化反転技術を用いて、低消費電力であり、かつ大容量化に適した電界駆動型ＭＲＡＭを提供することが可能である。
【図面の簡単な説明】
【図１】（Ａ）は実施例１の電界効果型の磁気抵抗効果素子に関するＦＥＴ構造の断面を示す図、（Ｂ）は平面状にパターン化された強磁性領域／非磁性領域／強磁性領域の接合構造の例の断面を示す図。
【図２】（Ａ）は実施例２の電界効果型の磁気抵抗効果素子に関するＦＥＴ構造の断面を示す図、（Ｂ）は平面状にパターン化された強磁性領域／非磁性領域／強磁性領域の接合構造の例の断面を示す図。
【図３】実施例１または実施例２の磁気抵抗素子の磁気抵抗特性を示す図。
【図４】（Ａ）は実施例１に示すＦＥＴ構造を多重結合した構造を断面で示す図、（Ｂ）は強磁性領域／非磁性領域／強磁性領域の接合構造が多重化された例を断面で示す図。
【図５】実施例４の電界効果型のスピン制御素子の構造を断面で示す図。
【図６】第１の強磁性領域と第２の強磁性領域との間の磁気的交換相互作用Ｊがゲート電圧Ｖｇの関数として正負振動を示すことを説明する図。
【図７】実施例４で説明した電界効果型のスピン制御素子を応用した電界駆動型ＭＲＡＭの基本構造および動作原理を説明する図。
【図８】図７に示した電界駆動型ＭＲＡＭセルをＸ−Ｙマトリクス状に配列した縦２列、横２列の場合の固体メモリの回路構成の例を示す図。
【図９】上述の図８に示した電界駆動型ＭＲＡＭセルをＸ−Ｙマトリクス状に配列した場合の固体メモリをシリコン基板上に実装した例を一つのメモリ素子について示す模式図。
【図１０】図１（Ａ）に示した実施例１の電界効果型の磁気抵抗効果素子のゲート電極１３を別構造にしたＦＥＴ構造の断面図。
【符号の説明】
１１…非磁性体基板、１２…電気的絶縁膜、１３…ゲート電極、１４…ソース電極、１５…ドレイン電極、１６…電源、１７…電源、１１１，１１３，２１１および２１３…強磁性領域、１１２，２１２…非磁性領域、１１０，２１０…非磁性体基板１１および強磁性体基板２１の両端部の非磁性領域、２１…強磁性体基板、３４…反強磁性層、５１…非磁性層、５２…強磁性金属層、５３…非磁性金属層または非磁性絶縁体層、５４…強磁性金属層、５００…不揮発性記録ユニット、８０１１，８０１２および８０２１，８０２２…ビットライン、８１１１，８１１２および８１２１，８１２２…スイッチ、８２１１，８２１２および８２２１，８２２２…ワードライン、８３１１および８３２１…スイッチ、８４１１および８４１２，８４２１および８４２２…スイッチ、８５１，８５２…電源線、８５３…データ線、８６１，８６２…配線、８７１…書き込みビットデコーダ、８７２…読み出しビットデコーダ、８８…ワードデコーダ、２０７…第１のビットライン、２０８…第２のビットライン、２０９…第１のワードライン、２１０…第２のワードライン、２１５…層間絶縁膜、２３０…シリコン基板。

Claims (8)

  1. 電界ドーピング可能な材料よりなる基板、該基板の一表面に設けられた絶縁層、該絶縁層の他面に設けられたゲート電極よりなり、前記基板とゲート電極との間隔が基板の位置により異なるようになされて前記基板に非一様電界を作用させたとき、前記基板に第１の強磁性領域／非磁性領域／第２の強磁性領域が形成されることを特徴とする磁気抵抗効果素子。
  2. 前記絶縁層とゲート電極が接する面において、前記絶縁層またはゲート電極の一方が他方に対して凸または凹の形状とされている請求項１記載の磁気抵抗効果素子。
  3. 前記絶縁層とゲート電極が接する面の凸または凹の形状が複数個形成されて前記基板に形成される第１の強磁性領域／非磁性領域／第２の強磁性領域が複数組とされた請求項２記載の磁気抵抗効果素子。
  4. 電界ドーピング可能な材料よりなる基板、該基板の一表面に設けられた絶縁層、該絶縁層の他面に設けられたゲート電極および前記基板の他表面の一部に設けられた反強磁性層よりなり、前記基板とゲート電極との間隔が基板の位置により異なるようになされて前記基板に非一様電界を作用させたとき、前記基板に第１の強磁性領域／非磁性領域／第２の強磁性領域が形成されるとともに、前記電界の大きさによって前記非磁性領域を介して前記第１および第２の強磁性領域間に働く磁気的交換相互作用を制御することを特徴とする電界効果型のスピン制御素子。
  5. 電界ドーピング可能な材料よりなる基板、該基板の一表面に設けられた絶縁層、該絶縁層の他面に設けられたゲート電極、前記基板の他表面の一部に設けられた反強磁性層および前記基板の他表面の他部に設けられた不揮発性記憶ユニットよりなり、前記基板とゲート電極との間隔が基板の位置により異なるようになされて前記基板に非一様電界を作用させたとき、前記基板に第１の強磁性領域／非磁性領域／第２の強磁性領域が形成されるとともに、前記電界の大きさによって前記非磁性領域を介して前記第１および第２の強磁性領域間に働く磁気的交換相互作用を制御し、制御された結果の強磁性領域の磁化の向きを前記不揮発性記憶ユニットに記憶させることを特徴とするメモリ。
  6. 前記不揮発性記憶ユニットは、基板１１側から、非磁性層、強磁性金属層（磁化自由層）、非磁性金属層／強磁性金属層５４（磁化固定層）の積層膜を用いたメモリセル、または非磁性層、強磁性金属層５２（磁化自由層）、非磁性絶縁体層、強磁性金属層５４（磁化固定層）の積層膜を用いたメモリセルである請求項５記載のメモリ。
  7. 前記請求項１ないし３のいずれかに記載の磁気抵抗素子を具備したことを特徴とする磁気記録再生ヘッドまたは磁気センサ。
  8. 請求項１ないし６のいずれかに記載の素子またはメモリであり、前記基板が、ＩＶ族半導体ないしはＩＩＩ−Ｖ族半導体の一部の原子を磁性原子で置換した磁性半導体、または、ワイドギャプ半導体の一部の原子を磁性原子に置換した磁性半導体、または、ペロブスカイト結晶構造のＭｎ酸化物系、または、ＧａＡｓ／ＭｎＳｂグラニュラー構造体であることを特徴とする素子またはメモリ。
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