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KR100908759B1 - 범프레스 적층식 상호 연결 층을 갖는 초소형 전자 패키지 - Google Patents

범프레스 적층식 상호 연결 층을 갖는 초소형 전자 패키지 Download PDF

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KR100908759B1
KR100908759B1 KR1020037007888A KR20037007888A KR100908759B1 KR 100908759 B1 KR100908759 B1 KR 100908759B1 KR 1020037007888 A KR1020037007888 A KR 1020037007888A KR 20037007888 A KR20037007888 A KR 20037007888A KR 100908759 B1 KR100908759 B1 KR 100908759B1
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KR
South Korea
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microelectronic
microelectronic die
microelectronic package
solder
package core
Prior art date
Application number
KR1020037007888A
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English (en)
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KR20040022202A (ko
Inventor
워머폴에이치.
토울스티븐엔.
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

본 발명은 적어도 하나의 초소형 전자 다이를 초소형 전자 패키지 코어 내의 적어도 하나의 개구 내에 위치시키고, 초소형 전자 패키지 코어가 없이 캡슐화 재료 내에서 적어도 하나의 초소형 전자 다이를 캡슐화하거나 열 스프레더 내의 적어도 하나의 개구 내에 적어도 하나의 초소형 전자 다이를 고정시키는 캡슐화 재료로 초소형 전자 다이를 개구 내에 고정시키는 초소형 전자 장치 제조 기술에 관한 것이다. 유전체 재료 및 전도성 트레이스의 적층식 인터커넥터가 초소형 전자 다이와, 캡슐화 재료, 초소형 전자 패키지 코어, 및 열 스프레더 중 적어도 하나에 부착되어, 초소형 전자 장치를 형성한다.
초소형 전자 패키지, 초소형 전자 다이, 인터커넥터, 패키지 코어

Description

범프레스 적층식 상호 연결 층을 갖는 초소형 전자 패키지 {MICROELECTRONIC PACKAGE HAVING BUMPLESS LAMINATED INTERCONNECTION LAYER}
본 발명은 초소형 전자 장치의 제조를 위한 장치 및 방법에 관한 것이다. 특히, 본 발명은 적어도 하나의 초소형 전자 다이를 캡슐화하여 그와 전자 접속을 이루기 위한 적층식 상호 연결 층을 제공하는 제조 기술에 관한 것이다.
집적 회로 구성요소의 고성능, 저비용 및 향상된 소형화와 집적 회로의 더 큰 패키징 밀도는 컴퓨터 산업의 지속적인 목표이다. 이러한 목표가 달성됨에 따라, 초소형 전자 다이는 더 작아지게 된다. 당연히, 더 큰 패키징 밀도의 목표는 전체 초소형 전자 다이 패키지가 초소형 전자 다이 자체의 크기와 동일하거나 단지 그보다 약간 더 클 것(약 10% 내지 30%)을 요구한다. 그러한 초소형 전자 다이 패키징은 "칩 스케일 패키징(chip scale packaging)" 또는 "CSP"로 불린다.
도35에 도시된 바와 같이, 실제 CSP는 초소형 전자 다이(402)의 활성 표면(404) 상에 복합 층(build-up layer)을 직접 제조하는 단계를 포함한다. 복합 층은 초소형 전자 다이 활성 표면(404) 상에 배치된 유전체 층(406)을 포함할 수 있다. 전도성 트레이스(trace)(408)가 유전체 층(406) 상에 형성될 수 있고, 각각의 전도성 트레이스(408)의 일부는 활성 표면(404) 상에서 적어도 하나의 접점(412)과 접속한다. (도시되지 않은) 외부 구성요소와의 접속을 위한 땜납 볼 또는 전도성 핀과 같은 외부 접점이 적어도 하나의 전도성 트레이스(408)와 전기적으로 접속하도록 제조될 수 있다. 도35는 유전체 층(406) 상의 땜납 마스크 재료(416)에 의하여 둘러싸인 땜납 볼(414)인 외부 접점을 도시한다. 그러나, 그러한 실제 CSP에서, 초소형 전자 다이 활성 표면(404)에 의하여 제공되는 표면적은 통상 특정한 유형의 초소형 전자 다이(예를 들어, 로직(logic))에 대하여 (도시되지 않은) 외부 구성요소와 접속하는 데 필요한 모든 외부 접점을 위한 충분한 표면을 제공하지 않는다.
추가적인 표면적이 기판(대체로 강성인 재료) 또는 가요성 구성요소(대체로 가요성인 재료)와 같은 삽입물의 사용을 통해 제공될 수 있다. 도36은 작은 땜납 볼(428)을 통하여 기판 삽입물(422)의 제1 표면(426)에 부착되어 그와 전기적으로 접속하는 초소형 전자 다이(424)를 갖는 기판 삽입물(422)을 도시한다. 작은 땜납 볼(428)은 초소형 전자 다이(424) 상의 접점(432)과 기판 삽입물 제1 표면(426) 상의 전도성 트레이스(434) 사이로 연장된다. 전도성 트레이스(434)는 기판 삽입물(422)을 통해 연장되는 관통 구멍(442)을 통하여 기판 삽입물(422)의 제2 표면(438) 상의 결합 패드(436)와 개별적으로 전기적으로 접속된다. (땜납 볼로 도시된) 외부 접점(444)이 결합 패드(436) 상에 형성된다. 외부 접점(444)은 초소형 전자 다이(424)와 (도시되지 않은) 외부 전기 시스템 사이에 전기적인 통신을 이루는 데 이용된다.
기판 삽입물(422)의 사용은 복수의 처리 단계를 요구한다. 이러한 처리 단 계들은 패키지의 비용을 증가시킨다. 또한, 작은 땜납 볼(428)의 사용도, 작은 땜납 볼(428)을 단락시킬 수 있으며 오염을 방지하고 기계적인 안정성을 제공하기 위하여 초소형 전자 다이(424)와 기판 삽입물(422) 사이에 내부 충전 재료를 삽입하는 데 있어서의 어려움을 나타낼 수 있는 많은 문제점을 나타낸다. 더욱이, 현재의 패키지는 기판 삽입물(422)의 두께로 인해 미래의 초소형 전자 다이(424)에 대한 전력 공급 요구를 만족시킬 수 없으며, 이는 랜드측 커패시터가 너무 높은 인덕턴스를 갖게 만든다.
도37은 초소형 전자 다이(456)의 활성 표면(454)이 접착 층(462)에 의해 가요성 구성요소 삽입물(452)의 제1 표면(458)에 부착되어 있는 가요성 구성요소 삽입물(452)을 도시한다. 초소형 전자 다이(456)는 캡슐화 재료(464) 내에서 캡슐화된다. 개구가 가요성 구성요소 삽입물(452) 내에서 레이저 융삭에 의하여 가요성 구성요소 삽입물(452)을 통하여 초소형 전자 다이 활성 표면(454) 상의 접점(466)까지 그리고 가요성 구성요소 삽입물(452) 내에 존재하는 선택된 금속 패드(468)까지 형성된다. 전도성 재료 층이 가요성 구성요소 삽입물(452)의 제2 표면(472) 위에서 개구 내에 형성된다. 전도성 재료 층은 표준 포토마스크/에칭 공정으로 패턴화되어 전도성 관통 구멍(474) 및 전도성 트레이스(476)를 형성한다. (전도성 트레이스(476)에 근접한 땜납 마스크 재료(482)에 의하여 둘러싸인 땜납 볼(248)로 도시된) 외부 접점이 전도성 트레이스(476) 상에 형성된다.
가요성 구성요소 삽입물(452)의 사용은 가요성 구성요소 삽입물(452)을 형성하는 재료 층을 접착시키는 것과 가요성 구성요소 삽입물(452)을 초소형 전자 다이(456)에 접착시키는 것을 요구한다. 이러한 접착 공정들은 비교적 어렵고 패키지의 비용을 증가시킨다. 더욱이, 생성된 패키지는 빈약한 신뢰성을 갖는 것으로 밝혀졌다.
그러므로, 위에서 논의된 문제점들을 극복하는, CSP 장치 내에서 사용되는 트레이스를 형성하기 위한 추가적인 표면적을 제공하는 새로운 장치 및 기술을 개발하는 것이 유익할 것이다.
본 명세서는 본 발명으로 간주되는 것을 특별하게 지적하고 명확하게 청구하는 청구범위를 포함하지만, 본 발명의 장점은 첨부된 도면과 관련하여 읽었을 때 본 발명에 대한 이하의 설명으로부터 더욱 쉽게 확인될 수 있을 것이다.
도1 내지 도8은 적층식 인터커넥터를 형성하는 방법을 도시하는 측단면도이다.
도9 및 도10은 각각 본 발명의 실시예에서 사용될 수 있는 패키지 코어의 사시도 및 평면도이다.
도11 내지 도19는 본 발명에 따라 패키지 코어를 갖는 초소형 전자 패키지를 제조하는 방법의 측단면도이다.
도20 및 도21은 본 발명에 따른, 패키지 코어를 갖지 않는 초소형 전자 패키지의 측단면도이다.
도22는 본 발명의 실시예에서 사용될 수 있는 열 스프레더의 사시도이다.
도23 내지 도34는 본 발명에 따라 열 스프레더를 갖는 초소형 전자 패키지를 형성하는 다양한 방법의 측단면도이다.
도35는 기술 분야에서 공지된 초소형 전자 다이의 실제 CSP의 측단면도이다.
도36은 기술 분야에서 공지된 기판 삽입물을 이용하는 초소형 전자 장치의 CSP의 단면도이다.
도37은 기술 분야에서 공지된 가요성 구성요소 삽입물을 이용하는 초소형 전자 장치의 CSP의 단면도이다.
이하의 상세한 설명에서, 본 발명이 실시될 수 있는 특정 실시예를 예시적으로 도시하는 첨부된 도면이 참조된다. 이러한 실시예는 당업자가 본 발명을 실시할 수 있기에 충분히 상세하게 설명되어 있다. 본 발명의 상이한 여러 실시예들이 반드시 상호 배타적이지 않다는 것을 이해해야 한다. 예를 들어, 일 실시예와 관련하여 본원에서 설명된 특별한 특징, 구조, 또는 특성은 본 발명의 취지 및 범주를 벗어나지 않고서 다른 실시예에서 실시될 수 있다. 또한, 각각의 개시된 실시예에서의 개별 요소들의 위치 및 배열이 본 발명의 취지 및 범주를 벗어나지 않고서 변경될 수 있다는 것을 이해해야 한다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 받아들여져서는 안되고, 본 발명의 범주는 청구범위의 보호 대상의 등가물들의 전체 범위와 함께 적절하게 해석된 첨부된 청구범위에 의해서만 한정된다. 도면에서, 유사한 도면 부호는 여러 도면에 걸쳐 동일하거나 유사한 기능성을 가리킨다.
본 발명은 초소형 전자 패키지 코어 내의 적어도 하나의 개구 내에 적어도 하나의 초소형 전자 다이를 위치시키고, 초소형 전자 패키지 코어가 없이 캡슐화 재료 내에 적어도 하나의 초소형 전자 다이를 캡슐화하거나 열 스프레더 내의 적어도 하나의 개구 내에 적어도 하나의 초소형 전자 다이를 고정시키는 캡슐화 재료로 개구 내에 초소형 전자 다이를 고정시키는 초소형 전자 장치 제조 기술을 포함한다. 유전체 재료 및 전도성 트레이스의 적층식 인터커넥터가 초소형 전자 다이와, 캡슐화 재료, 초소형 전자 패키지 코어, 및 열 스프레더 중 적어도 하나에 부착되어, 초소형 전자 장치를 형성한다.
도1 내지 도8은 적층식 인터커넥터를 형성하기 위한 방법을 도시한다. 도1에 도시된 바와 같이, 구리, 구리 합금, 알루미늄, 및 알루미늄 합금 등과 같은 금속 호일(102)이 유리-에폭시 재료(예를 들어, FR4 재료), 에폭시 수지 및 폴리이미드 등과 같은 유전체 층(104)의 제1 표면(106)과 적층된다. 적어도 하나의 개구(108)가 유전체 층(104)을 통해 형성되어 도2에 도시된 바와 같이 금속 호일(102)의 일부를 노출시킨다. 그 다음 금속 호일(102)/유전체 층(104) 적층물은 세척(얼룩 제거)될 수 있다.
도3에 도시된 바와 같이, 개구(108, 도2 참조)는 당업자에 의하여 이해될 수 있는 도금 기술을 사용하여 금속과 같은 전도성 재료로 충진되어 전도성 플러그(112)를 형성한다. 그 다음, 도4에 도시된 바와 같이 금속 호일(102)은 리소그래피 및 에칭 기술에 의해 패턴화되어, 랜드(114) 및 (도시되지 않은) 트레이스(120, 도16 참조)와 같은 적어도 하나의 전도성 요소를 형성한다. 도5에 도시된 바와 같이, 주석/납 땜납, 무연 땜납(예를 들어, 주석/은 및 주석/은/구리 땜납), 및 전도성 접착제(예를 들어, 금속 충진 에폭시) 등과 같은 전도성 결합 층(116)이 유전체 층(104)의 제2 표면(118)에 인접하여 전도성 플러그(112) 상에 형성된다. 이러한 전도성 결합 층(116)은 땜납 또는 땜납 합금의 도금, 페이스트(전도성 접착제 또는 땜납 페이스트)의 스크린 인쇄, 후루가와 수퍼 솔더 프로세스(Furukawa Super Solder Process)의 사용, 및 수퍼 주핏 프로세스(Super Juffit Process)의 사용 등을 포함하지만 그에 제한되지 않는 통상 사용되는 다양한 방법에 의하여 도포될 수 있다. 그 다음 접착 층(122)이 유전체 층 제2 표면(118) 및 전도성 결합 층(116) 위에 배치되어 도6에 도시된 바와 같이 적층 구조물(124)을 형성할 수 있다. 복수의 적층 구조물(124, 124', 124")이 도7에 도시된 바와 같이 정렬될 수 있다. 적층 구조물(124')은 전도성 플러그(112') 및 랜드(114')를 가지며 인접한 적층 구조물(124, 124")에 의해 제공되는 전도성 결합 층 및 접착 층이 없이 유전체 층(104')의 대향 표면들 상에 형성된 트레이스(120')를 포함할 수 있다는 것을 알 것이다.
그 다음 복수의 단일 적층 구조물(124, 124', 124")은 진공 고온 프레스 공정을 거쳐서 도8에 도시된 바와 같이 적층식 인터커넥터(130)를 형성한다. 진공 고온 프레스는 도8에 도시된 바와 같이 인접한 단일 적층 구조물의 랜드(114, 114', 114") 및 트레이스(120')에 결합된 하나의 단일 적층 구조물(124, 124', 및/또는 124")의 전도성 결합 층(116)을 생성한다. 당연히, 적층식 인터커넥터(130)가 세 개의 층으로 제한되지 않고 더 적거나 더 많은 층을 포함할 수 있다는 것을 이해할 것이다. 그러한 적층식 인터커넥터(130)는 미국 캘리포니아주 산타클라라 소재의 이비덴 유.에스.에이. 코프.(Ibiden U.S.A. Corp.)로부터 구입 가능하다. 대체로 유사한 특성을 갖지만 다른 제조 공정에 의하여 생산되는 다른 적층식 인터커넥터는 일본 오사카 소재의 마쯔시다 일렉트로닉 컴포넌츠 코., 엘티디.(Matsushita Electronic Components Co., Ltd.; 예를 들어, ALIVH(Any Layer Inner Via Hole)) 및 미국 인디애나주 엘크하트 소재의 씨티에스 코포레이션(CTS Corporation; 예를 들어, ViaPly)으로부터 구입 가능하다. 이비덴의 IBSS 또는 Baby Yasha 기술, 또는 신코(Shinko)의 DLL 공정(필리핀 마닐라 소재의 신코 일렉트릭 인더스트리즈, 코., 엘티디.(Shinko Electric Industries, Co., Ltd.)과 같은 다른 공정이 사용될 수도 있다. 이러한 경우에, 종래의 플립 칩 장치에서 현재 사용되는 땜납 범프는 도금된 금속 스터드(구리 또는 다른 적합한 금속 또는 합금)에 의하여 대체될 것이다. 제조 후에, 적층식 인터커넥터(130)는 적절한 테스트 기구를 사용하는 전기 테스팅 또는 다른 수단에 의해 기능성에 대하여 테스트될 수 있다.
도9 내지 도19는 초소형 전자 장치를 형성하는 방법을 도시한다. 도9는 초소형 전자 장치를 제조하는 데 사용되는 초소형 전자 패키지 코어(202)를 도시한다. 초소형 전자 패키지 코어(202)는 양호하게는 대체로 평탄한 재료를 포함한다. 초소형 전자 패키지 코어(202)를 제조하는 데 사용되는 재료는 비스말레이미드 트리아진(Bismaleimide Triazine, "BT") 수지계 적층 재료, FR4 적층 재료(발화 지연 유리/에폭시 재료), 다양한 폴리이미드 적층 재료, 및 세라믹 재료 등과 (구리와 같은) 금속성 재료 등을 포함할 수 있지만 그에 제한되지는 않는다. 초소형 전자 패키지 코어(202)는 초소형 전자 패키지 코어(202)의 제1 표면(206)으로부터 초소형 전자 패키지 코어(202)의 대향 제2 표면(208)으로 연장되는 적어도 하나의 개구(204)를 갖는다. 도10에 도시된 바와 같이, 개구(204)는 사각형/정사각형(204a), 라운딩된 코너를 갖는 사각형/정사각형(204b), 및 원형(204c)을 포함하지만 그에 제한되지 않는 임의의 형태 및 크기일 수 있다. 개구(204)의 크기 및 형태에 대한 단 한가지 제한은 이하에서 논의되는 바와 같이 개구가 그 안에 대응하는 초소형 전자 다이를 하우징하는 데 적절한 크기 및 형태이어야 한다는 것이다.
도11은 보호 필름(212)과 맞닿는 초소형 전자 패키지 코어 제1 표면(206)을 도시한다. 보호 필름(212)은 양호하게는 캡톤(Kapton?) 폴리이미드 필름(델라웨어주 윌밍톤 소재의 이.아이. 듀폰 드 네무어 앤드 컴퍼니(E. I. du Pont de Nemours and Company))과 같은 대체로 가요성인 재료이지만, 금속성 필름을 포함하는 임의의 적절한 재료로 만들어질 수 있다. 양호한 실시예에서, 보호 필름(212)은 초소형 전자 패키지 코어와 대체로 동일한 열팽창 계수(CTE: Coefficient of Thermal Expansion)를 가질 것이다. 도12는 초소형 전자 패키지 코어(202)의 대응 개구(204) 내에 위치되는 활성 표면(216) 및 후방 표면(218)을 각각 갖는 초소형 전자 다이(214)를 도시한다. 초소형 전자 다이(214)는 로직(CPU), 메모리(DRAM, SRAM, SDRAM 등), 제어기(칩 셋), 커패시터, 저항기, 및 인덕터 등을 포함하지만 그에 제한되지 않는 임의의 공지된 능동 또는 수동 초소형 전자 장치일 수 있다. 초소형 전자 다이(214)는 양호하게는 사용 전에 작동 불량을 제거하기 위하여 전기적으로 그리고/또는 그와 다르게 테스트된다.
(도시된) 실시예에서, 초소형 전자 패키지 코어(202)의 두께(217)와 초소형 다이(214)의 두께(215)는 대체로 동일하다. 초소형 전자 다이(214)는 각각 그들의 활성 표면(216)이 보호 필름(212)과 맞닿도록 위치된다. 보호 필름(212)은 초소형 전자 패키지 코어 제1 표면(206) 및 초소형 전자 다이 활성 표면(216)에 부착되는 실리콘 또는 아크릴과 같은 접착제를 가질 수 있다. 이러한 접착식 필름은 초소형 전자 다이(214) 및 초소형 전자 패키지 코어(202)를 주형, 액체 분배 캡슐화 시스템(양호함), 진공 프레스, 또는 캡슐화 공정을 위해 사용되는 다른 장비 내에 위치시키기 전에 도포될 수 있다. 보호 필름(212)은 또한 ETFE(에틸렌-테트라플루오로에틸렌) 또는 테플론? 필름과 같은 비접착 필름일 수 있으며, 이는 캡슐화 공정 중에 주형 또는 다른 장비의 내측 표면에 의하여 초소형 전자 다이 활성 표면(216) 및 초소형 전자 패키지 코어 제1 표면(206) 상에 유지된다. 다른 실시예에서, 초소형 전자 다이(214) 및 초소형 전자 패키지 코어(202)는 테잎 대신에 재사용 가능한 플래튼에 대하여 (접착제 또는 진공 척 등으로) 제 위치에 유지될 수 있다.
그 다음 초소형 전자 다이(214)는 플라스틱, 수지, 에폭시, 탄성(즉, 고무) 재료와 같은 캡슐화 재료(222)로 캡슐화된다. 도13에 도시된 바와 같이, 캡슐화 재료(222)는 초소형 전자 다이(214)에 의하여 점유되지 않은 개구(204)의 부분 내에 배치된다. 초소형 전자 다이(214)의 캡슐화는 이송 및 압축 성형과 분배를 포 함하지만 그에 제한되지 않는 임의의 공지된 공정에 의하여 달성될 수 있다. 캡슐화 재료(222)는 초소형 전자 다이(214)를 초소형 전자 패키지 코어(202) 내에 고정시키고, 이는 생성되는 구조에 대하여 기계적인 강성을 제공하며 이후에 적층식 인터커넥터를 부착시키기 위한 표면적을 제공한다.
캡슐화 후에, 보호 필름(212)은 도14에 도시된 바와 같이 제거되어 초소형 전자 다이 활성 표면(216)을 노출시킨다. 또한, 도14에 도시된 바와 같이 캡슐화 재료(222)는 양호하게는 초소형 전자 패키지 코어 제1 표면(206)과 초소형 전자 다이 활성 표면(216) 사이의 공간을 충진하도록 성형되거나 분배된다. 이는 초소형 전자 다이 활성 표면(216) 및 초소형 전자 패키지 코어 제1 표면(206)에 대하여 대체로 평탄한 캡슐화 재료(222)의 적어도 하나의 표면(224)을 생성한다.
도15는 초소형 전자 패키지 코어(202) 내에서 캡슐화 재료(222)로 캡슐화된 단일 초소형 전자 다이(214)의 도면을 도시한다. 당연히, 초소형 전자 다이(214)는 초소형 전자 다이 활성 표면(216) 상에 위치된 복수의 전기 접점(232)을 포함한다. 전기 접점(232)은 초소형 전자 다이(214) 내의 (도시되지 않은) 회로에 전기적으로 연결되어 있다. 단지 네 개의 전기 접점(232)만이 단순하고 명료하게 도시되어 있다.
도16에 도시된 바와 같이, (미리 제조된) 적층식 인터커넥터(130)가 전기 접점(232)에 대해 맞닿아서 그와 접속을 이룬다. 내장된 초소형 전자 다이(214)와의 기계적이고 전기적인 연결을 형성하기 위하여, 적층식 인터커넥터(130)와 내장된 초소형 전자 다이 사이의 층은 (유리-에폭시 재료(예를 들어, FR4 재료), 에폭시 수지, 및 폴리이미드 등과 같은) 적절한 유전체 재료(230)와, (금속 충진 에폭시 수지 등과 같은) 전도성 접착 재료(240)를 포함해야 한다. 양호한 실시예에서, 이러한 접착 재료는 적층식 인터커넥터(130)의 적층 형성 후에 도포될 것이다. 정렬 결과에 따라서, 트레이스를 초소형 전자 다이(214)와 맞닿는 레벨 상에 놓는 것이 가능할 수도 있다. 트레이스를 초소형 전자 다이(214)와 맞닿는 레벨 상에 놓는 것이 가능하지 않으면, 적층식 인터커넥터(130)는 초소형 전자 다이(214)를 향한 측면이 그 위에 트레이스가 배치되지 않도록 축적되어야 할 것이다.
도17에 도시된 바와 같이, 적층식 인터커넥터(130)가 부착된 후에, 랜드(114)는 (도시되지 않은) 외부 구성요소와의 통신을 위하여 땜납 범프, 땜납 볼, 및 핀 등과 같은 전도성 상호 연결부의 형성 시에 사용될 수 있다. 예를 들어, 땜납 마스크 재료(252)가 적층식 인터커넥터(130) 위에 배치될 수 있다. 그 다음 복수의 관통 구멍이 땜납 마스크 재료(252) 내에 형성되어 랜드(114) 또는 트레이스(120) 각각의 적어도 일부를 노출시킨다. 땜납 범프와 같은 복수의 전도성 범프(258)가 랜드(114) 또는 트레이스(120) 각각의 노출된 부분 상에서 땜납 페이스트의 스크린 인쇄에 뒤이은 재유동 공정에 의하여 또는 공지된 도금 기술에 의하여 형성될 수 있다.
도18은 초소형 전자 패키지 코어(202) 내에서 캡슐화 재료(222)로 캡슐화된 복수의 초소형 전자 다이(214)를 도시한다. 적층식 인터커넥터(130)는 앞서 논의된 방식으로 초소형 전자 다이 활성 표면(216), 초소형 전자 패키지 코어 제1 표면(206), 및 캡슐화 재료 표면(224)에 부착된다. 그 다음 개별 초소형 전자 다 이(214)는 적층식 인터커넥터(130) 및 초소형 전자 패키지 코어(202)를 통하여 (절단된) 선(264)을 따라 싱귤레이팅되어 도19에 도시된 바와 같이 적어도 하나의 싱귤레이팅된 초소형 전자 다이 패키지(266)를 형성한다. 또한, 개별 초소형 전자 다이(214)가 먼저 싱귤레이팅되고 싱귤레이팅된 인터커넥터(130)가 그에 부착되어 다이 대 다이 정렬 문제점을 제거할 수 있어서 싱귤레이팅된 초소형 전자 다이 패키지(266)를 직접 형성할 수 있다는 것을 이해할 수 있다.
양호한 실시예에서, "양호하게 입증된" (즉, 전기적이거나 다른 수단에 의하여 테스트된) 초소형 전자 다이(214)는 양호하게 입증된 적층식 인터커넥터(130)에 대응하는 위치에서만 초소형 전자 패키지 코어(202) 내에 통합될 것이다. 따라서, 작동되지 않는 적층식 인터커넥터(130)에 부착됨으로 인한 양호하게 입증된 초소형 전자 다이(214)의 손실이 회피될 수 있다. 초소형 전자 패키지가 개별적인 싱귤레이팅된 적층식 커넥터를 개별적인 캡슐화되고 싱귤레이팅된 초소형 전자 다이에 부착시킴으로써 형성될 수도 있다는 것을 이해할 수 있다.
당연히, 복수의 초소형 전자 다이(214)가 초소형 전자 패키지 코어(202)의 단일 개구(204) 내에서 캡슐화 재료(222)로 캡슐화될 수 있다는 것을 이해할 것이다.
더욱이, 초소형 전자 패키지 코어(202)가 선택적이라는 것을 이해할 것이다. 초소형 전자 다이(214)는 도20에 도시된 바와 같이 단순히 캡슐화 재료(222)에 의하여 캡슐화될 수 있다. 그 다음 개별 다이(214)는 적층식 인터커넥터(130) 및 캡슐화 재료(222)를 통하여 (절단된) 선(268)을 따라 싱귤레이팅되어 도21에 도시된 바와 같이 적어도 하나의 싱귤레이팅된 초소형 전자 다이 패키지(270)를 형성한다. 또한, 개별 초소형 전자 다이(214)가 먼저 싱귤레이팅되고 싱귤레이팅된 인터커넥터(130)가 그에 부착되어 다이 대 다이 정렬 문제점을 제거할 수 있어서 싱귤레이팅된 초소형 전자 다이 패키지(270)를 직접 형성할 수 있다는 것을 이해할 것이다.
본 발명의 다른 실시예에서, 열 스프레더가 초소형 전자 다이 패키지 내로 통합될 수 있다. 도22는 초소형 전자 패키지를 제조하는 데 사용될 수 있는 열 스프레더(302)를 도시한다. 열 스프레더(302)는 양호하게는 대체로 평탄하며 열 전도성이 높은 재료를 포함한다. 열 스프레더(302)를 제조하는 데 사용되는 재료는 구리, 구리 합금, 몰리브덴, 몰리브덴 합금, 알루미늄, 및 알루미늄 합금 등을 포함할 수 있지만 그에 제한되지는 않는다. 열 스프레더를 제조하는 데 사용되는 재료는 또한 AlSiC 및 AlN 등과 같은 열 전도성 세라믹 재료를 포함할 수 있지만 그에 제한되지는 않는다. 더욱이, 열 스프레더(302)가 열 파이프와 같은 더욱 복잡한 장치일 수 있다는 것을 이해할 것이다. 열 스프레더(302)는 그의 제1 표면(306)으로부터 열 스프레더(302) 내로 연장되는 적어도 하나의 리세스(304)를 갖는다. 도23은 열 스프레더(302)의 측단면도를 도시한다. 각각의 리세스(304)는 초소형 전자 다이의 정렬을 보조하도록 경사질 수 있는 적어도 하나의 측벽(308)과 대체로 평탄한 바닥 표면(312)에 의하여 한정된다. 도22 및 도23이 대체로 경사진 리세스 측벽(308)을 갖는 열 스프레더 리세스(304)를 도시하지만, 대체로 수직인 측벽이 사용될 수 있다는 것을 이해할 것이다.
도24는 대응하는 열 스프레더 리세스(304, 도23 참조) 내에 위치된, 활성 표 면(316) 및 후방 표면(318)을 갖는 초소형 전자 다이(314)를 도시하고, 여기서 리세스(304)는 초소형 전자 다이(314)를 수납하기에 적절한 크기 및 형태이다. 초소형 전자 다이(314) 및 열 스프레더(302) 상의 (도시되지 않은) 기준 표시가 정렬을 위하여 사용될 수 있다. 도24에 도시된 실시예에서, 초소형 전자 다이(314)는 열 전도성 접착 재료(322)로 리세스(304)의 바닥 표면(312)에 부착된다. 접착 재료(322)는 은 또는 질화알루미늄과 같은 열 전도성 입상 재료로 충진된 수지 또는 에폭시 재료를 포함할 수 있다. 접착 재료(322)는 또한 낮은 융점을 갖는 금속 및 금속 합금(예를 들어, 땜납 재료) 등을 포함할 수 있다.
다른 실시예에서, 자동 정렬 땜납 돌기가 초소형 전자 다이(314)를 리세스 바닥 표면(312)에 부착시키는 데 사용될 수 있다. 도25 내지 도29는 초소형 전자 다이(314)와 열 스프레더(302) 사이에 열 전도를 제공하면서 열 스프레더 리세스(304) 내에 초소형 전자 다이를 간단하고 정확하게 위치시키기 위한 자동 정렬 땜납 돌기를 도시한다. 도25에 도시된 바와 같이, 복수의 제1 땜납 범프(332), 양호하게는 납, 주석, 인듐, 갈륨, 비스무트, 카드뮴, 아연, 구리, 금, 은, 안티모니, 게르마늄 및 이들의 합금과 같은 열 전도성이 높은 재료가 초소형 전자 다이(314)가 웨이퍼로부터 다이싱되기 전에 전체 웨이퍼를 가로질러 형성된다. 이는 복수의 제1 땜납 범프(332)가 모든 초소형 전자 다이(314) 상에 동일하게 위치되어 비용을 감소시키는 것을 보장한다. 복수의 제1 땜납 범프(332)는 웨이퍼의 전방면 상의 (도시되지 않은) 기준 표시인 특징부와 정렬될 수 있다.
복수의 제1 땜납 범프(332)는 먼저 기술 분야에서 공지된 시드(seed) 층과 같은 습윤 층(334)을 초소형 전자 다이 후방 표면(318)에 대응하는 웨이퍼의 후방 표면에 도포함으로써 형성될 수 있다. 포토레지스트와 같은 제거 가능한 땜납 댐(336)이 습윤 층(334) 위에 패턴화되어 복수의 제1 땜납 범프(332)의 땜납이 조기에 습윤 층(334)을 가로질러 습윤하는 것을 방지한다. 복수의 제1 땜납 범프(332)는 도금 기술에 의하여 또는 포토레지스트 내의 개구 내로 페이스트를 스크린 인쇄하여 땜납 범프를 형성하도록 페이스트를 재유동시킴으로써 형성될 수 있다.
도26에 도시된 바와 같이, 복수의 제2 땜납 범프(338)가 위에서 설명된 기술을 사용하여 습윤 층(342) 및 제거 가능한 땜납 댐(344)과 함께 열 스프레더 리세스(304)의 바닥 표면(312) 상에 배치될 수 있다. 복수의 제2 땜납 범프(338)는 복수의 제1 땜납 범프(332)에 대하여 설명된 재료로부터 만들어질 수 있다. 복수의 제2 땜납 범프(338)는 열 스프레더(302) 상의 (도시되지 않은) 기준 표시와 같은 특징부와 정렬될 수 있다. 또는, 비용을 절감하고 공정을 단순화하기 위하여, 복수의 제1 땜납 범프(322) 또는 복수의 제2 땜납 범프(338) 중 하나가 제거될 수 있어서, 습윤 층 및 패턴화된 땜납 층만이 대응 표면 상에 존재할 것이다.
도27에 도시된 바와 같이, 초소형 전자 다이(314)는 (다이싱 후에) 열 스프레더 리세스(304) 내에 위치되어, 복수의 제1 땜납 범프(332) 및 복수의 제2 땜납 범프(338)가 원하는 위치에서 초소형 전자 다이(314)와 정렬된다. 복수의 제1 땜납 볼(332) 및 복수의 제2 땜납 볼(338)은 초기 정렬 및 최종 열 접촉을 위하여 크기 및 조성이 다를 수 있다. 당연히, 땜납 범프를 초소형 전자 다이(314) 또는 열 스프레더 리세스(304) 중 하나에만 도포할 수 있다는 것을 이해할 것이다.
열 스프레더(302)는 복수의 제1 땜납 범프(332) 및 복수의 제2 땜납 범프(338)의 융점 이상으로 가열되어 이들을 재유동시키며, 범프들 사이의 모세관 작용이 초소형 전자 다이(314)를 정렬시킨다. 그 다음 초소형 전자 다이의 제거 가능한 땜납 댐(336) 및 열 스프레더의 땜납 댐(344)이 기술 분야에 공지된 포토레지스트 스트립 공정에 의하여 제거된다. 다음으로, 도28에 도시된 바와 같이 플래튼(346)이 초소형 전자 다이 활성 표면(316)에 대해 위치되어, 초소형 전자 다이(314)를 수평으로 제 위치에 유지하면서 복수의 제1 땜납 볼(332) 및 복수의 제2 땜납 볼(338)의 땜납을 다시 재유동시키기 위하여 수직으로 압축하며 진공 또는 부분 진공 하에서 가열한다. 이러한 공정에서, 어떠한 상대 수평 이동도 방향(350)으로 수직으로 가압함으로써 회피되어야 한다. 압력은 땜납이 그의 융점 아래로 냉각된 후에 제거된다. 이는 도29에 도시된 바와 같이 초소형 전자 다이 후방 표면(318)과 리세스 바닥 표면(312) 사이에 대체로 연속적인 열 접촉 땜납 층(352)을 생성한다. 진공 또는 부분 진공은 대체로 연속적인 열 접촉 땜납 층(352) 내에서의 공기 방울의 존재를 방지하거나 제거하는 것을 도와준다. 플래튼(346, 도28 참조)의 사용은 또한 도29에 도시된 바와 같이 열 스프레더 상부 표면(306)과 초소형 전자 다이 활성 표면(316)이 대체로 동일 평면 상에 있게 한다.
그 다음, 앞서 논의된 바와 같이 적층식 인터커넥터(130)가 도30에 도시된 바와 같이 초소형 전자 다이 활성 표면(316) 및 열 스프레더 제1 표면(306)에 부착된다. 그 다음 개별 초소형 전자 다이(314)는 적층식 인터커넥터(13) 및 열 스프 레더(302)를 통해 싱귤레이팅되어 도31에 도시된 바와 같이 적어도 하나의 싱귤레이팅된 초소형 전자 다이 패키지(320)를 형성한다. 또한, 개별 초소형 전자 다이(314)가 먼저 싱귤레이팅되고 싱귤레이팅된 인터커넥터(130)가 그에 부착되어 다이 대 다이 정렬 문제점을 제거할 수 있어서 싱귤레이팅된 초소형 전자 다이 패키지(320)를 직접 형성할 수 있다는 것을 이해할 것이다.
다른 실시예에서, 플라스틱, 수지, 및 에폭시 등과 같은 충진 재료(372)가 초소형 전자 다이(314)와 리세스 측벽(308) 사이에 남아 있는 모든 갭 내로 배치되어 도32에 도시된 바와 같이 초소형 전자 다이 활성 표면(316)과 열 스프레더 제1 표면(306) 사이에 충진 재료(372)의 평탄한 표면(374)을 형성할 수 있다. 이는 도33에 도시된 바와 같이, 초소형 전자 다이 활성 표면(316) 및 열 스프레더 제1 표면(306) 위에 테잎 필름(376)을 위치시킴으로써 달성될 수 있다. 테잎 필름(376)은 양호하게는 캡톤? 폴리이미드 필름(델라웨어주 윌밍톤 소재의 이.아이. 듀폰 드 네무어 앤드 컴퍼니)과 같은 대체로 가요성인 재료이지만, 실리콘과 같은 접착제가 위에 배치되어 있는 금속성 필름을 포함하는 임의의 적절한 재료로 만들어질 수 있다. (도시되지 않은) 충진 재료(372)는 열 스프레더 제2 표면(382)으로부터 리세스 측벽(308)으로 연장되는 적어도 하나의 채널(378)을 통하여 주입된다.
테잎 필름(376)이 제거되고, 그 다음 앞서 논의된 바와 같이 적층식 인터커넥터(130)가 초소형 전자 다이 활성 표면(316) 및 열 스프레더 제1 표면(306)에 부 착될 수 있다. 그 다음 개별 초소형 전자 다이(314)는 적층식 인터커넥터(130) 및 열 스프레더(302)를 통하여 싱귤레이팅되어 도34에 도시된 바와 같이 적어도 하나의 싱귤레이팅된 초소형 전자 다이 패키지(386)를 형성한다. 또한, 개별 초소형 전자 다이(314)가 먼저 싱귤레이팅되고 싱귤레이팅된 인터커넥터(130)가 그에 부착되어 다이 대 다이 정렬 문제점을 제거할 수 있어서 싱귤레이팅된 초소형 전자 다이 패키지(386)를 직접 형성할 수 있다는 것을 이해할 것이다.
다른 실시예에서, 적층식 인터커넥터(130)가 먼저 초소형 전자 다이(314) 및 열 스프레더(302)에 부착될 수 있다. 그 다음, 캡슐화 재료(372)가 채널(378)을 통하여 적층식 인터커넥터(130)와 초소형 전자 다이(314)와 열 스프레더(302) 사이의 갭 내로 도입될 수 있다.
본 발명은 초소형 전자 패키지가 얇음으로 인해 랜드측 커패시터에 대한 낮은 인덕턴스를 생성한다. 더욱이, 초소형 전자 다이 레벨에서 땜납 범프에 대한 필요가 없음으로 인해 고유한 확장성이 있다. 또한, 복잡한 조립이 요구되지 않으므로 비용 절감이 실현될 것이다.
본 발명의 실시예들이 상세하게 설명되었지만, 첨부된 청구범위에 의하여 한정되는 본 발명은 상기 상세한 설명에서 설명된 특정 세부 사항에 의하여 제한되지 않고 본 발명의 많은 확실한 변경이 본 발명의 취지 및 범주를 벗어나지 않고서 가능하다는 것을 이해할 것이다.

Claims (31)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 초소형 전자 패키지로서,
    제1 표면 및 대향 제2 표면을 가지며, 내부에 형성되어 초소형 전자 패키지 코어 제1 표면으로부터 초소형 전자 패키지 코어 제2 표면으로 연장되는 하나 이상의 개구를 갖는 초소형 전자 패키지 코어와,
    상기 하나 이상의 개구 내에 배치되며 활성 표면을 갖는 하나 이상의 초소형 전자 다이와,
    상기 초소형 전자 패키지 코어를 상기 하나 이상의 초소형 전자 다이에 접착시키는 캡슐화 재료와,
    상기 초소형 전자 다이 활성 표면 및 상기 초소형 전자 패키지 코어에 인접하게 배치되며 상기 초소형 전자 다이 활성 표면과 전기적으로 접촉하는 적층식 인터커넥터를 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  7. 제6항에 있어서, 상기 초소형 전자 패키지 코어는 비스말레이미드 트리아진 수지계 적층 재료, FR4 적층 재료, 폴리이미드 적층물, 세라믹, 및 금속으로 구성된 그룹으로부터 선택된 재료를 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  8. 제6항에 있어서, 상기 캡슐화 재료는 상기 초소형 전자 다이 활성 표면 및 상기 초소형 전자 패키지 코어 제1 표면에 대하여 대체로 평탄한 하나 이상의 표면 을 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  9. 제6항에 있어서, 상기 적층식 인터커넥터는,
    제1 표면 및 제2 표면을 갖는 하나 이상의 유전체 재료 층과,
    상기 제1 표면으로부터 상기 제2 표면으로 연장되는 하나 이상의 전도성 플러그와,
    상기 하나 이상의 전도성 플러그와 접촉하는 상기 유전체 재료 제1 표면 상에 배치된 하나 이상의 전도성 요소를 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  10. 제9항에 있어서, 상기 적층식 인터커넥터의 상기 하나 이상의 전도성 플러그는 상기 초소형 전자 다이 활성 표면 상의 하나 이상의 전기 접점에 그들 사이에 배치된 전도성 접착제에 의하여 전기적으로 연결되고, 유전체 재료는 상기 전도성 접착제에 인접한 영역 내에서 상기 적층식 인터커넥터와 상기 초소형 전자 다이 활성 표면 사이에 배치된 것을 특징으로 하는 초소형 전자 패키지.
  11. 초소형 전자 패키지를 제조하는 방법으로서,
    제1 표면 및 대향 제2 표면을 가지며 내부에 형성되어 초소형 전자 패키지 코어 제1 표면으로부터 초소형 전자 패키지 코어 제2 표면으로 연장되는 하나 이상의 개구를 갖는 초소형 전자 패키지 코어를 제공하는 단계와,
    활성 표면을 갖는 하나 이상의 초소형 전자 다이를 상기 하나 이상의 개구 내에 배치시키는 단계와,
    캡슐화 재료로 상기 초소형 전자 패키지 코어를 상기 하나 이상의 초소형 전자 다이에 접착시키는 단계와,
    상기 초소형 전자 다이 활성 표면과 전기적인 접촉을 이루는 적층식 인터커넥터를 상기 초소형 전자 다이 활성 표면 및 상기 캡슐화 재료 표면에 근접하게 배치시키는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 적층식 인터커넥터를 상기 초소형 전자 다이 활성 표면에 대하여 배치시키는 단계는 전도성 접착제로 상기 적층식 인터커넥터의 전도성 플러그를 상기 초소형 전자 다이 활성 표면의 전기 접점에 부착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제11항에 있어서, 상기 초소형 전자 패키지 코어를 제공하는 단계는 비스말레이미드 트리아진 수지계 적층 재료, FR4 적층 재료, 폴리이미드 적층물, 세라믹, 및 금속으로 구성된 그룹으로부터 선택된 초소형 전자 패키지 코어를 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제11항에 있어서, 캡슐화 재료로 상기 초소형 전자 패키지 코어를 상기 하나 이상의 초소형 전자 다이에 접착시키기 전에 상기 초소형 전자 패키지 코어 제1 표 면 및 상기 초소형 전자 다이 활성 표면을 보호 필름에 대하여 맞닿게 하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 제11항에 있어서, 상기 초소형 전자 패키지 코어 제1 표면 및 상기 초소형 전자 다이 활성 표면을 보호 필름에 대하여 맞닿게 하는 단계는 캡슐화 재료로 상기 초소형 전자 패키지 코어를 상기 하나 이상의 초소형 전자 다이에 접착시키기 전에 상기 초소형 전자 패키지 코어 제1 표면 및 상기 초소형 전자 다이 활성 표면을 상기 보호 필름 상의 접착 층에 대하여 맞닿게 하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 초소형 전자 패키지로서,
    제1 표면을 가지며, 상기 제1 표면으로부터 리세스 바닥 표면으로 연장되는 하나 이상의 측벽에 의하여 내부에 형성된 하나 이상의 리세스를 가지는 열 스프레더(heat spreader)와,
    상기 하나 이상의 리세스 내에 배치되며, 활성 표면, 후방 표면, 및 하나 이상의 측면을 갖는 하나 이상의 초소형 전자 다이와,
    상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 리세스 바닥 표면에 접착시키는 열 전도성 재료와,
    상기 초소형 전자 다이 활성 표면 및 상기 열 스프레더에 인접하게 배치되며 상기 초소형 전자 다이 활성 표면과 전기적으로 접촉하는 적층식 인터커넥터
    를 포함하며,
    상기 하나 이상의 리세스 측벽은 대체로 경사진 것을 특징으로 하는 초소형 전자 패키지.
  17. 제16항에 있어서, 상기 적층식 인터커넥터는,
    제1 표면 및 제2 표면을 갖는 하나 이상의 유전체 재료 층과,
    상기 제1 표면으로부터 상기 제2 표면으로 연장되는 하나 이상의 전도성 플러그와,
    상기 하나 이상의 전도성 플러그와 접촉하는 상기 유전체 재료 제1 표면 상에 배치된 하나 이상의 전도성 요소를 포함하는 것을 특징을 하는 초소형 전자 패키지.
  18. 제17항에 있어서, 상기 적층식 인터커넥터의 상기 하나 이상의 전도성 플러그는 상기 초소형 전자 다이 활성 표면 상의 하나 이상의 전기 접점에 전기적으로 연결되는 것을 특징으로 하는 초소형 전자 패키지.
  19. 제16항에 있어서, 상기 하나 이상의 리세스 측벽과 상기 하나 이상의 초소형 전자 다이 측면 사이의 갭 내에 배치된 충진 재료를 더 포함하는 것을 특징으로 하는 초소형 전자 패키지.
  20. 제16항에 있어서, 상기 열 전도성 재료는 수지, 에폭시, 금속, 및 금속 합금으로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 초소형 전자 패키지.
  21. 삭제
  22. 초소형 전자 패키지를 제조하는 방법으로서,
    제1 표면을 가지며, 열 스프레더 제1 표면으로부터 리세스 바닥 표면으로 연장되는 하나 이상의 측벽에 의하여 내부에 형성된 하나 이상의 리세스를 갖는 열 스프레더를 제공하는 단계와,
    활성 표면, 후방 표면, 및 하나 이상의 측면을 갖는 하나 이상의 초소형 전자 다이를 상기 하나 이상의 리세스 내에 배치시키는 단계와,
    상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 리세스 바닥 표면에 접착시키는 단계와,
    상기 초소형 전자 다이 활성 표면과 전기적인 접촉을 이루는 적층식 인터커넥터를 상기 초소형 전자 다이 활성 표면 및 상기 초소형 전자 패키지 코어에 근접하게 배치시키는 단계를 포함하며,
    상기 하나 이상의 리세스 측벽은 대체로 경사진 것을 특징으로 하는 방법.
  23. 제22항에 있어서, 상기 적층식 인터커넥터를 상기 초소형 전자 다이 활성 표면에 대하여 배치시키는 단계는 전도성 접착제로 상기 적층식 인터커넥터의 전도성 플러그를 상기 초소형 전자 다이 활성 표면의 전기 접점에 부착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  24. 제22항에 있어서, 상기 하나 이상의 리세스 측벽과 상기 하나 이상의 초소형 전자 다이 측면 사이의 갭 내에 충진 재료를 배치시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  25. 제22항에 있어서, 상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 리세스 바닥 표면에 접착시키는 단계는 열 전도성 입상 재료로 충진된 수지 재료 및 열 전도성 입상 재료로 충진된 에폭시 재료로 구성된 그룹으로부터 선택된 열 전도성 재료로 상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 바닥 표면에 접착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  26. 제22항에 있어서, 상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 리세스 바닥 표면에 접착시키는 단계는 금속 및 금속 합금으로 구성된 그룹으로부터 선택된 열 전도성 재료로 상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 바닥 표면에 접착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  27. 제22항에 있어서, 상기 하나 이상의 초소형 전자 다이 후방 표면을 상기 리세스 바닥 표면에 접착시키는 단계는,
    상기 하나 이상의 초소형 전자 다이 후방 표면 및 상기 리세스 바닥 표면 중 적어도 하나 상에 복수의 땜납 범프를 배치시키는 단계와,
    상기 복수의 제1 땜납 범프 및 상기 복수의 제1 땜납 범프를 재유동시킴으로써 상기 하나 이상의 초소형 전자 다이 후방 표면과 상기 리세스 바닥 표면 사이에 대체로 연속적인 땜납 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 복수의 땜납 범프를 배치시키는 단계는,
    상기 하나 이상의 초소형 전자 다이 후방 표면 상에 땜납 댐 재료를 패턴화하는 단계와,
    상기 땜납 댐 재료를 통해 연장되는 상기 복수의 땜납 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제27항에 있어서, 복수의 땜납 범프를 배치시키는 단계는,
    상기 리세스 바닥 표면 상에 땜납 댐 재료를 패턴화하는 단계와,
    상기 땜납 댐 재료를 통해 연장되는 상기 복수의 땜납 범프를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제27항에 있어서, 복수의 땜납 범프를 상기 하나 이상의 초소형 전자 다이 후방 표면 및 상기 리세스 바닥 표면 중 적어도 하나 상에 배치시키는 단계는,
    땜납 댐 재료를 상기 하나 이상의 초소형 전자 다이 후방 표면 상에 패턴화하는 단계 및 상기 땜납 댐 재료를 통해 연장되는 상기 복수의 땜납 범프를 형성하는 단계를 포함하는, 복수의 제1 땜납 범프를 상기 하나 이상의 초소형 전자 다이 후방 표면 상에 배치시키는 단계와,
    땜납 댐 재료를 상기 리세스 바닥 표면 상에 패턴화하는 단계 및 상기 땜납 댐 재료를 통해 연장되는 상기 복수의 땜납 범프를 형성하는 단계를 포함하는, 복수의 제2 땜납 범프를 상기 리세스 바닥 표면 상에 배치시키는 단계를 포함하고,
    상기 하나 이상의 초소형 전자 다이 후방 표면과 상기 리세스 바닥 표면 사이에 대체로 연속적인 땜납 층을 형성하는 단계는,
    상기 리세스 내에서 상기 하나 이상의 초소형 전자 다이를 정렬시키기 위하여 상기 복수의 제1 땜납 범프 및 상기 복수의 제2 땜납 범프를 재유동시키는 단계와,
    상기 하나 이상의 초소형 전자 다이 후방 표면 및 상기 리세스 바닥 표면 상의 상기 땜납 댐 재료를 제거하는 단계와,
    제1 땜납 범프 및 복수의 제2 땜납 범프가 다시 재유동되는 동안 상기 하나 이상의 초소형 전자 다이를 제 위치에 유지하는 단계를 포함하는 것을 특징으로 하는 방법.
  31. 제30항에 있어서, 상기 대체로 연속적인 땜납 층을 형성하는 단계 중에 적어도 부분 진공을 유도하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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