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KR100908654B1 - 레벨 쉬프터 및 그를 내장한 래치 - Google Patents

레벨 쉬프터 및 그를 내장한 래치 Download PDF

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KR100908654B1 KR1020020074364A KR20020074364A KR100908654B1 KR 100908654 B1 KR100908654 B1 KR 100908654B1 KR 1020020074364 A KR1020020074364 A KR 1020020074364A KR 20020074364 A KR20020074364 A KR 20020074364A KR 100908654 B1 KR100908654 B1 KR 100908654B1
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Abstract

본 발명은 폴리 실리콘 박막 트랜지스터를 이용하는 표시 패널에 내장되기에 적합한 레벨 쉬프터 회로와 그를 내장한 래치 회로에 관한 것이다.
본 발명에 따른 레벨 쉬프터는 입력 전압에 따라 제1 전원 및 제2 전원을 선택적으로 이용하여 그 입력 전압과 상반되는 레벨의 전압을 제1 노드에 공급하는 제어부와; 제1 노드의 전압에 따라 제2 전원과 제3 전원 중 어느 하나의 전원과 제1 전원을 선택적으로 이용하여 그 제1 노드의 전압과 상반되는 레벨의 출력 전압을 공급하는 출력부를 구비하는 것을 특징으로 한다.

Description

레벨 쉬프터 및 그를 내장한 래치{LEVEL SHIFTER AND LATCH WITH BUILT-IN THE SAME}
도 1은 종래의 폴리 실리콘형 액정 패널의 구성을 개략적으로 나타내는 블록도.
도 2는 도 1에 도시된 데이터 드라이버의 내부 구성을 도시한 블록도.
도 3은 종래의 레벨 쉬프터에 대한 상세 회로도.
도 4는 종래의 다른 레벨 쉬프터에 대한 상세 회로도.
도 5는 도 2에 도시된 제1 래치 어레이에 포함되는 래치에 대한 상세 회로도.
도 6은 본 발명의 제1 실시 예에 따른 레벨 쉬프터의 상세 회로도.
도 7은 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 상세 회로도.
도 8은 본 발명의 제3 실시 예에 따른 레벨 쉬프터를 내장한 래치의 상세 회로도.
도 9는 본 발명의 제4 실시 예에 따른 레벨 쉬프터를 내장한 래치의 상세 회로도.
< 도면의 주요부분에 대한 설명>
10 : 액정 패널 12 : 데이터 드라이버
14 : 게이트 드라이버 16 : 화상표시부
22 : 쉬프트 레지스터 26 : 제1 래치 어레이
28 : 제2 래치 어레이 30, 40, 50 : 레벨 쉬프터
32 : 디지탈-아날로그 변환기(DAC) 어레이
42 : 제어부 44, 54 : 인버터
46 : 제2 인버터 60, 70 : 래치
62 : 샘플링부 64 : 귀환부
본 발명은 입력 신호의 전압레벨을 바꾸어 공급하는 레벨 쉬프터 회로에 관한 것으로, 특히 폴리 실리콘 박막 트랜지스터를 이용하는 표시 패널에 내장되기에 적합한 레벨 쉬프터 회로와 그를 내장한 래치 회로에 관한 것이다.
최근 음극선관(Cathode Ray Tube; CRT)를 대체하는 평판 표시 장치로서 액정 표시 장치(Liquid Crystal Display; LCD), 일렉트로 루미네슨스(Electro Luminescence; 이하, EL이라 함) 표시 장치, 플라즈마 표시 패널(Plasma Display Panel; PDP) 등이 대두되고 있다.
이들 중 액정 표시 장치는 전계에 따라 액정의 유전 이방성을 이용하여 광원 으로부터 입사되는 광의 투과율을 조절함으로써 화상을 표시하게 된다. EL 표시 장치는 전자와 정공의 재결합으로 형광 물질을 발광시켜 화상을 표시하게 된다.
이러한 액정 표시 장치와 EL 표시 장치는 액티브 매트릭스(Active Matrix) 구동을 위하여 화소 별로 스위칭 소자인 박막 트랜지스터를 이용한다. 박막 트랜지스터는 통상 반도체층으로 아몰퍼스(Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다.
아몰퍼스 실리콘 타입의 박막트랜지스터는 아몰퍼스 실리콘막의 높은 균일성에 의해 그의 특성이 안정된 장점을 가지고 있으나, 전하 이동도가 낮다는 단점을 가지고 있다. 이로 인하여, 아몰퍼스 실리콘 타입의 박막 트랜지스터는 응답 속도가 낮기 때문에 고해상도 표시 장치에는 부적합하며, 고속 응답을 필요로 하는 구동 회로들을 별도로 제작하여 표시 패널에 부착하여야 하므로 제조 비용이 높은 단점이 있다.
반면에, 폴리 실리콘 타입의 박막 트랜지스터는 전하 이동도가 높음에 따라 고해상도 표시 장치에 적합함과 아울러 구동 회로들을 표시 패널에 내장할 수 있게 되어 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘 타입의 박막 트랜지스터를 이용한 액정 표시 장치 및 EL 표시 장치가 대두되고 있다.
도 1은 종래의 폴리 실리콘 타입의 박막 트랜지스터를 이용한 액정 표시 패널의 구성을 개략적으로 도시한 것이다.
도 1에 도시된 액정 표시 패널(10)은 화소 매트릭스를 포함하는 화상 표시부(16)와, 화상 표시부(16)의 데이터 라인들(DL)을 구동하기 위한 데이터 드라 이버(12)와, 화상 표시부(16)의 게이트 라인들(GL)을 구동하기 위한 데이터 드라이버(14)를 구비한다.
화상 표시부(16)에는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트 라인(GL)과 데이터 라인(DL)의 교차점에 접속된 스위칭소자로서 폴리 실리콘을 이용한 박막 트랜지스터(TFT)를 포함한다. 박막 트랜지스터(TFT)가 아몰퍼스 실리콘 보다 전하 이동도가 100배 정도 빠른 폴리 실리콘을 이용함에 따라 액정셀들(LC)은 점순차 방식으로 구동된다. 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔 펄스에 응답하여 데이터 라인(DL)으로부터의 비디오 신호, 즉 화소 신호를 액정셀(LC)에 충전되게 한다. 이에 따라, 액정셀(LC)는 충전된 화소 신호에 따라 광투과율을 조절하게 된다.
게이트 드라이버(14)는 외부의 타이밍 컨트롤러(도시하지 않음)로부터 입력된 스타트 펄스를 쉬프트시켜 쉬프트 펄스를 발생하고, 쉬프트 펄스를 레벨 쉬프팅하여 게이트 라인(GL)에 스캔 펄스로 공급한다. 이를 위하여, 게이트 드라이버(14)는 스타트 펄스를 쉬프트시키기 위한 쉬프트 레지스터와, 쉬프트 레지스터로부터의 쉬프트 펄스를 레벨 쉬프팅하여 게이트 라인(GL)에 스캔 펄스로 공급하기 위한 레벨 쉬프터를 포함하게 된다. 예를 들면, 레벨 쉬프터는 10V 정도의 스윙 전압을 가지고 입력되는 쉬프트 펄스를 18V 정도의 스윙폭을 가지게끔 레벨 쉬프팅하여 스캔 펄스로 출력한다.
데이터 드라이버(12)는 외부의 타이밍 컨트롤러(도시하지 않음)로부터 입력된 화소 데이터를 아날로그 화소 신호로 변환하여 데이터 라인들(DL)에 공급한다.
이를 위하여, 데이터 드라이버(12)는 도 2에 도시된 바와 같이 순차적인 샘플링 신호를 공급하는 쉬프트 레지스터(22)와, 샘플링 신호에 응답하여 입력 화소 데이터를 래치하여 출력하는 제1 및 제2 래치 어레이(26, 28)와, 제2 래치 어레이(28)로부터의 디지털 화소 데이터를 아날로그 화소 신호로 변환하는 디지털-아날로그 변환(이하, DAC라 함) 어레이(32)를 구비한다.
쉬프트 레지스터(22)는 타이밍 제어부로부터의 소스 스타트 펄스(SSP)를 클럭 신호(CLK)에 따라 순차적으로 쉬프트시켜 샘플링 신호로 출력한다.
제1 래치 어레이(26)는 쉬프트 레지스터(22)로부터의 샘플링 신호에 응답하여 타이밍 제어부로부터의 화소 데이터를 일정단위씩 순차적으로 샘플링하여 래치한 후 출력하게 된다. 이 경우, 제1 래치 어레이(26)는 k개의 화소 데이터를 래치하고자 하는 경우 k개의 래치들로 구성되고, 그 래치들 각각은 화소 데이터의 비트수(3비트 또는 6비트)에 대응하는 크기를 갖는다.
제2 래치 어레이(28)는 제1 래치 어레이(26)로부터 입력되는 화소 데이터를 래치한 후, 타이밍 제어부로부터의 소스 출력 이네이블(Source Output Enable; SOE) 신호에 응답하여 출력하게 된다. 여기서, 소스 출력 이네이블(SOE) 신호는 레벨 쉬프터(30)를 통해 필요한 구동 전압 수준으로 레벨 쉬프팅되어 제2 래치 어레이(28)로 공급된다.
DAC 어레이(32)는 제2 래치 어레이(32)로부터의 화소 데이터를 외부로부터의 감마전압(도시하지 않음)을 이용하여 아날로그 화소 신호로 변환하고, 변환된 화소 신호들을 화상 표시부(16)의 데이터 라인들(DL)로 공급하게 된다. 이 경우, DAC 어레이(32)는 화소 데이터를 타이밍 제어부로부터의 극성 제어 신호(도시하지 않음)에 응답하여 정극성 또는 부극성 화소 신호로 변환하게 된다.
이러한 폴리 실리콘을 이용한 액정 표시 패널에서 게이트 드라이버(14)와 데이터 드라이버(12)는 화상 표시부(16)를 구동하기 위하여 10V 이상의 스윙폭을 갖는 입력 신호들을 필요로 한다.
이를 위하여, 상대적으로 높은 동작 주파수를 갖는 구성 요소들에 공급되는 입력 신호들, 예를 들면 도 2에 도시된 쉬프트 레지스터(22)와 제1 래치 어레이(26)에 공급되는 제어 신호들(CLK, SSP)과 화소 데이터는 외부의 타이밍 제어부로부터 10V 이상의 스윙 폭으로 직접 공급된다. 반면에, 비교적 낮은 동작 주파수를 동작 주파수를 갖는 구성 요소에 공급되는 입력 신호, 예를 들면 도 2에 도시된 제2 래치 어레이(28)에 공급되는 소스 출력 이네이블(SOE) 신호는 외부의 타이밍 제어부로부터 비교적 낮은 5V 이하의 스윙 폭을 가지고 입력되고 내부의 레벨 쉬프터(30)를 통해 10V 이상의 스윙 폭을 갖도록 레벨 쉬프팅되어 공급된다. 이 경우, 10V 이상의 스윙 폭을 갖는 신호들을 공급하기 위하여 타이밍 제어부는 고전압 IC를 채용해야 함과 아울러 외부로부터 10V 이상의 고전압이 공급되어야 하므로 소비전력이 커지는 단점을 가지고 있다.
이러한 단점을 해결하기 위하여, 액정 표시 패널에 내장되어 동작 주파수가 높은 입력 신호들을 레벨 쉬프팅하여 공급할 수 있는 레벨 쉬프터가 제안되고 있다. 예를 들면, 도 2에 도시된 데이터 드라이버(12)에서 쉬프트 레지스터(22)에 포함되거나 제1 래치 어레이(26)의 이전단에 위치하여 수 MHz 대역의 주파수를 갖 는 샘플링 신호 또는 화소 데이터를 레벨 쉬프팅할 수 있도록 다음과 같은 레벨 쉬프터가 제안되고 있다.
도 3을 참조하면, 종래의 레벨 쉬프터는 입력 전압(VIN) 입력 라인에 게이트 단자가 공통 접속되고 제1 전원(VDD) 입력 라인과 제3 전원(VSS2) 입력 라인 사이에 직렬로 접속된 제1 PMOS 트랜지스터(MPT1) 및 제1 NMOS 트랜지스터(MNT1)와, 제1 PMOS 트랜지스터(MPT1)와 제1 NMOS 트랜지스터(MNT1) 사이의 제1 노드(N1)에 게이트 단자가 공통 접속되고 제1 전원(VDD) 입력 라인과 제3 전원(VSS2) 입 력라인 사이에 직렬 접속된 제2 PMOS 트랜지스터(MPT2) 및 제2 NMOS 트랜지스터(MNT2)와, 제2 PMOS 트랜지스터(MPT2)와 제2 NMOS 트랜지스터(MNT2) 사이의 제2 노드(N2)에 게이트 단자가 접속되고 제1 전원(VDD)의 입력 라인과 제3 노드(N3) 사이에 접속된 제3 PMOS 트랜지스터(MPT3)와, 출력 노드인 제4 노드(N4)에 게이트 단자가 접속되고 제3 노드(N3)와 제2 전원(VSS1) 입력 라인 사이에 접속된 제3 NMOS 트랜지스터(MNT3)와, 제1 노드(N1)에 게이트 단자가 접속되고 제1 전원(VDD) 입력 라인과 제4 노드(N4) 사이에 접속된 제4 PMOS 트랜지스터(MPT4)와, 제3 노드(N3)에 게이트단자가 접속되고 제4 노드(N4)와 제2 전원(VSS1) 입력 라인 사이에 접속된 제4 NMOS 트랜지스터(MNT4)를 구비한다. 또한, 도 3에 도시된 레벨 쉬프터는 제4 노드(N4)에 직렬 접속된 2개의 인버터(INV1, INV2)를 더 구비한다. 이 인버터(INV1, INV2)는 제1 및 제2 전원(VDD, VSS1)에 공통적으로 접속된다.
이러한 구성을 가지는 레벨 쉬프트 회로는 제1 전원(VDD)으로는 10V, 제2 전원(VSS1)으로는 -10V, 제3 전원(VSS2)으로는 -4V, 입력전압으로는 0V~5V를 스윙하 는 펄스 전압이 공급된다고 가정하는 경우 출력전압으로 -10V~10V의 스윙폭을 갖는 펄스 전압을 출력하게 된다.
입력 전압(VIN)으로 제1 로우 레벨의 전압(0V)이 입력되는 경우 제1 PMOS 트랜지스터(MPT1)가 턴-온되어 제1 노드(N1)에는 제1 전원(VDD)에서 공급되는 제2 하이 레벨의 전압(10V)이 충전된다. 제1 노드(N1)에 충전된 제2 하이 레벨의 전압(10V)에 의해 제2 NMOS 트랜지스터(MNT2)가 턴-온되어 제2 노드(N2)에는 제3 전원(VSS2)에서 공급되는 제2 로우 레벨의 전압(-4V)이 충전된다. 제2 노드(N2)에 충전된 제1 로우레벨의 전압(-4V)에 의해 제3 PMOS 트랜지스터(MPT3)가 턴-온되어 제3 노드(N3)에는 제1 전원(VDD)에서 공급되는 하이 레벨의 전압(10V)이 충전된다. 제3 노드(N3)에 충전된 제2 하이 레벨의 전압(10V)에 의해 제4 NMOS 트랜지스터(MNT4)가 턴-온되어 제2 전원(VSS1)에서 공급되는 제3 로우 레벨의 전압(-10V)이 출력 노드인 제4 노드(N4)에 충전된다. 이 경우 제1 노드(N1)에 충전된 제2 하이 레벨의 전압(10V)에 의해 제4 PMOS 트랜지스터(MPT4)가 턴-오프된다. 이에 따라, 제4 노드(N4)에 충전된 제3 로우 레벨 전압(-10V)은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력 전압(VOUT)으로 공급된다. 결과적으로 입력전압(VIN)으로 입력되어진 제1 로우레벨의 전압(0V)이 그 보다 작은 제3 로우레벨의 전압(-10V)으로 레벨 쉬프팅되게 된다.
이와 달리, 입력 전압(VIN)으로 제1 하이 레벨의 전압(5V)이 입력되는 경우 제1 NMOS 트랜지스터(MNT1)가 턴-온되어 제1 노드(N1)에는 제3 전원(VSS2)에서 공급되는 제2 로우 레벨의 전압(-4V)이 충전된다. 제1 노드(N1)에 충전된 제2 로우 레벨의 전압(-4V)에 의해 제2 및 제4 PMOS 트랜지스터(MPT2, MPT4)가 턴-온되어 제2 노드(N2)와 제4 노드(N4)에는 제1 전원(VDD)에서 공급되는 제2 하이 레벨의 전압(10V)이 충전된다. 제2 노드(N2)에 충전된 제2 하이 레벨의 전압(10V)에 의해 제3 PMOS 트랜지스터(MNT3)는 턴-오프된다. 동시에 제4 노드(N4)에 충전된 제2 하이 레벨의 전압(10V)에 의해 제3 NMOS 트랜지스터(MNT3)가 턴-온되어 제3 노드(N3)에는 제3 로우 레벨의 전압(-10V)이 공급됨으로써 제4 NMOS 트랜지스터(MNT4)가 턴-오프된다. 이에 따라, 제4 노드(N4)에 충전된 제2 하이 레벨 전압(10V)은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력 전압(VOUT)으로 공급된다. 결과적으로 입력 전압(VIN)으로 입력되어진 제1 하이 레벨의 전압(5V)이 그 보다 큰 제2 하이레벨의 전압(10V)으로 레벨 쉬프팅되게 된다.
이와 같이 도 3에 도시된 레벨 쉬프트 회로는 0V~5V의 스윙폭을 갖는 입력전압(VIN)을 -10V~10V의 스윙폭을 갖는 출력 전압(VOUT)으로 레벨 쉬프팅하여 출력하게 된다. 그러나 도 3에 도시된 레벨 쉬프트 회로는 다른 레벨 쉬프트 회로와 대비하여 제3 전원(VSS2)을 추가로 사용하여야 하는 단점을 가진다. 또한, 도 3에 도시된 레벨 쉬프트 회로에 포함되는 MOS 트랜지스터(MNT, MPT)들은 제조공정이 까다로운 폴리 실리콘을 포함함에 따라 MOS 트랜지스터들의 문턱전압이 달라지게 되는 경우 레벨 쉬프트 회로가 정상 동작하지 않는 문제가 발생하게 된다. 특히 MOS 트랜지스터들(MNT, MPT)의 문턱전압이 높아지는 경우 턴-온 전류량이 작아지게 됨으로써 출력전압(VOUT)이 감쇄되는 문제가 발생하게 된다.
통상적으로 아몰퍼스실리콘형 박막트랜지스터 보다 문턱전압이 매우 큰 폴리 실리콘형 박막트랜지스터(MNT, MPT)는 폴리실리콘의 전하이동도에 따라 가변하게 된다. 폴리실리콘의 전하이동도는 폴리실리콘의 결정화시 생성되는 그레인 바운더리의 크기에 의해 좌우되어, 그 그레인 바운더리의 크기는 통상 폴리실리콘의 결정화 영역별로 차이가 나게 된다. 이렇게 결정화 영역별로 달라지는 그레인 바운더리의 크기에 의해 동일공정으로 제작된 박막트랜지스터들(MNT, MPT)도 결정화 영역, 즉 글래스 상에서 형성된 위치에 따라 서로 다른 문턱전압을 가지게 된다. 이렇게 결정화 영역별로 박막트랜지스터(MNT, MPT)의 문턱전압이 달라짐에 따라 레벨 쉬프터 회로별로 문턱전압이 달라지게 되는 경우가 초래된다. 그러나 도 3에 도시된 종래의 레벨 쉬프트 회로는 문턱전압이 가변되는 경우에 대한 보상방법이 없어 출력전압(VOUT)의 감쇄 등과 같이 레벨 쉬프트 회로의 신뢰성이 저하되는 문제가 발생하게 된다.
도 4는 폴리 실리콘 타입의 액정 표시 패널 상에 내장될 수 있는 다른 레벨 쉬프터 회로를 도시한 것이다.
도 4에 도시된 레벨 쉬프트 회로는 제1 노드(N1)에 게이트 및 소스 단자가 공통 접속되고 제1 전원(VDD) 공급 라인에 드레인 단자가 접속된 제1 PMOS 트랜지스터(MPT1)와, 상기 제1 노드(N1)에 게이트 및 드레인 단자가 공통 접속되고 제2 전원(VSS) 공급 라인에 소스 단자가 접속된 제1 NMOS 트랜지스터(MNT1)와, 제1 노드(N1)에 게이트 단자가 접속되고 제1 전원(VDD) 공급 라인과 출력 노드인 제2 노드(N2) 사이에 접속된 제2 PMOS 트랜지스터(MPT2)와, 제1 노드(N1)에 게이트 단자가 접속되고 제2 노드(N2)와 입력라인 사이에 접속된 제2 NMOS 트랜지스터(MNT2)를 구비한다. 또한 도 3에 도시된 레벨 쉬프트 회로는 제2 노드(N2)에 직렬 접속된 2개의 인버터(INV1, INV2)를 더 구비한다. 이 인버터(INV1, INV2)는 제1 및 제2 전원(VDD, VSS)에 공통적으로 접속된다.
제1 전원(VDD) 공급 라인과 제2 전원(VSS) 공급 라인 사이에 직렬로 접속된 제1 PMOS 및 제1 NMOS 트랜지스터(MPT1, MNT1)은 항상 턴-온 상태를 유지하여 전압분배기 역할을 수행한다.
입력 전압(VIN)으로 로우 레벨의 전압(0V)이 입력되는 경우 제2 NMOS 트랜지스터(MNT2)는 턴-온되고 제2 PMOS 트랜지스터(MPT2)는 턴-오프되어 출력 노드(N2)에는 로우 레벨의 전압(OV)이 충전된다. 이 로우레벨의 전압(0V)은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력 전압(VOUT)으로 출력된다.
입력 전압(VIN)으로 하이 레벨의 전압(5V)이 입력되는 경우 제2 NMOS 트랜지스터(MNT2)는 턴-오프되고 제2 PMOS 트랜지스터(MPT2)는 턴-온되어 출력 노드(N2)에는 제1 전원(VDD)으로부터의 하이 레벨 전압이 충전된다. 이 하이 레벨의 전압은 제1 및 제2 인버터(INV1, INV2)를 경유하여 출력 전압(VOUT)으로 출력된다.
이러한 구성을 가지는 레벨 쉬프터 회로는 도 3에 도시된 레벨 쉬프트 회로와 대비하여 추가의 전원을 필요로 하지 않음과 아울러 상대적으로 작은 수의 MOS 트랜지스터를 필요로 한다는 장점을 가진다. 반면에, 레벨 쉬프팅된 출력전압(VOUT)의 로우레벨이 입력 전압의 로우 레벨로 고정됨에 따라 레벨 쉬프트 범위가 매우 한정적임과 아울러 동작 가능 주파수가 현저하게 떨어진다는 단점을 가진다. 또한 MOS 트랜지스터의 문턱 전압이 가변되는 경우 도 3에 도시된 레벨 쉬프트 회로와 같이 보상방법이 없어 출력 전압(VOUT) 감쇄 등과 같은 레벨 쉬프트 회로의 신뢰성이 저하되는 문제가 발생하게 된다. 그리고, 상기 레벨 쉬프터 회로는 제1 PMOS 및 제1 NMOS 트랜지스터(MPT1, MNT1)가 항상 턴-온 상태를 유지하여 제1 전원(VDD)과 제2 전원(VSS) 사이에 전류 패스를 형성하게 됨으로써 그 전류 패스를 통한 정전류로 인하여 소비 전력이 크다는 단점을 가진다.
또한, 전술한 종래의 레벨 쉬프터는 도 2에 도시된 제1 래치 어레이(26)의 이전단에 위치하는 경우 입력되는 화소 데이터들을 비트 단위로 레벨 쉬프팅시켜야 하므로 그 화소 데이터들의 총 비트수만큼 구비되어야만 한다. 이에 따라, 화소 데이터를 레벨 쉬프팅하기 위한 레벨 쉬프터들을 액정 표시 패널에 내장하기 위해서는 그 레벨 쉬프터들의 수와 비례 관계를 가지는 화소 데이터의 비트 수가 매우 작아야만 한다. 결과적으로, 전술한 종래의 레벨 쉬프터들은 화소수가 증가되는 고해상도와 많은 칼러를 구현하는 패널에는 현실적으로 적용될 수 없게 된다.
한편, 도 5는 도 2에 도시된 제1 래치 어레이(26)에 포함되는 종래의 1비트 래치에 대한 상세 회로를 도시한 것이다.
도 5에 도시된 종래의 1비트 래치는 입력 전압(VIN) 공급 라인에 게이트 단자가 공통 접속되고 제1 전원(VDD) 공급 라인과 제2 전원(VSS) 공급 라인 사이에 접속된 제1 PMOS 트랜지스터(MPT1) 및 제1 NMOS 트랜지스터(MNT1)와, 샘플링 펄스(SP) 공급 라인에 게이트 단자가 접속되고 제1 NMOS 트랜지스터(MNT1)와 제2 전원(VSS) 공급 라인 사이에 접속된 제2 NMOS 트랜지스터(MNT2)와, 반전된 샘플링 펄스(SPB) 공급 라인에 게이트 단자가 접속되고 제1 전원(VDD) 공급라인과 제1 PMOS 트랜지스터(MPT1) 사이에 접속된 제2 PMOS 트랜지스터(MPT2)와, 제1 PMOS 트랜지스터(MPT1) 및 제1 NMOS 트랜지스터(MNT1) 사이의 제1 노드(N1) 전압을 반전시켜 출력 전압(VOUT)으로 공급하는 제1 인버터(INV1)와, 출력 전압(VOUT)을 반전시켜 제1 노드(N1)로 귀환시키는 제2 인버터(INV2)를 구비한다.
먼저, 도 2에 도시된 쉬프트 레지스터(22)로부터 하이 상태의 샘플링 펄스(SP)와 반전된 로우 상태의 샘플링 펄스(SPB)가 입력되고, 로우 상태의 입력 전압(VIN)이 입력되면 제1 및 제2 PMOS 트랜지스터(MPT1, MPT2)가 턴-온되어 제1 노드(N1)에는 제1 전원(VDD)의 하이 전압이 공급된다. 이에 따라, 제1 인버터(INV1)는 제1 노드(N1)의 하이 전압을 반전시켜 로우 상태의 출력 전압(VOUT)을 출력한다. 그리고, 하이 상태의 입력 전압(VIN)이 입력되면 제1 및 제2 NMOS 트랜지스터(MNT1, MNT2)가 턴-온되어 제1 노드(N1)에는 제2 전원(VSS)의 로우 전압이 공급된다. 이에 따라, 제1 인버터(INV1)는 제1 노드(N1)의 로우 전압을 반전시켜 하이 상태의 출력 전압(VOUT)을 출력한다. 이 경우, 제2 인버터(INV2)는 하이 상태의 샘플링 펄스(SP)와 반전된 로우 상태의 샘플링 펄스(SPB)에 의해 턴-오프 된다.
반면에, 도 2에 도시된 쉬프트 레지스터(22)로부터 로우 상태의 샘플링 펄스(SP)와 반전된 하이 상태의 샘플링 펄스(SPB)가 입력되면 제2 PMOS 트랜지스터(MPT2)와 제2 NMOS 트랜지스터(MNT2)가 턴-오프되고 제2 인버터(INV2)가 턴-온된다. 이에 따라, 제1 및 제2 인버터(INV1, INV2)는 입력 전압(VIN)에 상관없이 제1 노드(N1)의 이전 상태 전압을 반전시켜 출력 전압(VOUT)을 공급하고, 출 력 전압(VOUT)을 반전시켜 제1 노드(N1)로 귀환시킴으로써 출력 전압(VOUT)이 이전 상태를 유지하게 한다.
이와 같이, 종래의 레벨 쉬프터와 래치는 비교적 많은 수의 트랜지스터들을 구비하고 있다. 이에 따라, 도 3 또는 도 4에 도시된 종래의 레벨 쉬프터들을 도 5에 도시된 종래의 래치의 전단 또는 후단에 단순 부가하는 경우 트랜지스터들의 수는 더욱 증가하게 되므로 회로 면적이 커지게 된다. 이에 따라, 종래의 레벨 쉬프터와 래치를 단순 조합하여 이용하는 데이터 드라이버는 화소 데이터의 비트 수가 필연적으로 증가되는 고해상도, 많은 칼라 구현을 위한 표시 패널에는 내장될 수 없게 된다.
따라서, 본 발명의 목적은 작은 수의 트랜지스터를 사용하면서도 빠른 동작 속도로 정확한 레벨 쉬프트 동작을 할 수 있는 레벨 쉬프터를 제공하는 것이다.
본 발명의 다른 목적은 정전류를 작게 하여 소비 전력을 감소시킬 수 있는 레벨 쉬프터를 제공하는 것이다.
본 발명의 또 다른 목적은 레벨 쉬프트 범위를 용이하게 조절할 수 있는 레벨 쉬프터를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 레벨 쉬프터를 내장하여 회로 면적을 최소화할 수 있는 래치를 제공하는 것이다.
본 발명의 또 다른 목적은 고해상도 및 많은 칼러를 구현하는 표시 패널에 내장할 수 있는 레벨 쉬프터 및 그를 이용한 래치를 제공하는 것이다.
본 발명의 또 다른 목적은 레벨 쉬프터를 내장한 래치 회로를 이용한 표시 패널의 데이터 드라이버를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 레벨 쉬프터는 입력 전압에 따라 제1 전원 및 제2 전원을 선택적으로 이용하여 그 입력 전압과 상반되는 레벨의 전압을 제1 노드에 공급하는 제어부와; 제1 노드의 전압에 따라 제2 전원과 제3 전원 중 어느 하나의 전원과 제1 전원을 선택적으로 이용하여 그 제1 노드의 전압과 상반되는 레벨의 출력 전압을 공급하는 출력부를 구비하는 것을 특징으로 한다.
상기 제어부는 입력 전압의 공급 라인에 게이트 단자가 공통으로 접속되고 제1 전원의 공급 라인과 제2 전원의 공급 라인 사이에 직렬로 접속된 P타입의 제1 트랜지스터와 N타입의 제2 트랜지스터와; 제1 노드에 게이트 단자가, 제1 트랜지스터에 소스 단자가, 그리고 제2 트랜지스터에 드레인 단자가 접속되며, 게이트 단자와 드레인 단자가 공통 접속된 P타입의 제3 트랜지스터를 구비하는 것을 특징으로 한다.
상기 출력부는 상기 제1 노드에 게이트 단자가 접속되고 상기 제1 전원 공급 라인과 상기 출력 전압의 공급 라인 사이에 접속된 P타입의 제4 트랜지스터와; 상기 제1 노드에 게이트 단자가 접속되고 상기 출력 전압의 공급 라인과 상기 제2 및 제3 전원 중 어느 하나의 공급 라인 사이에 접속된 N타입의 제5 트랜지스터를 구비 하는 것을 특징으로 한다.
상기 제1 전원과 제3 전원을 이용하여 상기 출력 전압의 레벨을 반전시켜 출력하는 인버터를 추가로 구비하는 것을 특징으로 한다.
상기 제1 내지 제3 전원은 제1 전원 > 제2 전원 > 제3 전원의 크기 관계를 가지는 것을 특징으로 한다.
상기 레벨 쉬프터는 표시 패널의 스캔 라인들을 구동하기 위하여 그 표시 패널에 내장되는 스캔 드라이버와, 그 표시 패널의 데이터 라인들을 구동하기 위하여 그 표시 패널에 내장되는 데이터 드라이버 중 적어도 하나의 드라이버에 내장되는 것을 특징으로 한다.
상기 레벨 쉬프터는 폴리 실리콘을 이용한 트랜지스터들을 구비하는 것을 특징으로 한다.
본 발명에 따른 레벨 쉬프터를 내장한 래치는 외부로부터 입력되는 샘플링 펄스와 반전된 샘플링 펄스에 응답하여 입력 전압을 샘플링하여 출력하는 샘플링부와; 샘플링부로부터 공급된 샘플링 전압을 레벨 쉬프팅하여 출력하기 위한 레벨 쉬프터와; 샘플링 펄스와 반전된 샘플링 펄스에 응답하여 레벨 쉬프터의 출력 전압을 상기 레벨 쉬프터의 입력단으로 귀환시켜 출력 전압의 이전 상태가 유지되게 하는 귀환부를 구비하는 것을 특징으로 한다.
상기 레벨 쉬프터는 상기 샘플링 전압에 따라 제1 전원 및 제2 전원을 선택적으로 이용하여 그 입력 전압과 상반되는 레벨의 전압을 제1 노드에 공급하는 제어부와; 상기 제1 노드의 전압에 따라 상기 제2 전원과 제3 전원 중 어느 하나의 전원과 상기 제1 전원을 선택적으로 이용하여 그 제1 노드의 전압과 상반되는 레벨의 출력 전압을 공급하는 출력부를 구비하는 것을 특징으로 한다.
상기 제어부는 상기 샘플링 전압의 공급 라인에 게이트 단자가 공통으로 접속되고 상기 제1 전원의 공급 라인과 상기 제2 전원 공급 라인 사이에 직렬로 접속된 P타입의 제1 트랜지스터와 N타입의 제2 트랜지스터와; 상기 제1 노드에 게이트 단자가, 상기 제1 트랜지스터에 소스 단자가, 그리고 상기 제2 트랜지스터에 드레인 단자가 접속되며, 상기 게이트 단자와 드레인 단자가 공통 접속된 P타입의 제3 트랜지스터를 구비하는 것을 특징으로 한다.
상기 출력부는 상기 제1 노드에 게이트 단자가 접속되고 상기 제1 전원 공급 라인과 상기 출력 전압의 공급 라인 사이에 접속된 P타입의 제4 트랜지스터와; 상기 제1 노드에 게이트 단자가 접속되고 상기 출력 전압의 공급 라인과 상기 제2 및 제3 전원 중 어느 하나의 공급 라인 사이에 접속된 N타입의 제5 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제1 전원과 제3 전원을 이용하여 상기 출력 전압의 레벨을 반전시켜 출력하는 인버터를 추가로 구비하는 것을 특징으로 한다.
상기 샘플링부는 상기 샘플링 펄스와 상기 반전된 샘플링 펄스를 게이트 단자로 입력하고 상기 입력 전압 공급 라인과 상기 샘플링 전압 출력 라인 사이에 접속된 제1 CMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 귀환부는 상기 샘플링 펄스와 상기 반전된 샘플링 펄스를 게이트 단자로 입력하고 상기 레벨 쉬프터의 출력 라인과 상기 레벨 쉬프터의 입력 라인 사이 에 접속된 제2 CMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제1 및 제2 CMOS 트랜지스터는 서로 상반되게 턴-온 또는 턴-오프되는 것을 특징으로 한다.
상기 제1 내지 제3 전원은 제1 전원 > 제2 전원 > 제3 전원의 크기 관계를 가지는 것을 특징으로 한다.
상기 레벨 쉬프터를 내장한 래치는 표시 패널의 데이터 라인들을 구동하기 위하여 그 표시 패널에 내장되는 데이터 드라이버에 포함되어 입력 데이터를 샘플링하여 레벨 쉬프팅한 다음 래치하는 것을 특징으로 한다.
상기 레벨 쉬프터를 내장한 래치는 폴리 실리콘을 이용한 트랜지스터들을 구비하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 6 내지 도 9를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 제1 실시 예에 따른 레벨 쉬프터(40)를 도시한 것이다.
도 6에 도시된 레벨 쉬프터(40)는 입력 전압(VIN)의 전압 레벨에 따라 제1 전원(VDD) 및 제2 전원(VSS1)을 이용하여 제1 노드(N1)를 제어하는 제1 내지 제3 MOS 트랜지스터(T1, T2, T3)를 갖는 제어부(42)와, 제1 노드(N1)의 전압 레벨을 반전시켜 제2 노드(N2)로 출력하는 제4 및 제5 MOS 트랜지스터(T4, T5)를 갖는 출력부, 즉 인버터(44)를 구비한다. 그리고, 출력 전압(VOUT)을 입력 전압(VIN)과 상반되게 하고자 하는 경우 제1 및 제3 전원(VDD, VSS2)을 이용하여 제2 노드(N2)의 전압 레벨을 반전시켜 출력하는 제2 인버터(46)를 추가로 구비한다.
구체적으로, P타입의 제1 MOS 트랜지스터(T1)와 N타입의 제2 MOS 트랜지스터(T2)는 입력 전압(VIN) 공급 라인에 게이트 단자가 공통으로 접속되고 제1 전원(VDD) 공급 라인과 제2 전원(VSS1) 공급 라인 사이에 접속된다. P타입의 제3 MOS 트랜지스터(T3)는 제1 및 제2 MOS 트랜지스터(T1, T2) 사이에 접속되고, 그의 게이트 단자 및 드레인 단자가 공통으로 제1 노드(N1)에 접속된다. P타입의 제4 MOS 트랜지스터(T4)는 제1 노드(N1)에 게이트 단자가 접속되고 제1 전원(VDD) 공급 라인과 제2 노드(N2) 사이에 접속되며, N타입의 제5 MOS 트랜지스터(T5)는 제1 노드(N1)에 게이트 단자가 접속되고 제2 노드(N2) 및 제3 전원(VSS2) 공급 라인 사이에 접속된다.
여기서, 제1 전원(VDD)은 5V 이상의 하이 레벨의 구동 전압을, 제2 전원(VSS1)은 0V 이하의 로우 레벨 구동 전압을, 제3 전원(VSS2)는 제2 전원(VSS1) 보다 낮은 로우 레벨 구동 전압을 공급한다. 이에 따라, 도 5에 도시된 레벨 쉬프터 회로는 입력 전압(VIN)을 제1 및 제3 전원(VDD, VSS2)의 전압 레벨로 레벨 쉬프팅하여 출력 전압(VOUT)을 공급하게 된다.
이러한 구성을 가지는 레벨 쉬프터(40)의 동작 과정을 상세히 살펴 보면 다음과 같다.
먼저, 입력 전압(VIN)으로 로우 레벨의 전압이 공급되면 P타입인 제1 MOS 트랜지스터(T1)이 턴-온되고 N타입의 제2 MOS 트랜지스터(T2)는 턴-오프된다. 이어 서, 턴-온된 제1 MOS 트랜지스터(T1)를 경유하여 입력되는 제1 전원(VDD)에 의해 제1 MOS 트랜지스터(T1)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제1 전원(VDD) 쪽으로 상승하게 된다. 이에 따라, N타입인 제5 MOS 트랜지스터(T5)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제3 전원(VSS2)의 로우 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 로우 레벨 전압을 제1 전원(VDD)을 이용하여 하이 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
반면에, 입력 전압(VIN)으로 하이 레벨의 전압이 공급되면 N타입의 제2 MOS 트랜지스터(T2)가 턴-온되고 P타입의 제1 MOS 트랜지스터(T1)은 턴-오프된다. 이어서, 턴-온된 제2 MOS 트랜지스터(T2)를 경유하여 입력되는 제2 전원(VSS1)에 의해 제2 MOS 트랜지스터(T2)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제2 전원(VSS1) 쪽으로 하강하게 된다. 이에 따라, P타입인 제4 MOS 트랜지스터(T4)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제1 전원(VDD)의 하이 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 하이 레벨 전압을 제3 전원(VSS2)을 이용하여 로우 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
도 7은 본 발명의 제2 실시 예에 따른 레벨 쉬프터(50)를 도시한 것이다.
도 7에 도시된 레벨 쉬프터(50)는 도 6에 도시된 레벨 쉬프터(40)와 대비하여 인버터(54) 포함되는 제5 MOS 트랜지스터(T5)가 제2 전원(VSS1)의 공급 라인과 접속된 것을 제외하고는 동일한 구성요소들을 구비하므로, 중복되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
먼저, 입력 전압(VIN)으로 로우 레벨의 전압이 공급되면 P타입인 제1 MOS 트랜지스터(T1)이 턴-온되고 N타입의 제2 MOS 트랜지스터(T2)는 턴-오프된다. 이어서, 턴-온된 제1 MOS 트랜지스터(T1)를 경유하여 입력되는 제1 전원(VDD)에 의해 제1 MOS 트랜지스터(T1)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제1 전원(VDD) 쪽으로 상승하게 된다. 이에 따라, N타입인 제5 MOS 트랜지스터(T5)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제2 전원(VSS1)의 로우 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 로우 레벨 전압을 제1 전원(VDD)을 이용하여 하이 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
반면에, 입력 전압(VIN)으로 하이 레벨의 전압이 공급되면 N타입의 제2 MOS 트랜지스터(T2)가 턴-온되고 P타입의 제1 MOS 트랜지스터(T1)은 턴-오프된다. 이어서, 턴-온된 제2 MOS 트랜지스터(T2)를 경유하여 입력되는 제2 전원(VSS1)에 의해 제2 MOS 트랜지스터(T2)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제2 전원(VSS1) 쪽으로 하강하게 된다. 이에 따라, P타입인 제4 MOS 트랜지스터(T4)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제1 전원(VDD)의 하이 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 하이 레벨 전압을 제3 전원(VSS2)을 이용하여 로우 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
이와 같이 본 발명에 따른 레벨 쉬프터는 작은 수의 트랜지스터들을 이용하 면서도 입력 전압(VIN)에 따라 빠른 동작 속도로 정확한 레벨 쉬프팅 동작을 할 수 있게 된다. 또한, 본 발명에 따른 레벨 쉬프터는 도 4에 도시된 종래의 레벨 쉬프터와 같은 전류 패스를 형성하지 않음에 따라 작은 정전류 특성을 가지게 되고 그 결과 소비 전력을 감소시킬 수 있게 된다.
특히, 본 발명에 따른 레벨 쉬프터는 출력 전압(VOUT)의 로우 레벨을 결정하는 제3 전원(VSS2)의 전압 값을 조절함으로써 레벨 쉬프터의 스윙 폭을 가변시킬 수 있게 된다. 이에 따라, 본 발명에 따른 레벨 쉬프터는 그의 동작 마진과 보정 능력, 나아가 신뢰성을 향상시킬 수 있음과 아울러 레벨 쉬프팅 전압 범위를 임의로 바꿀 수 있게 된다.
이 결과, 본 발명에 따른 레벨 쉬프터는 구동 회로 내장형 표시 패널, 예를 들면 EL 표시 장치와 액정 표시 장치의 게이트(스캔) 드라이버 및 데이터 드라이버에 적합하게 이용될 수 있게 된다.
도 8은 본 발명의 제3 실시 예에 따른 레벨 쉬프터를 내장한 래치(60)를 도시한 것이다.
도 8에 도시된 레벨 쉬프터를 내장한 래치(60)는 샘플링 펄스(SP)에 따라 입력 전압(VIN)을 샘플링하여 제3 노드(N3)로 공급하기 위한 샘플링부(62)와, 제3 노드(N3)에 공급된 전압을 레벨 쉬프팅하여 출력하기 위한 레벨 쉬프터(40)와, 샘플링 펄스(SP)에 따라 레벨 쉬프터(40)의 출력 전압을 제3 노드(N3)로 귀환시켜 레벨 쉬프터(40)가 이전 전압 상태를 유지하도록 하는 귀환부(64)를 구비한다.
샘플링부(62)는 쉬프트 레지스터(도시하지 않음)로부터의 샘플링 펄스(SP)와 반전된 샘플링 펄스(SPQ) 각각을 게이트 단자로 입력하고 입력 전압(VIN) 공급 라인과 제3 노드(N3) 사이에 접속된 제1 CMOS 트랜지스터(CT1)를 구비한다. 이러한 제1 CMOS 트랜지스터(CT1)에서 N타입의 MOS 트랜지스터는 샘플링 펄스(SP)에 의해 제어되고, P타입의 MOS 트랜지스터는 반전된 샘플링 펄스(SPQ)에 의해 제어된다.
귀환부(64)는 상기 쉬프트 펄스(SP)와 반전된 샘플링 펄스(SPQ) 각각을 게이트 단자로 입력하고 제2 및 제3 노드(N2, N3) 사이에 접속된 제2 CMOS 트랜지스터(CT2)를 구비한다. 이러한 이러한 제2 CMOS 트랜지스터(CT2)에서 N타입의 MOS 트랜지스터는 반전된 샘플링 펄스(SPQ)에 의해 제어되고, P타입의 MOS 트랜지스터는 샘플링 펄스(SP)에 의해 제어된다.
레벨 쉬프터(40)는 도 6에 도시된 바와 같이 제3 노드(N3)의 전압 레벨에 따라 제1 전원(VDD) 및 제2 전원(VSS1)을 이용하여 제1 노드(N1)를 제어하는 제1 내지 제3 MOS 트랜지스터(T1, T2, T3)를 갖는 제어부(42)와, 제1 노드(N1)의 전압 레벨을 반전시켜 제2 노드(N2)로 출력하는 제4 및 제5 MOS 트랜지스터(T4, T5)를 갖는 출력부, 즉 인버터(44)를 구비한다. 그리고, 출력 전압(VOUT)을 입력 전압(VIN)과 반전시키고자 하는 경우 제1 및 제3 전원(VDD, VSS2)을 이용하여 제2 노드(N2)의 전압 레벨을 반전시켜 출력하는 제2 인버터(46)를 추가로 구비한다.
구체적으로, 레벨 쉬프터(40)에서 P타입의 제1 MOS 트랜지스터(T1)와 N타입의 제2 MOS 트랜지스터(T2)는 제3 노드(N3)에 게이트 단자가 공통으로 접속되고 제1 전원(VDD) 공급 라인과 제2 전원(VSS1) 공급 라인 사이에 접속된다. P타입의 제3 MOS 트랜지스터(T3)는 제1 및 제2 MOS 트랜지스터(T1, T2) 사이에 접속되고, 그의 게이트 단자 및 드레인 단자가 공통으로 제1 노드(N1)에 접속된다. P타입의 제4 MOS 트랜지스터(T4)는 제1 노드(N1)에 게이트 단자가 접속되고 제1 전원(VDD) 공급 라인과 제2 노드(N2) 사이에 접속되며, N타입의 제5 MOS 트랜지스터(T5)는 제1 노드(N1)에 게이트 단자가 접속되고 제2 노드(N2) 및 제3 전원(VSS2) 공급 라인 사이에 접속된다.
여기서, 제1 전원(VDD)은 5V 이상의 하이 레벨의 구동 전압을, 제2 전원(VSS1)은 0V 이하의 로우 레벨 구동 전압을, 제3 전원(VSS2)은 제2 전원(VSS1) 보다 낮은 로우 레벨 구동 전압을 공급한다. 이에 따라, 레벨 쉬프터를 내장한 래치(60)는 입력 전압(VIN)을 제1 및 제3 전원(VDD, VSS2)의 전압 레벨로 레벨 쉬프팅하여 래치한 다음 출력 전압(VOUT)을 공급하게 된다.
이러한 구성을 가지는 레벨 쉬프터를 내장한 래치(60)의 동작 과정을 상세히 살펴 보면 다음과 같다.
먼저, 쉬프트 레지스터(도시하지 않음)로부터 하이 상태의 샘플링 펄스(SP)와 반전된 로우 상태의 샘플링 펄스(SPQ)가 입력되면 제1 CMOS 트랜지스터(CT1)가 턴-온됨으로써 입력 전압(VIN)을 제3 노드(N3)로 공급하게 된다. 이 경우, 샘플링부(62)와 상반된 동작을 하는 귀환부(64)는 턴-오프된다.
턴-온된 제1 CMOS 트랜지스터(CT1)에 의해 샘플링된 입력 전압(VIN)이 로우 레벨인 경우 레벨 쉬프터(40)에서 P타입인 제1 MOS 트랜지스터(T1)이 턴-온되고 N타입의 제2 MOS 트랜지스터(T2)는 턴-오프된다. 이어서, 턴-온된 제1 MOS 트랜지스터(T1)를 경유하여 입력되는 제1 전원(VDD)에 의해 제1 MOS 트랜지스터(T1)를 구 동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제1 전원(VDD) 쪽으로 상승하게 된다. 이에 따라, N타입인 제5 MOS 트랜지스터(T5)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제3 전원(VSS2)의 로우 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 로우 레벨 전압을 제1 전원(VDD)을 이용하여 하이 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
반면에, 턴-온된 제1 CMOS 트랜지스터(CT1)에 의해 샘플링된 입력 전압(VIN)이 하이 레벨인 경우 N타입의 제2 MOS 트랜지스터(T2)가 턴-온되고 P타입의 제1 MOS 트랜지스터(T1)은 턴-오프된다. 이어서, 턴-온된 제2 MOS 트랜지스터(T2)를 경유하여 입력되는 제2 전원(VSS1)에 의해 제2 MOS 트랜지스터(T2)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제2 전원(VSS1) 쪽으로 하강하게 된다. 이에 따라, P타입인 제4 MOS 트랜지스터(T4)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제1 전원(VDD)의 하이 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 하이 레벨 전압을 제3 전원(VSS2)을 이용하여 로우 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
그리고, 로우 상태의 샘플링 펄스(SP)와 반전된 하이 상태의 샘플링 펄스(SPQ)가 입력되면 샘플링부(62)의 제1 CMOS 트랜지스터(CT1)는 턴-오프되고, 귀환부(64)의 제2 CMOS 트랜지스터(CT2)는 턴-온된다.
이에 따라, 레벨 쉬프터(40)의 제2 노드(N2) 전압이 로우 상태인 경우 그 로 우 상태의 제2 노드(N2) 전압이 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 제3 노드(N3)로 공급된다. 그리고, 로우 상태의 제3 노드(N3) 전압에 의해 턴-온된 제1 MOS 트랜지스터(T1)와 노멀리 턴-온 상태인 제3 MOS 트랜지스터(T3)에 의해 제1 노드(N1)의 전압은 제1 전원(VDD) 쪽으로 상승하게 된다. 따라서, 제5 MOS 트랜지스터(T5)가 턴-온되어 제2 노드(N2)에는 제3 전원(VSS2)의 로우 레벨 전압이 공급되므로, 제2 노드(N2)는 샘플링 펄스(SP)가 로우 상태인 동안 이전의 로우 상태를 유지하게 된다. 이 결과, 인버터(46)의 출력 전압(VOUT)은 제2 노드(N2)의 전압과 상반되는 이전의 하이 상태를 유지하게 된다.
반면에, 레벨 쉬프터(40)의 제2 노드(N2) 전압이 하이 상태인 경우 그 하이 상태의 제2 노드(N2) 전압이 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 제3 노드(N3)로 공급된다. 그리고, 하이 상태의 제3 노드(N3) 전압에 의해 턴-온된 제2 MOS 트랜지스터(T2)와 노멀리 턴-온 상태인 제3 MOS 트랜지스터(T3)에 의해 제1 노드(N1)의 전압은 제2 전원(VSS1) 쪽으로 하강하게 된다. 따라서, 제4 MOS 트랜지스터(T4)가 턴-온되어 제2 노드(N2)에는 제1 전원(VDD)의 하이 레벨 전압이 공급되므로, 제2 노드(N2)는 샘플링 펄스(SP)가 로우 상태인 동안 이전의 하이 상태를 유지하게 된다. 이 결과, 인버터(46)의 출력 전압(VOUT)은 제2 노드(N2)의 전압과 상반되는 이전의 로우 상태를 유지하게 된다.
도 9는 본 발명의 제4 실시 예에 따른 레벨 쉬프터를 내장한 래치(70)를 도시한 것이다.
도 9에 도시된 레벨 쉬프터를 내장한 래치(70)는 도 8에 도시된 레벨 쉬프터를 내장한 래치(60)와 대비하여 레벨 쉬프터(50)의 인버터(54)에 포함되는 제5 MOS 트랜지스터(T5)가 제2 전원(VSS1)의 공급 라인과 접속된 것을 제외하고는 동일한 구성요소들을 구비하므로, 중복되는 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
먼저, 쉬프트 레지스터(도시하지 않음)로부터 하이 상태의 샘플링 펄스(SP)와 반전된 로우 상태의 샘플링 펄스(SPQ)가 입력되면 제1 CMOS 트랜지스터(CT1)가 턴-온됨으로써 입력 전압(VIN)을 제3 노드(N3)로 공급하게 된다. 이 경우, 샘플링부(62)와 상반된 동작을 하는 귀환부(64)는 턴-오프된다.
턴-온된 제1 CMOS 트랜지스터(CT1)에 의해 샘플링된 입력 전압(VIN)이 로우 레벨인 경우 레벨 쉬프터(40)에서 P타입인 제1 MOS 트랜지스터(T1)이 턴-온되고 N타입의 제2 MOS 트랜지스터(T2)는 턴-오프된다. 이어서, 턴-온된 제1 MOS 트랜지스터(T1)를 경유하여 입력되는 제1 전원(VDD)에 의해 제1 MOS 트랜지스터(T1)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제1 전원(VDD) 쪽으로 상승하게 된다. 이에 따라, N타입인 제5 MOS 트랜지스터(T5)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제2 전원(VSS1)의 로우 레벨 전압이 공급된다. 제2 인버터(56)는 제2 노드(N2)에 공급된 로우 레벨 전압을 제1 전원(VDD)을 이용하여 하이 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
반면에, 턴-온된 제1 CMOS 트랜지스터(CT1)에 의해 샘플링된 입력 전압(VIN)이 하이 레벨인 경우 N타입의 제2 MOS 트랜지스터(T2)가 턴-온되고 P타입의 제1 MOS 트랜지스터(T1)은 턴-오프된다. 이어서, 턴-온된 제2 MOS 트랜지스터(T2)를 경유하여 입력되는 제2 전원(VSS1)에 의해 제2 MOS 트랜지스터(T2)를 구동하는 전류가 노멀리(Normally) 턴-온 상태인 제3 MOS 트랜지스터(T3)을 통한 전류 보다 크므로 제1 노드(N1)의 전압은 제2 전원(VSS1) 쪽으로 하강하게 된다. 이에 따라, P타입인 제4 MOS 트랜지스터(T4)가 턴-온되어 출력 노드인 제2 노드(N2)에는 제1 전원(VDD)의 하이 레벨 전압이 공급된다. 제2 인버터(46)는 제2 노드(N2)에 공급된 하이 레벨 전압을 제3 전원(VSS2)을 이용하여 로우 레벨로 반전시켜 출력 전압(VOUT)으로 공급한다.
그리고, 로우 상태의 샘플링 펄스(SP)와 반전된 하이 상태의 샘플링 펄스(SPQ)가 입력되면 샘플링부(62)의 제1 CMOS 트랜지스터(CT1)는 턴-오프되고, 귀환부(64)의 제2 CMOS 트랜지스터(CT2)는 턴-온된다.
이에 따라, 레벨 쉬프터(40)의 제2 노드(N2) 전압이 로우 상태인 경우 그 로우 상태의 제2 노드(N2) 전압이 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 제3 노드(N3)로 공급된다. 그리고, 로우 상태의 제3 노드(N3) 전압에 의해 턴-온된 제1 MOS 트랜지스터(T1)와 노멀리 턴-온 상태인 제3 MOS 트랜지스터(T3)에 의해 제1 노드(N1)의 전압은 제1 전원(VDD) 쪽으로 상승하게 된다. 따라서, 제5 MOS 트랜지스터(T5)가 턴-온되어 제2 노드(N2)에는 제2 전원(VSS1)의 로우 레벨 전압이 공급되므로, 제2 노드(N2)는 샘플링 펄스(SP)가 로우 상태인 동안 이전의 로우 상태를 유지하게 된다. 이 결과, 인버터(46)의 출력 전압(VOUT)은 제2 노드(N2)의 전압과 상반되는 이전의 하이 상태를 유지하게 된다.
반면에, 레벨 쉬프터(40)의 제2 노드(N2) 전압이 하이 상태인 경우 그 하이 상태의 제2 노드(N2) 전압이 턴-온된 제2 CMOS 트랜지스터(CT2)를 경유하여 제3 노드(N3)로 공급된다. 그리고, 하이 상태의 제3 노드(N3) 전압에 의해 턴-온된 제2 MOS 트랜지스터(T1)와 노멀리 턴-온 상태인 제3 MOS 트랜지스터(T3)에 의해 제1 노드(N1)의 전압은 제2 전원(VSS1) 쪽으로 하강하게 된다. 따라서, 제4 MOS 트랜지스터(T4)가 턴-온되어 제2 노드(N2)에는 제1 전원(VDD)의 하이 레벨 전압이 공급되므로, 제2 노드(N2)는 샘플링 펄스(SP)가 로우 상태인 동안 이전의 하이 상태를 유지하게 된다. 이 결과, 인버터(46)의 출력 전압(VOUT)은 제2 노드(N2)의 전압과 상반되는 이전의 로우 상태를 유지하게 된다.
이와 같이, 본 발명에 따른 레벨 쉬프터를 내장한 래치는 전술한 바와 같이 도 6 및 도 7에 도시된 본 발명에 따른 레벨 쉬프터(40 또는 50)를 이용하여 샘플링 펄스(SP)에 따라 입력 전압(VIN)을 샘플링하여 레벨 쉬프팅시킨 다음 래치하게 된다. 이에 따라, 본 발명에 따른 레벨 쉬프터를 내장한 래치(60, 70)는 최소의 트랜지스터들을 이용하여 빠른 동작 속도로 정확한 레벨 쉬프팅 동작과 래치 동작을 동시에 수행할 수 있게 된다. 그리고, 본 발명에 따른 래치는 레벨 쉬프터를 내장함에 따라 회로 면적을 감소시킬 수 있게 된다.
이 결과, 고해상도, 고칼라 구현을 위하여 화소 데이터의 비트 수가 필연적으로 증가하는 구동 회로 내장형 표시 패널, 예를 들면 EL 표시 장치와 액정 표시 장치의 표시 패널에 내장되는 데이터 드라이버에 적합하게 적용될 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 레벨 쉬프터는 작은 수의 트랜지스터들을 이용하면서도 입력 전압에 따라 빠른 동작 속도로 정확한 레벨 쉬프팅 동작을 할 수 있게 된다. 또한, 본 발명에 따른 레벨 쉬프터는 종래의 레벨 쉬프터와 같은 전류 패스를 형성하지 않음에 따라 작은 정전류 특성을 가지게 되고 그 결과 소비 전력을 감소시킬 수 있게 된다. 더불어, 본 발명에 따른 레벨 쉬프터는 출력 전압의 로우 레벨을 결정하는 제3 전원(VSS2)의 전압 값을 조절하여 레벨 쉬프터의 스윙 폭을 가변시킬 수 있게 되므로 그의 동작 마진과 보정 능력, 나아가 신뢰성을 향상시킬 수 있게 되고 레벨 쉬프팅 전압 범위를 임의로 바꿀 수 있게 된다.
나아가, 본 발명에 따른 레벨 쉬프터는 구동 회로 내장형 표시 패널, 예를 들면 EL 표시 장치와 액정 표시 장치의 표시 패널에 내장되는 게이트(스캔) 드라이버와 데이터 드라이버에 적합하게 적용될 수 있게 된다.
그리고, 본 발명에 따른 레벨 쉬프터를 내장한 래치는 전술한 본 발명에 따른 레벨 쉬프터를 이용하여 샘플링한 입력 전압을 레벨 쉬프팅시킨 다음 래치함으로써 최소의 트랜지스터들을 가지면서도 빠른 동작 속도로 정확한 레벨 쉬프팅 동작과 래치 동작을 동시에 수행할 수 있게 된다. 또한, 본 발명에 따른 래치는 레벨 쉬프터를 내장하면서도 최소의 트랜지스터들을 구비하므로 회로 면적을 감소시킬 수 있게 된다.
나아가, 본 발명에 따른 레벨 쉬프터를 이용한 래치는 고해상도, 고칼라 구현을 위하여 화소 데이터의 비트 수가 필연적으로 증가하는 구동 회로 내장형 표시 패널, 예를 들면 EL 표시 장치와 액정 표시 장치의 표시 패널에 내장되는 데이터 드라이버에 적합하게 적용될 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (18)

  1. 입력 전압의 스윙 폭을 증대시켜 출력하는 레벨 쉬프터에 있어서,
    입력 전압에 따라 제1 전원 및 제2 전원을 선택적으로 이용하여 그 입력 전압과 상반되는 레벨의 전압을 제1 노드에 공급하는 제어부; 및
    상기 제1 노드의 전압에 따라 상기 제2 전원과 제3 전원 중 어느 하나의 전원과 상기 제1 전원을 선택적으로 이용하여 그 제1 노드의 전압과 상반되는 레벨의 출력 전압을 공급하는 출력부를 구비하고,
    상기 제어부는,
    상기 입력 전압의 공급 라인에 게이트 단자가 공통으로 접속되고 상기 제1 전원의 공급 라인과 상기 제2 전원의 공급 라인 사이에 직렬로 접속된 P타입의 제1 트랜지스터와 N타입의 제2 트랜지스터; 및
    상기 제1 노드에 게이트 단자가, 상기 제1 트랜지스터에 소스 단자가, 그리고 상기 제2 트랜지스터에 드레인 단자가 접속되며, 상기 게이트 단자와 드레인 단자가 공통 접속된 P타입의 제3 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 출력부는
    상기 제1 노드에 게이트 단자가 접속되고 상기 제1 전원 공급 라인과 상기 출력 전압의 공급 라인 사이에 접속된 P타입의 제4 트랜지스터와;
    상기 제1 노드에 게이트 단자가 접속되고 상기 출력 전압의 공급 라인과 상기 제2 및 제3 전원 중 어느 하나의 공급 라인 사이에 접속된 N타입의 제5 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  4. 제 1 항에 있어서,
    상기 제1 전원과 제3 전원을 이용하여 상기 출력 전압의 레벨을 반전시켜 출력하는 인버터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터.
  5. 제 1 항에 있어서,
    상기 제1 내지 제3 전원은 제1 전원 > 제2 전원 > 제3 전원의 크기 관계를 가지는 것을 특징으로 하는 레벨 쉬프터.
  6. 제 1 항, 제3항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 레벨 쉬프터는
    표시 패널의 스캔 라인들을 구동하기 위하여 그 표시 패널에 내장되는 스캔 드라이버와, 그 표시 패널의 데이터 라인들을 구동하기 위하여 그 표시 패널에 내장되는 데이터 드라이버 중 적어도 하나의 드라이버에 내장되는 것을 특징으로 하는 레벨 쉬프터.
  7. 제 6 항에 있어서,
    상기 레벨 쉬프터는 폴리 실리콘을 이용한 트랜지스터들을 구비하는 것을 특징으로 하는 레벨 쉬프터.
  8. 외부로부터 입력되는 샘플링 펄스와 반전된 샘플링 펄스에 응답하여 입력 전압을 샘플링하여 출력하는 샘플링부와;
    상기 샘플링부로부터 공급된 샘플링 전압을 레벨 쉬프팅하여 출력하기 위한 레벨 쉬프터와;
    상기 샘플링 펄스와 반전된 샘플링 펄스에 응답하여 상기 레벨 쉬프터의 출력 전압을 상기 레벨 쉬프터의 입력단으로 귀환시켜 상기 출력 전압의 이전 상태가 유지되게 하는 귀환부를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  9. 제 8 항에 있어서,
    상기 레벨 쉬프터는
    상기 샘플링 전압에 따라 제1 전원 및 제2 전원을 선택적으로 이용하여 그 입력 전압과 상반되는 레벨의 전압을 제1 노드에 공급하는 제어부와;
    상기 제1 노드의 전압에 따라 상기 제2 전원과 제3 전원 중 어느 하나의 전원과 상기 제1 전원을 선택적으로 이용하여 그 제1 노드의 전압과 상반되는 레벨의 출력 전압을 공급하는 출력부를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  10. 제 9 항에 있어서,
    상기 제어부는
    상기 샘플링 전압의 공급 라인에 게이트 단자가 공통으로 접속되고 상기 제1 전원의 공급 라인과 상기 제2 전원 공급 라인 사이에 직렬로 접속된 P타입의 제1 트랜지스터와 N타입의 제2 트랜지스터와;
    상기 제1 노드에 게이트 단자가, 상기 제1 트랜지스터에 소스 단자가, 그리고 상기 제2 트랜지스터에 드레인 단자가 접속되며, 상기 게이트 단자와 드레인 단자가 공통 접속된 P타입의 제3 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  11. 제 10 항에 있어서,
    상기 출력부는
    상기 제1 노드에 게이트 단자가 접속되고 상기 제1 전원 공급 라인과 상기 출력 전압의 공급 라인 사이에 접속된 P타입의 제4 트랜지스터와;
    상기 제1 노드에 게이트 단자가 접속되고 상기 출력 전압의 공급 라인과 상기 제2 및 제3 전원 중 어느 하나의 공급 라인 사이에 접속된 N타입의 제5 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  12. 제 8 항에 있어서,
    상기 제1 전원과 제3 전원을 이용하여 상기 출력 전압의 레벨을 반전시켜 출력하는 인버터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  13. 제 10 항에 있어서,
    상기 샘플링부는
    상기 샘플링 펄스와 상기 반전된 샘플링 펄스를 게이트 단자로 입력하고 상기 입력 전압의 공급 라인과 상기 샘플링 전압의 공급 라인 사이에 접속된 제1 CMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  14. 제 13 항에 있어서,
    상기 귀환부는
    상기 샘플링 펄스와 상기 반전된 샘플링 펄스를 게이트 단자로 입력하고 상기 레벨 쉬프터의 출력 라인과 상기 레벨 쉬프터의 입력 라인 사이에 접속된 제2 CMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  15. 제 14 항에 있어서,
    상기 제1 및 제2 CMOS 트랜지스터는 서로 상반되게 턴-온 또는 턴-오프되는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  16. 제 9 항에 있어서,
    상기 제1 내지 제3 전원은 제1 전원 > 제2 전원 > 제3 전원의 크기 관계를 가지는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  17. 제 8 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 레벨 쉬프터를 내장한 래치는
    표시 패널의 데이터 라인들을 구동하기 위하여 그 표시 패널에 내장되는 데이터 드라이버에 포함되어 입력 데이터를 샘플링하여 레벨 쉬프팅한 다음 래치하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
  18. 제 17 항에 있어서,
    상기 래치는 폴리 실리콘을 이용한 트랜지스터들을 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 래치.
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