KR100896404B1

KR100896404B1 - 레벨 쉬프터를 갖는 쉬프트 레지스터

Info

Publication number: KR100896404B1
Application number: KR1020020065541A
Authority: KR
Inventors: 박재덕; 하용민; 김병구
Original assignee: 엘지디스플레이 주식회사
Priority date: 2001-12-12
Filing date: 2002-10-25
Publication date: 2009-05-08
Also published as: KR20030051209A

Abstract

본 발명은 동일타입 채널의 박막트랜지스터 소자만을 이용하여 레벨 쉬프터를 내장한 쉬프트 레지스터를 개시한다.

본 발명의 레벨 쉬프터를 내장한 쉬프트 레지스터는 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지들과; 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 출력하는 다수의 레벨 쉬프터들을 구비하는 것을 특징으로 한다.

Description

레벨 쉬프터를 갖는 쉬프트 레지스터{SHIFT REGISTER WITH LEVEL SHIFTER}

도 1은 종래의 폴리 실리콘을 채용한 액정표시장치의 구성을 개략적으로 도시한 블록도.

도 2는 도 1에 도시된 쉬프트 레지스터의 구성을 도시한 블록도.

도 3은 도 2에 도시된 쉬프트 레지스터의 입출력 파형도.

도 4는 본 발명의 실시 예에 따른 레벨 쉬프터를 갖는 쉬프트 레지스터를 도시한 블록도.

도 5a 내지 도 5c는 도 4에 도시된 쉬프트 레지스터의 입출력 파형도.

도 6은 본 발명의 제1 실시 예에 따른 레벨 쉬프터를 갖는 쉬프트 레지스터의 상세 회로도.

도 7은 도 6에 도시된 쉬프트 레지스터의 입출력 파형도.

도 8은 본 발명의 제2 실시 예에 따른 레벨 쉬프터를 갖는 쉬프트 레지스터의 상세 회로도.

도 9는 도 8에 도시된 쉬프트 레지스터의 입출력 파형도.

도 10은 본 발명의 제3 실시 예에 따른 레벨 쉬프터를 갖는 쉬프트 레지스터의 상세 회로도.

도 11은 본 발명의 실시 예에 따른 레벨 쉬프터를 갖는 쉬프트 레지스터를 포함하는 폴리실리콘형 액정표시장치의 구성을 개략적으로 도시한 블록도.

< 도면의 주요부분에 대한 설명>

ST1 내지 STn : 스테이지 LS1 내지 LSn : 레벨쉬프터

10, 30 : 액정패널 12, 39 : 화상표시부

14, 51 : 데이터 쉬프트 레지스터 15, 35 : 샘플링 스위치 어레이

16, 53 : 게이트 쉬프트 레지스터

18, 44 : 가요성인쇄회로(FPC) 필름 20 : 인쇄회로기판(PCB)

22, 42 : 제어칩 24, 33, 34, 38 : 레벨 쉬프터 어레이

31, 32, 36 : 쉬프트 스테이지 어레이

50 : 제1 제어부 52 : 제2 제어부

54 : 출력 버퍼부 58 : 제3 제어부

60 : 출력부

본 발명은 쉬프트 레지스터 회로에 관한 것으로, 특히 동일타입 채널의 박막트랜지스터만을 이용하여 레벨 쉬프터를 내장한 쉬프트 레지스터에 관한 것이다. 그리고, 본 발명은 상기 쉬프트 레지스터를 포함하는 스캔 드라이버 및 데이터 드 라이버와 액정표시장치에 관한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및 드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 게이트라인들 중 어느 하나에 접속된다.

구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 비디오신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.

이러한 액정표시장치에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘과 폴리(Poly) 실리콘을 사용하는가에 따라 아몰퍼스 실리콘형과 폴리 실리콘형으로 구분된다.

아몰퍼스 실리콘형 박막트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있으나 전하 이동도가 비교적 작아 화소 밀도를 향상시키는 경우에는 적용이 어려운 단점이 있다. 또한, 아몰퍼스 실리콘형 박막트랜지스터를 사용하는 경우 상기 게이트 드라이버와 데이터 드라이버와 같은 주변 구동회로들은 별도로 제작하여 액정패널에 실장시켜야 하므로 액정표시장치의 제조비용이 높다는 단점이 있다.

반면에, 폴리 실리콘형 박막트랜지스터는 전하 이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로들을 액정패널에 내장할 수 있게 되어 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치가 대두되고 있다.

도 1은 종래의 폴리 실리콘 박막트랜지스터를 이용한 액정표시장치의 구성을 개략적으로 도시한다.

도 1의 액정표시장치는 화상표시부(12), 데이터 및 게이트 쉬프트 레지스터(14, 16), 그리고 샘플링 스위치 어레이(15)가 형성된 액정패널(10)과, 제어회로 및 데이터 드라이브 IC가 집적화된 제어칩(22)과 레벨 쉬프터 어레이(24)가 실장된 PCB(Printed Circuit Board)(20)와, 액정패널(10)과 PCB(20)를 전기적으로 접속시키는 FPC(Flexible Printed Circuit) 필름(18)을 구비한다.

화상표시부(12)는 액정셀들(LC) 매트릭스를 통해 화상을 표시한다. 액정셀들(LC) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리 실리콘을 이용한 박막트랜지스터(TFT)를 포함한다. 아몰퍼스 실리콘 보다 전하 이동도가 100배 정도 빠른 폴리 실리콘을 이용함에 따라 박막트랜지스터(TFT)의 응답속도가 빠르므로 액정셀들(LC)은 통상 점순차 방식으로 구동된다. 데이터라인들(DL)은 데이터 쉬프트 레지스터(14)에 의해 구동되는 샘플링 스위치 어레이(15)로부터 비디오신호를 공급받는다. 게이트라인들(GL)은 게이트 쉬프트 레지스터(16)로부터 스캔펄스를 공급받는다.

데이터 쉬프트 레지스터(14)는 샘플링 스위치 어레이(15)의 샘플링 스위치에 출력단이 각각 접속된 다수의 스테이지들로 구성된다. 다수의 스테이지들은 도 2에 도시된 바와 같이 종속적으로 접속되어 제어칩(22)으로부터의 소스 스타트 펄스를 쉬프트시킴으로써 샘플링 스위치들에 순차적으로 샘플링 신호를 공급한다.

상세히 하면, 도 2에 도시된 다수의 스테이지들(ST1 내지 STn)은 소스 스타트 펄스(SP) 입력라인에 종속 접속됨과 아울러 4상 클럭신호(C1 내지 C4) 공급라인 중 3개의 클럭신호 공급라인에 각각 접속된다. 4상 클럭신호(C1 내지 C4)는 도 3에 도시된 바와 같이 순차적으로 한 클럭만큼씩 위상지연된 형태로 공급된다. 이러한 클럭신호들(C1 내지 C4) 중 3개의 클럭신호를 이용하여 스테이지들(ST1 내지 STn) 각각은 스타트 펄스(SP)를 한 클럭만큼씩 쉬프트시켜 출력한다. 이러한 쉬프트 레지스터의 각 스테이지(ST1 내지 STn)로부터 각각 출력되는 신호들(SO1 내지 SOn)은 샘플링신호로 공급됨과 아울러 다음단 스테이지의 스타트 펄스로 공급된다.

게이트 쉬프트 레지스터(16)는 게이트 라인들(GL) 각각에 출력단이 각각 접속된 다수의 스테이지들로 구성된다. 다수의 스테이지들은 도 2에 도시된 바와 같이 종속적으로 접속되어 제어칩(22)으로부터의 스타트 펄스를 쉬프트시킴으로써 게 이트라인들(GL)에 순차적으로 스캔 펄스를 공급한다.

샘플링 스위치 어레이(15)는 데이터 라인들(DL)에 출력단이 각각 접속되고 데이터 쉬프트 레지스터(14)로부터의 샘플링 신호에 의해 구동되는 다수의 샘플링스위치들(도시하지 않음)로 구성된다. 샘플링 스위치들은 상기 샘플링신호에 응답하여 제어칩(22)으로부터의 비디오 신호를 순차적으로 샘플링하여 데이터 라인들(DL)에 공급한다.

이렇게 액정패널(10)에 포함되는 화상표시부(12)와 데이터 쉬프트 레지스터(14) 및 샘플링 스위칭 어레이(15)와 게이트 쉬프트 레지스터(16)는 폴리 실리콘을 채용함에 따라 동일공정으로 형성된다. 이 경우, 액정패널(10)에 포함되는 박막트랜지스터들을 NMOS 또는 PMOS 박막트랜지스터, 즉 동일타입 채널의 박막트랜지스터로만 구성하는 경우 CMOS 박막트랜지스터로 구성하는 경우보다 제조단가를 절감할 수 있게 된다. 이는 CMOS 박막트랜지스터들을 이용하는 경우 P채널과 N채널을 모두 포함하므로 구동전압의 범위가 넓고 회로 집적화가 용이한 장점이 있으나, 공정수가 많아 제조단가가 높고 신뢰성이 떨어지는 단점이 있다. 따라서, 액정패널(10)은 공정수를 줄여 제조단가를 낮추고 상대적으로 신뢰성이 높은 PMOS 또는 NMOS 박막트랜지스터만을 이용하는 방향으로 발전되고 있다.

제어칩(22)에 포함되는 제어회로(도시하지 않음)는 외부로부터 자신에게 공급되는 비디오 데이터들을 데이터 구동 IC(도시하지 않음)로 전송함과 아울러 데이터 쉬프트 레지스터(14) 및 게이트 쉬프트 레지스터(16)에 필요한 구동제어신호들을 제공한다. 데이터 구동 IC(도시하지 않음)는 제어회로(도시하지 않음)로부터 입 력된 비디오 데이터를 아날로그 신호인 비디오 신호로 변환하여 FPC 필름(18)을 통해 샘플링 스위치 어레이(15)로 공급한다.

레벨 쉬프터 어레이(24)는 제어회로로부터 입력되는 구동제어신호들(클럭신호 등)의 스윙폭을 증대시켜 데이터 쉬프트 레지스터(14) 및 게이트 쉬프트 레지스터(16)에 공급한다. 예를 들면, 레벨 쉬프터 어레이(24)는 제어회로에서 발생되어 10V 이하의 스윙전압을 가지는 클럭신호를, 부극성 전압을 포함하여 10V 이상의 스윙폭을 가지게 레벨 쉬프팅하여 출력한다. 이는 액정패널(10)에 형성된 박막트랜지스터를 구동하기 위해서는 10V 이상의 스윙전압을 가지는 펄스를 공급해야하기 때문이다.

다시 말하여, 액정패널(10)이 PMOS 박막트랜지스터로 구성되는 경우 샘플링 스위치 어레이(15) 및 화소영역(12)에 포함되는 PMOS 박막트랜지스터들을 구동하기 위한 구동펄스로는 부극성 방향으로 10V 이상의 스윙폭을 가지는 펄스가 필요하다. 이러한 구동펄스를 공급하기 위하여, 게이트 및 데이터 쉬프트 레지스터(14, 16)에는 클럭신호들로서 부극성 방향으로 10V 이상의 스윙폭을 가지는 펄스가 공급되어야 한다. 그러나, 외부회로들을 제어칩(22)과 같이 단일칩으로 구현하는 경우 10V 이내의 스윙폭을 가지는 클럭신호는 용이하게 생성되지만 그 이상의 전압이나 부극성의 전압을 생성하기는 곤란하다. 다시 말하여, 10V 이상의 스윙폭을 가지는 전압이나 부극성 전압을 발생시키기 위한 소자 특성 확보가 곤란하여 IC 단일칩 제작에 어려움이 따르게 된다. 이에 따라, 종래에는 10V의 구동펄스를 부극성전압을 포함하여 10V 이상의 스윙폭을 가지게끔 레벨 쉬프팅시켜주기 위한 레벨 쉬프터 어 레이(24)를 별도의 칩으로 구현하여 PCB(20) 상에 장착하여야만 하였다. 이 경우, PCB(20) 상에 실장되는 외부회로의 컴팩트화가 곤란하다는 단점이 있다. 또한, 외부회로로부터 액정패널(10)의 데이터 쉬프트 레지스터(14) 및 게이트 쉬프트 레지스터(16)에 정극성과 부극성의 전압을 포함한 10V 이상의 스윙폭을 가지는 클럭신호가 공급되어야 하므로 전력소비가 크다는 문제점이 있다.

따라서, 본 발명의 목적은 동일타입 채널의 박막트랜지스터만을 채용하여 레벨 쉬프터를 내장한 쉬프트 레지스터를 제공하는 것이다.

본 발명의 다른 목적은 동일타입 채널의 박막트랜지스터만을 채용하여 입력신호의 최저 전압레벨을 다운시킬 수 있는 레벨 쉬프터를 내장한 쉬프트 레지스터를 제공하는 것이다.

본 발명의 또 다른 목적은 레벨 쉬프터를 내장한 쉬프트 레지스터를 포함하는 스캔 드라이버를 제공하는 것이다.

본 발명의 또 다른 목적은 레벨 쉬프터를 내장한 쉬프트 레지스터를 포함하는 데이터 드라이버를 제공하는 것이다.

본 발명의 또 다른 목적은 레벨 쉬프터를 내장한 쉬프트 레지스터를 포함하는 액정표시장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터는 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지들과; 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨 중 어느 하나를 다운시켜 출력하는 다수의 레벨 쉬프터들을 구비하는 것을 특징으로 한다.

본 발명에 따른 스캔 드라이버는 표시패널의 스캔라인들에 스캔펄스를 공급하기 위한 스캔 드라이버에 있어서, 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지들과, 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 상기 스캔펄스로 출력하는 다수의 레벨 쉬프터들을 포함하는 쉬프트 레지스터를 구비하는 것을 특징으로 한다.

본 발명에 따른 데이터 드라이버는 표시패널의 데이터라인들에 비디오신호를 공급하기 위한 데이터 드라이버에 있어서, 입력 샘플링신호에 응답하여 비디오신호를 샘플링하여 출력하기 위한 샘플링 스위치 어레이와; 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 스테이지들과, 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 샘플링신호로 출력하는 다수의 레벨 쉬프터들을 포함하는 쉬프트 레지스터를 구비하는 것을 특징으로 한다.

본 발명에 따른 액정표시장치는 화상표시를 위한 액정셀 매트릭스를 구비하는 액정패널과; 액정패널의 스캔라인들에 스캔펄스를 공급하기 위한 스캔 드라이버 와; 액정패널의 데이터라인들에 비디오신호를 공급하기 위한 데이터 드라이버를 구비하고; 스캔 드라이버는, 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 제1 스테이지들과, 제1 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 스캔펄스로 출력하는 다수의 제1 레벨 쉬프터들을 포함하는 제1 쉬프트 레지스터를 구비하고; 데이터 드라이버는, 입력 샘플링신호에 응답하여 비디오신호를 샘플링하여 출력하기 위한 샘플링 스위치 어레이와, 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하는 다수의 제2 스테이지들과, 제2 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 샘플링신호로 출력하는 다수의 제2 레벨 쉬프터들을 포함하는 제2 쉬프트 레지스터를 구비하는 것을 특징으로 한다.

여기서, 상기 쉬프트 레지스터는 동일타입 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 한다.

특히, 상기 쉬프트 레지스터는 P 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 한다.

상기 레벨 쉬프터는 상기 쉬프트 펄스의 최저 전압레벨을 부극성 전압으로 다운시켜 출력하는 것을 특징으로 한다.

상기 제1 및 제2 스테이지들 각각은 제1 및 제2 노드의 전압에 따라 제1 클럭신호 및 제1 공급전압 중 어느 하나를 선택하여 출력하기 위한 출력 버퍼부와; 스타트 펄스에 따라 상기 제1 노드를 제어하는 제1 제어부와; 상기 스타트 펄스 및 제2 클럭신호에 따라 상기 제2 노드를 제어하는 제2 제어부를 구비하는 것을 특징으로 한다.

상기 제1 제어부는 상기 스타트 펄스 및 상기 제1 노드 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제1 트랜지스터를 구비하는 것을 특징으로 한다.

상기 제1 제어부는 상기 제1 트랜지스터의 출력단자와 상기 제1 노드 사이의 도전통로와, 그 도전통로를 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제2 트랜지스터를 추가로 구비하는 것을 특징으로 한다.

상기 제1 제어부는 상기 제1 노드와 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제3 트랜지스터를 추가로 구비하는 것을 특징으로 한다.

상기 제2 제어부는 제2 공급전압 입력라인과 상기 제2 노드 사이의 도전통로와, 그 도전통로를 상기 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제4 트랜지스터와; 상기 제2 노드와 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제5 트랜지스터를 구비하는 것을 특징으로 한다.

상기 출력 버퍼부는 상기 제1 클럭신호 입력라인과 상기 스테이지의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제6 트랜지스터와; 상기 스테이지의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하 는 제어전극을 가지는 제7 트랜지스터를 구비하는 것을 특징으로 한다.

상기 출력 버퍼부는 상기 제6 트랜지스터의 제어전극과 상기 스테이지의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제1 캐패시터를 추가로 구비하는 것을 특징으로 한다.

상기 레벨 쉬프터들 각각은 상기 제3 노드의 전압에 따라 제2 공급전압 및 제3 공급전압 중 어느 하나의 전압을 선택하여 출력하기 위한 출력부와; 상기 제1 노드 및 제2 클럭신호에 따라 상기 제3 노드를 제어하기 위한 제어부를 구비하는 것을 특징으로 한다.

상기 제어부는 상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와; 상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하는 것을 특징으로 한다.

상기 출력부는 상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와; 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 한다.

상기 레벨 쉬프터는 외부 노이즈에 의해 상기 레벨 쉬프터의 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 출력라인과 상기 제1 공급전압 입력 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제12 트랜지스터를 추가로 구비하는 것을 특징으로 한다.

상기 레벨 쉬프터는 상기 제3 노드가 플로팅되는 경우 제10 트랜지스터의 누설전류에 의해 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 노드와 상기 레벨 쉬프터 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제13 트랜지스터를 추가로 구비하는 것을 특징으로 한다.

상기 레벨 쉬프터는 상기 스타트펄스가 입력되는 구간에서 상기 제1 노드의 전압에 따라 턴-온된 제9 트랜지스터에 의해 상기 제10 트랜지스터가 턴-온되어 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제14 트랜지스터를 추가로 구비하는 것을 특징으로 한다.

상기 레벨 쉬프터는 상기 제9 트랜지스터의 누설전류에 의한 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 공급전압 입력라인과 상기 제9 트랜지스터의 입력라인 사이의 도전통로와, 그 도전통로를 제3 공급전압에 따라 제어하는 제어전극을 가지는 제15 트랜지스터를 추가로 구비하는 것을 특징으로 한다.

상기 출력부는 상기 제10 트랜지스터의 제어전극과 상기 레벨 쉬프터의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제2 캐패시 터를 추가로 구비하는 것을 특징으로 한다.

상기 제1 내지 제3 공급전압은 제3, 제2, 제1 순으로 전압레벨이 작은 것을 특징으로 한다.

상기 제1 내지 제4 클럭신호는 제1, 제2, 제3, 제4 순으로 한 클럭만큼씩 위상지연된 클럭신호이고, 상기 제4 클럭신호는 상기 스타트 펄스와 동위상을 갖는 클럭신호인 것을 특징으로 한다.

여기서, 상기 제3 제어부는, 상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와; 상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하고; 상기 출력부는, 상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와; 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하여; 상기 레벨 쉬프터의 출력라인들 통해 출력되는 레벨 다운된 쉬프트 펄스는 이전단 레벨 쉬프터의 레벨 다운된 쉬프트 펄스와 부분적으로 오버랩되는 것을 특징으로 한다.

상기 액정패널과 스캔 드라이버 및 데이터 드라이버에 포함되는 박막트랜지스터는 폴리 실리콘을 반도체층으로 이용하고, 상기 스캔 드라이버와 데이터 드라이버는 상기 액정패널에 내장되는 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

이하, 도 4 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 4는 본 발명의 실시 예에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터를 도시한 블록도이다.

도 4에 도시된 레벨 쉬프터를 내장한 쉬프트 레지스터는 스타트펄스(SP) 입력라인에 종속 접속된 n개의 스테이지들(ST1 내지 STn)로 구성된 쉬프트 스테이지 어레이(32)와, 스테이지들(ST1 내지 STn)의 출력단에 각각 접속된 레벨 쉬프터들(LS1 내지 LSn)로 구성된 레벨 쉬프터 어레이(34)를 구비한다.

쉬프트 스테이지 어레이(32)에서 제1 스테이지(ST1)에는 스타트 펄스(SP)가 입력되고, 제2 내지 제n 스테이지들(ST2 내지 STn)에는 이전단 스테이지의 출력신호가 입력된다. 이러한 스테이지들(ST1 내지 STn)은 도 5a에 도시된 바와 같이 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호(C1 내지 C4) 중 3개의 클럭신호를 입력받는다. 입력받은 3개의 클럭신호를 이용하여 스테이지들(ST1 내지 STn)은 스타트펄스(SP)를 쉬프트시킴으로써 도 5b에 도시된 바와 같이 쉬프트 신호들(S01, SO2, ...)를 순차적으로 출력하게 된다. 이 경우, 스테이지들(ST1 내지 STn)은 10V 이하의 스윙전압을 가지고 입력되는 클럭신호들(C1 내지 C4) 및 스타트펄스(SP)를 이용하여 10V 이하의 스윙전압을 가지는 쉬프트 신호들(SO1, SO2, ...)을 출력하게 된다.

레벨 쉬프터들(LS1 내지 LSn) 각각은 4개의 클럭신호(C1 내지 C4) 중 나머지 1개의 클럭신호를 입력받는다. 이러한 레벨 쉬프터들(LS1 내지 LSn)은 스테이지들(ST1 내지 STn)에서 출력되는 쉬프트 신호들(SO1, SO2, ...)를 레벨 쉬프팅시켜 도 5c에 도시된 바와 같이 10V 이상의 스윙전압을 가지는 출력 신호들(L01, L02, ...)을 출력하게 된다. 특히, 이러한 레벨 쉬프터들(LS1 내지 LSn)은 스테이지들(ST1 내지 STn)에서 출력되는 쉬프트 신호들(SO1, SO2, ...)의 최저 전압을 부극성 전압로 레벨 다운시켜 출력하게 된다.

이렇게 레벨 쉬프터를 내장한 쉬프트 레지스터에서 출력되는 신호들(L01, LO2, ....)은 표시패널의 스캔(게이트) 라인들을 순차적으로 구동하는 스캔(게이트) 드라이버에서 스캔(게이트) 라인들에 공급되는 스캔 펄스로 이용된다. 또한, 레벨 쉬프터를 내장한 쉬프트 레지스터에서 출력되는 신호들(L01, LO2, ....)은 표시패널의 데이터 라인들에 비디오 신호를 샘플링하여 공급하기 위한 데이터 드라이버에서 샘플링 스위치에 공급되는 샘플링 신호로 이용된다.

도 6은 도 4에 도시된 제1 및 제2 스테이지(ST1 및 ST2)와 제1 및 제2 레벨쉬프터(LS1 및 LS2)의 상세한 회로구성을 나타낸 것이다.

도 6에 도시된 제1 스테이지(ST1)는 스타트 펄스(SP)와 제4 클럭신호(CL4)에 따라 Q노드를 제어하는 제1 제어부(50)와, 제3 클럭신호(CL3) 및 스타트 펄스(SP)에 따라 QB노드를 제어하는 제2 제어부(52)와, Q노드 및 QB노드의 전압에 따라 제1 클럭신호(C1) 및 제1 공급전압(VSS) 중 어느 하나를 선택하여 출력하기 위한 버퍼부(54)를 구비한다.

제1 제어부(50)는 Q노드 통해 버퍼부(54)의 제6 PMOS 트랜지스터(T6)를 제어하여 제1 클럭신호(C1)가 출력라인을 통해 출력신호(SO1)로 공급되게 한다. 이를 위하여, 제1 제어부(50)는 스타트펄스(SP) 입력라인에 다이오드형으로 접속된 제1 PMOS 트랜지스터(T1)와, 제1 PMOS 트랜지스터(T1)와 제4 클럭신호(C4) 입력라인 및 Q노드 사이에 접속된 제2 PMOS 트랜지스터(T2)를 구비한다.

제2 제어부(52)는 QB노드를 통해 버퍼부(54)의 제7 PMOS 트랜지스터(T7)를 제어하여 제1 공급전압(VSS)이 출력라인을 통해 출력신호(SO1)로 공급되게 한다. 이를 위하여, 제2 제어부(52)는 제2 공급전압(VDD) 입력라인과 제3 클럭신호(C3) 입력라인 및 QB노드 사이에 접속된 제4 PMOS 트랜지스터(T4)와, 제4 PMOS 트랜지스터(T4)와 스타트 펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제5 PMOS 트랜지스터(T5)를 구비한다.

버퍼부(54)는 Q노드의 전압에 따라 제1 클럭신호(C1)를 선택하여 출력라인으로 공급하는 제6 PMOS 트랜지스터(T6)와, QB노드의 전압에 따라 제1 공급전압(VSS)을 선택하여 출력라인으로 공급하는 제7 PMOS 트랜지스터(T7)를 구비한다.

그리고, 제1 제어부(50)는 Q노드 및 QB노드와 제1 공급전압(VSS) 입력라인 사이에 접속되어 제7 PMOS 트랜지스터(T7)와 듀얼동작으로 Q노드를 제어하는 제3 PMOS 트랜지스터(T3)를 더 구비한다.

또한, 제1 스테이지(ST1)는 제6 PMOS 트랜지스터(T6)의 게이트단자와 소스단자 사이, 즉 Q노드와 출력라인 사이에 접속된 제1 캐패시터(CQ)와, 제7 PMOS 트랜지스터(T7)의 게이트단자와 소스단자 사이, 즉 QB노드와 제1 공급전압(VSS) 입력라 인 사이에 접속된 제2 캐패시터(CQB)를 더 구비한다.

제1 레벨쉬프터(LS1)는 Q노드 및 제2 클럭신호(C2)의 상태에 따라 QL노드를 제어하는 제3 제어부(58)와, QL노드 및 제2 클럭신호(C2)의 전압에 따라 부극성전압(VNEG) 및 제1 공급전압(VSS) 중 어느 하나를 선택하여 출력하기 위한 출력부(60)를 구비한다.

제3 제어부(58)는 Q노드 및 제2 클럭신호(C2)의 상태에 따라 Q노드를 통해 부극성전압(VNEG)이 제1 레벨 쉬프터(LS1)의 출력라인으로 공급되게 한다. 이를 위하여, 제3 제어부(58)는 QL노드와 제2 클럭신호(C2) 입력라인 및 출력라인 사이에 접속된 제8 PMOS 트랜지스터(T8)와, 부극성전압(VNEG) 공급라인과 Q노드 및 QL노드 사이에 접속된 제9 PMOS 트랜지스터(T9)를 구비한다.

출력부(60)는 QL노드의 전압에 따라 부극성 공급전압(VNEG)을 선택하여 출력라인으로 공급하는 제10 PMOS 트랜지스터(T10)와, 제2 클럭신호(C2)에 따라 제1 공급전압(VSS)을 선택하여 출력라인으로 공급하는 제11 PMOS 트랜지스터(T11)를 구비한다.

그리고, 제1 레벨 쉬프터(LS1)는 출력라인의 왜곡을 방지하기 위하여 출력라인과 제1 스테이지(ST1)의 QB노드 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제12 PMOS 트랜지스터(T12)를 더 구비한다. 또한, 제1 레벨쉬프터(LS1)는 제10 PMOS 트랜지스터(T10)의 게이트단자와 소스단자 사이, 즉 QL노드와 출력라인 사이에 접속된 제3 캐패시터(CQL)를 더 구비한다.

이러한 구성을 가지는 제1 스테이지(ST1)와 레벨쉬프터(LS1)에는 도 7에 도 시된 바와 같이 순차적으로 한 클럭만큼씩 위상지연되는 형태를 가지는 제1 내지 제4 클럭신호(C1 내지 C4)가 공급된다. 여기서, 제4 클럭신호(C4)는 스타트펄스(SP)와 동기된 위상을 갖는다. 스타트펄스(SP)를 포함하여 제1 내지 제4 클럭신호(C1 내지 C4)는 10V 이하의 스윙전압을 가지는 부극성타입으로 공급된다. 여기서는 10V의 전위를 로우상태로, 0V의 전위를 하이상태로 가정한다. 이러한 구동파형을 참조하여 제1 스테이지(ST1)와 레벨 쉬프터(LS1)의 동작을 살펴보면 다음과 같다.

T1 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면 제1 및 제2 PMOS 트랜지스터(T1, T2)가 턴-온되어 Q노드에는 약 2V 정도의 전압이 충전된다. 이에 따라, Q노드에 게이트단자가 접속된 제6 및 제9 PMOS 트랜지스터(T6, T9)가 서서히 턴-온된다. 아울러, 하이상태의 스타트펄스(SP)에 의해 제5 PMOS 트랜지스터(T5)가 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 10V의 전압이 QB노드에 충전된다. 이에 따라, QB노드에 게이트단자가 접속된 제3 및 제7 PMOS 트랜지스터(T3, T7)가 턴-오프된다. 이 결과, 턴-온된 제6 PMOS 트랜지스터(T6)를 통해 로우상태를 유지하는 제1 클럭신호(C1)의 전압 10V가 제1 스테이지(ST1)의 출력라인에 공급되어 출력라인은 로우상태(10V)로 충전된다. 또한, 턴-온된 제9 PMOS 트랜지스터(T9)를 통해 부극성전압(VNEG) -8V가 QL노드에 충전되어 제10 PMOS 트랜지스터(T10)가 미약하게 턴-온되나, QB노드가 하이상태이기 때문에 제12 PMOS 트랜지스터(T12)가 턴-온되어 제1 레벨쉬프터(LS1)의 출력라인에는 10V의 전압이 충전된다.

T2 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면 제6 PMOS 트랜지스터의 게이트와 소오스 사이에 형성된 내부 캐패시터(Cgs)와 제1 캐패시터(CQ)의 영향으로 부트스트래핑(Bootstrapping) 현상이 발생하여 Q노드는 -7V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이러한 부트스트래핑 현상은 제1 내지 제3 PMOS 트랜지스터(T1 내지 T3)가 모두 턴-오프되어 Q노드가 플로팅상태이기 때문에 가능하다. 이에 따라, 제6 PMOS트랜지스터(T6)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이전압(0V)이 제1 스테이지(ST1)의 출력라인에 빠르게 충전되어 그 출력라인은 0V의 하이상태가 된다. 아울러, 제9 PMOS 트랜지스터(T9)도 확실하게 턴-온되어 턴-온된 제10 PMOS 트랜지스터(T10)를 경유하여 -8V의 부극성전압(VNEG)이 제1 레벨 쉬프터(LS1)의 출력라인에 빠르게 충전되게 한다. 이 경우, 제10 PMOS 트랜지스터(T10)의 내부에 형성된 기생캐패시터(Cgs)와 제3 캐패시터(CQL)에 의해 QL노드에도 부트스트래핑 현상이 발생하여 QL노드는 -18V 정도까지 상승하는 확실한 하이상태가 되어 부극성전압(VNEG)이 레벨 쉬프터(LS1)의 출력라인에 빠르게 충전되게 한다.

T3 기간에서 제1 클럭신호(C1)이 로우상태가 되고 제2 클럭신호(C2)가 하이상태가 되면 Q노드의 전압은 다시 약 2V정도로 떨어지고 턴-온된 제6 PMOS 트랜지스터(T6)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압(10V)이 제1 스테이지(ST1)의 출력라인에 충전된다. 아울러, 하이상태의 제2 클럭신호(C2)에 의해 제11 PMOS 트랜지스터(T11)가 턴-온되어 제1 공급전압(VSS)인 약 10V의 전압 이 제1 레벨쉬프터(LS1)의 출력라인에 충전된다. 이 경우, 하이상태의 제2 클럭신호(C2)에 의해 제8 PMOS 트랜지스터(T8)가 턴-온되어 QL노드에는 약 7.2V 정도의 전압이 충전되므로 제10 PMOS 트랜지스터(T10)가 턴-오프된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면 제4 PMOS 트랜지스터(T4)가 턴-온되어 제2 공급전압(VDD)인 0V가 QB노드에 충전됨으로써 제3, 제7, 제12 PMOS 트랜지스터(T3, T7, T12)가 턴-온된다. 턴-온된 제3 PMOS 트랜지스터(T3)를 경유하여 Q노드에 충전된 약 2V의 전압은 10V로 바뀌게 되고, 턴-온된 제7 PMOS 트랜지스터(T7)을 경유하여 제1 스테이지(ST1)의 출력라인은 10V를 유지하게 된다. 그리고, 턴-온된 제12 PMOS 트랜지스터(T12)에 의해 제1 레벨쉬프터(LS1)의 출력라인은 10V를 유지한다. 이 경우, 제2 캐패시터(CQB)는 제3 및 제7 PMOS 트랜지스터(T3, T7)의 누설전류에 의해 QB노드의 전압이 왜곡되는 것을 방지한다.

T5 기간에서 제4 클럭신호(C4)가 하이상태가 되면 제2 PMOS 트랜지스터(T2)가 턴-온된다. 그러나, 제1 및 제5 PMOS 트랜지스터(T1, T5)는 턴-오프 상태를 유지하므로 QB노드는 0V를 유지하게 된다. 따라서 제3, 제7, 제12 PMOS 트랜지스터(T3, T7, T12)은 계속 턴-온 상태를 유지하므로 제1 스테이지(ST1)의 출력라인과 제1 레벨 쉬프터(LS1)의 출력라인은 10V를 유지한다.

제2 스테이지(ST2)와 제2 레벨 쉬프터(LS2)는 전술한 제1 스테이지(ST1) 및 레벨 쉬프터(LS1)와 동일한 구성을 가진다. 다만, 제2 스테이지(ST2)와 제2 레벨 쉬프터(LS2)는 상기 제1 스테이지(ST1) 및 레벨 쉬프터(LS1)에 이용된 클럭신호들과는 한 클럭만큼씩 위상차를 갖는 클럭신호들과 제1 스테이지(ST1)의 출력신호를 이용하여 상기와 같이 동작하게 된다. 이에 따라, 제2 스테이지(ST2)와 제2 레벨 쉬프터(LS2)는 제1 스테이지(ST1) 및 레벨 쉬프터(LS1)와 대비하여 한 클럭만큼 쉬프트된 신호(S02) 및 레벨 쉬프팅된 신호(LO2)를 출력하게 된다.

도 8은 본 발명의 다른 실시 예에 따른 레벨 쉬프터를 내장한 쉬프터 레지스터를 도시한 것으로, 제1 스테이지(ST1)와 제1 레벨 쉬프터(LS1)에 대한 상세회로를 도시한 것이다.

도 8에 도시된 제1 스테이지(ST1)는 도 6에 도시된 제1 스테이지(ST1)와 동일한 구성을 가진다.

제1 레벨 쉬프터(LS1)는 도 6에 도시된 제1 레벨 쉬프터(LS1)와 대비하여 제10 PMOS 트랜지스터(T10)의 누설전류에 의한 출력신호(LS1)의 왜곡을 방지하기 위한 제13 PMOS 트랜지스터(T13)와, QL노드의 프리차징에 의한 출력신호(LS1)의 왜곡을 방지하기 위한 제 14 PMOS 트랜지스터(T14)를 더 구비한다. 이를 위하여, 제13 PMOS 트랜지스터(T13)는 QL 노드와 QB 노드 및 제1 레벨 쉬프터(LS1)의 출력라인 사이에 접속되고, 제14 PMOS 트랜지스터(T14)는 제1 레벨 쉬프터(LS1)의 출력라인과 제2 PMOS 트랜지스터(T2)의 게이트단자 및 제1 공급전압(VSS) 입력라인 사이에 접속된다.

이러한 구성을 가지는 제1 스테이지(ST1) 및 제1 쉬프트 레지스터(LS1)의 동작과정을 도 9에 도시된 구동파형과 결부하면 설명하면 다음과 같다.

T1 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면 제1 및 제2 PMOS 트랜지스터(T1, T2)가 턴-온되어 Q노드는 약 2V 정도의 전압이 충 전된다. 이에 따라, Q노드에 게이트단자가 접속된 제6 및 제9 PMOS 트랜지스터(T6, T9)가 서서히 턴-온된다. 아울러, 하이상태의 스타트펄스(SP)에 의해 제5 PMOS 트랜지스터(T5)가 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 10V의 전압이 QB노드에 충전된다. 이에 따라, QB노드에 게이트단자가 접속된 제3 및 제7 PMOS 트랜지스터(T3, T7)가 턴-오프된다. 이 결과, 턴-온된 제6 PMOS 트랜지스터(T6)를 통해 로우상태를 유지하는 제1 클럭신호(C1)의 전압 10V가 쉬프트 레지스터(56)의 출력라인에 공급되어 출력라인은 로우상태(10V)로 충전된다. 여기서, 서서히 턴-온된 제9 PMOS 트랜지스터(T9)를 통해 부극성전압(VNEG) -8V가 QL노드에 프리차징되어 제1 레벨 쉬프터(LS1)의 출력라인에 -8V의 전압이 유입되어 출력신호(LO1)가 왜곡되는 경우가 발생하게 된다. 제14 PMOS 트랜지스터(T14)는 이렇게 T1기간에서 제1 레벨 쉬프터(LS1)의 출력신호(LO1)가 왜곡되는 것을 방지한다. 이를 위하여, 제14 PMOS 트랜지스터(T14)의 게이트단자는 제2 PMOS 트랜지스터(T2)의 게이트단자에 접속되고, 소스단자와 드레인단자 각각은 제1 레벨 쉬프터(LS1)의 출력라인과 제1 공급전압(VSS) 입력라인에 접속된다. 이러한 제14 PMOS 트랜지스터(T14)는 하이상태의 제4 클럭신호(C4)에 의해 턴-온되어 T1기간에서 QL노드가 프리차징되어 제10 PMOS 트랜지스터(T10)가 턴-온되더라도 제1 레벨 쉬프터(LS1)의 출력라인이 10V를 유지하게 한다.

T2 기간에서 그 다음, 스타트펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면 제6 PMOS 트랜지스터(T6)의 게이트와 소오스 사이에 형성된 내부 캐패시터(Cgs)와 제1 캐패시터(CQ)의 영향으로 부트스트래 핑(Bootstrapping) 현상이 발생하여 Q노드는 -7V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이에 따라, 제6 PMOS 트랜지스터(T6)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이전압(0V)이 제1 스테이지(ST1)의 출력라인에 빠르게 충전되어 그 출력라인은 0V의 하이상태가 된다. 아울러, 제9 PMOS 트랜지스터(T9)도 확실하게 턴-온되어 턴-온된 제10 PMOS 트랜지스터(T10)를 경유하여 -8V의 부극성전압(VNEG)이 제1 레벨 쉬프터(LS1)의 출력라인에 충전되게 한다. 이 경우, 제10 PMOS 트랜지스터(T10)의 내부에 형성된 기생캐패시터(Cgs)와 제2 캐패시터(CQL)에 의해 QL노드에도 부트스트래핑 현상이 발생하여 QL노드는 -18V 정도까지 상승하는 확실한 하이상태가 되어 -8V의 부극성전압(VNEG)이 제1 레벨 쉬프터(LS1)의 출력라인에 빠르게 충전되게 한다.

T3 기간에서 제1 클럭신호(C1)이 로우상태가 되고 제2 클럭신호(C2)가 하이상태가 되면 Q노드의 전압은 다시 약 2V정도로 떨어지고 턴-온된 제6 PMOS 트랜지스터(T6)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압(10V)이 제1 스테이지(ST1)의 출력라인에 충전된다. 아울러, 하이상태의 제2 클럭신호(C2)에 의해 제11 PMOS 트랜지스터(T11)가 턴-온되어 제1 공급전압(VSS)인 약 10V의 전압이 제1 레벨 쉬프터(LS1)의 출력라인에 충전된다. 이 경우, 하이상태의 제2 클럭신호(C2)에 의해 제8 PMOS 트랜지스터(T8)가 턴-온되어 QL노드에는 약 7.2V 정도의 전압이 충전되므로 제10 PMOS 트랜지스터(T10)는 턴-오프된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면 제4 PMOS 트랜지스터(T4)가 턴-온되어 제2 공급전압(VDD)인 0V가 QB노드에 충전됨으로써 제3, 제7, 제12 PMOS 트랜지스터(T3, T7, T12)가 턴-온된다. 턴-온된 제3 PMOS 트랜지스터(T3)를 경유하여 Q노드에 충전된 약 2V의 전압은 10V로 방전하게 되고, 턴-온된 제7 PMOS 트랜지스터(T7)을 경유하여 제1 스테이지(ST1)의 출력라인은 10V를 유지하게 된다. 그리고, 턴-온된 제12 PMOS 트랜지스터(T12)에 의해 제1 레벨 쉬프터(LS1)의 출력라인은 10V를 유지한다. 여기서, 제9 PMOS 트랜지스터(T9)가 턴-오프 상태가 됨에 따라 QL노드가 플로팅상태가 된다. 이 경우, 제10 PMOS 트랜지스터(T10)의 누설전류에 의해 QL노드가 약 7V의 전압에서 하이상태, 즉 -8V 쪽으로 서서히 변화하게 된다. 이에 따라, 제10 PMOS 트랜지스터(T10)가 서서히 턴-온되어 제1 레벨 쉬프터(LS1)의 출력라인 상의 전압이 왜곡되는 경우가 발생하게 된다. 제13 PMOS 트랜지스터(T13)는 이러한 T4 기간에서 제1 레벨 쉬프터(LS1)의 출력신호(LO1)가 왜곡되는 것을 방지한다. 이를 위하여, 제13 PMOS 트랜지스터(T13)는 QB노드에 게이트단자가 접속되고, 소스단자와 드레인단자 각각이 QL노드와 제1 레벨 쉬프터(LS1)의 출력라인에 접속된다. 이러한 제13 PMOS 트랜지스터(T13)는 턴-온된 제4 PMOS 트랜지스터(T4)에 의한 QB노드의 하이상태에 의해 턴-온된다. 이에 따라, QL노드가 제1 레벨 쉬프터(LS1)과 전기적으로 접속되어 플로팅구간이 발생되지 않게 된다. 더불어, 제1 레벨 쉬프터(LS1) 출력라인 상의 로우상태(10V)의 전압이 QL노드에 공급되어 제10 PMOS 트랜지스터(T10)은 턴-오프상태를 유지하므로 제1 레벨 쉬프터(LS1)의 출력라인은 10V의 로우상태를 유지할 수 있게 된다.

T5 기간에서 제4 클럭신호가 하이상태가 되면 제2 PMOS 트랜지스터(T2)가 턴-온된다. 그러나, 제1 및 제5 PMOS 트랜지스터(T2, T5)는 턴-오프 상태를 유지 하므로 QB노드는 0V를 유지하게 된다. 따라서, 제3, 제7, 제12 PMOS 트랜지스터(T3, T7, T12)은 계속 턴-온 상태를 유지하므로 제1 스테이지(ST1)의 출력라인과 제1 레벨 쉬프터(LS1)의 출력라인은 10V를 유지한다.

도 10은 본 발명의 또 다른 실시 예에 따른 쉬프트 레지스터를 도시한 것으로, 특히 제1 스테이지(ST1)와 제1 레벨 쉬프터(LS1)에 대한 상세회로를 도시한 것이다.

도 10에 도시된 제1 스테이지(ST1)는 도 8에 도시된 제1 스테이지(ST1)와 동일한 구성을 가진다.

제1 레벨 쉬프터(LS1)는 도 8에 도시된 제1 레벨 쉬프터(LS1)와 대비하여 PMOS 문턱전압이 낮은 경우 QL노드의 전압이 제9 PMOS 트랜지스터(T10)의 누설전류에 의해 왜곡되고, 그로 인하여 출력신호(LO1)가 왜곡되는 것을 방지하기 위한 제15 PMOS 트랜지스터(T15)를 더 구비한다. 이를 위하여 제15 PMOS 트랜지스터(T15)는 부극성전압(VNEG) 입력라인과 제10 PMOS 트랜지스터(T10)의 소스단자와 사이에 다이오드형으로 접속된다.

이러한 구성을 가지는 제1 스테이지(ST1)와 제1 레벨 쉬프터(LS1)의 동작과정을 도 9에 도시된 구동파형과 결부하면 설명하면 다음과 같다.

T1 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면 제1 및 제2 PMOS 트랜지스터(T1, T2)가 턴-온되어 Q노드에는 약 2V 정도의 전압이 충전된다. 이에 따라, Q노드에 게이트단자가 접속된 제6 및 9 PMOS 트랜지스터(T6, T9)가 서서히 턴-온된다. 아울러, 하이상태의 스타트펄스(SP)에 의해 제5 PMOS 트랜지스터(T5)가 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 10V의 전압이 QB노드에 충전된다. 이에 따라, QB노드에 게이트단자가 접속된 제3 및 제7 PMOS 트랜지스터(T3, T7)가 턴-오프된다. 이 결과, 턴-온된 제6 PMOS 트랜지스터(T6)를 통해 로우상태를 유지하는 제1 클럭신호(C1)의 전압 10V가 제1 스테이지(ST1)의 출력라인에 공급되어 출력라인은 로우상태(10V)로 충전된다. 제14 PMOS 트랜지스터(T14)는 하이상태의 제4 클럭신호(C4)에 의해 턴-온되어 제10 PMOS 트랜지스터(T10)가 QL노드의 프리차징으로 턴-온되더라도 제1 레벨 쉬프터(LS1)의 출력라인이 10V를 유지하게 한다.

T2 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면 제6 PMOS 트랜지스터의 게이트와 소오스 사이에 형성된 내부 캐패시터(Cgs)와 제1 캐패시터(CQ)의 영향으로 부트스트래핑(Bootstrapping) 현상이 발생하여 Q노드는 -7V 정도까지 전압을 충전하게 되어 확실한 하이상태가 된다. 이에 따라, 제6 PMOS트랜지스터(T6)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이전압(0V)이 쉬프트 레지스터(60)의 출력라인에 빠르게 충전되어 제1 스테이지(ST1)의 출력라인은 0V의 하이상태가 된다. 아울러, 제9 PMOS 트랜지스터(T9)도 확실하게 턴-온되어 턴-온된 제10 PMOS 트랜지스터(T10)를 경유하여 -8V의 부극성전압(VNEG)이 제1 레벨 쉬프터(LS1)의 출력라인에 충전되게 한다.

한편, QL노드의 전압은 PMOS 트랜지스터의 문턱전압(Vth)에 큰 의존성을 가지게 된다. 이에 따라, 문턱전압(Vth)의 차이로 인해 제1 레벨 쉬프터(LS1)의 출 력라인에 충전된 하이상태의 전압이 왜곡되는 경우가 발생할 수도 있다. 상세히 하면, Q노드가 부트스트래핑 현상으로 약 -7V정도까지 상승할 때 턴-온된 제9 PMOS 트랜지스터(T9)의 기생캐패시터(Cgs)와 제3 캐패시터(CQL)에 의해 QL노드에도 부트스트래핑 현상이 발생하여 약 -18V정도까지 전압이 상승한다. 여기서, PMOS 트랜지스터의 문턱전압(Vth)가 -3V인 경우 제9 PMOS 트랜지스터(T9)는 Vgs = 1V, Vds = -10V의 조건으로 턴-오프 상태가 됨으로써 QL노드에 걸린 -18V의 전압은 홀딩되어 턴-온된 제10 PMOS 트랜지스터(T10)를 통해 제1 레벨 쉬프터(LS1)의 출력라인에 공급되는 -8V의 전압은 왜곡없이 유지될 수 있게 된다. 반면에, PMOS 트랜지스터의 문턱전압(Vth)가 -1V인 경우 QL노드에 걸린 -18V의 전압이 제9 PMOS 트랜지스터(T9)의 누설전류에 의해 -8V 쪽으로 방전됨에 따라 제1 레벨 쉬프터(LS1)의 출력라인 상의 전압이 약 -6.9V까지 떨어지는 전압왜곡현상이 발생한다. 이러한 제9 PMOS 트랜지스터(T9)의 누설전류를 차단하기 위하여 부극성전압(VNEG) 입력라인과 제9 PMOS 트랜지스터(T9) 사이에 다이오드 형태로 제15 PMOS 트랜지스터(T15)를 더 삽입한다.

T3 기간에서 제1 클럭신호(C1)이 로우상태가 되고 제2 클럭신호(C2)가 하이상태가 되면 Q노드의 전압은 다시 약 2V정도로 떨어지고 턴-온된 제6 PMOS 트랜지스터(T6)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압(10V)이 제1 스테이지(ST1)의 출력라인에 충전된다. 아울러, 하이상태의 제2 클럭신호(C2)에 의해 제8 PMOS 트랜지스터(T8)가 턴-온되어 QL노드에는 약 7.2V 정도의 전압이 충전되어 제10 PMOS 트랜지스터(T10)가 턴-오프된다. 동시에, 하이상태의 제2 클럭 신호(C2)에 의해 제11 PMOS 트랜지스터(T11)가 턴-온되어 제1 공급전압(VSS)인 약 10V의 전압이 제1 레벨 쉬프터(LS1)의 출력라인에 충전된다.

T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면 제4 PMOS 트랜지스터(T4)가 턴-온되어 제2 공급전압(VDD)인 0V가 QB노드에 충전됨으로써 제3, 제7, 제13 PMOS 트랜지스터(T3, T7, T13)가 턴-온된다. 턴-온된 제3 PMOS 트랜지스터(T3)를 경유하여 Q노드에 충전된 약 2V의 전압은 10V로 방전하게 되고, 턴-온된 제7 PMOS 트랜지스터(T7)을 경유하여 쉬프트 레지스터(60)의 출력라인은 10V를 유지하게 된다. 그리고, 턴-온된 제13 PMOS 트랜지스터(T13)에 의해 제1 레벨 쉬프터(LS1) 출력라인은 로우상태 전압(10V)을 유지하게 된다.

T5 기간에서 제4 클럭신호가 하이상태가 되면 제2 PMOS 트랜지스터(T2)가 턴-온된다. 그러나, 제1 및 제5 PMOS 트랜지스터(T2, T5)는 턴-오프 상태를 유지하므로 QB노드는 0V를 유지하게 된다. 따라서, 제3, 제7, 제12 PMOS 트랜지스터(T3, T7, T12)은 계속 턴-온 상태를 유지하므로 제1 스테이지(ST1)와 제1 레벨 쉬프터(LS1)의 출력라인은 로우상태(10V)를 유지한다.

이와 같이, 본 발명에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터는 10V 이하의 스윙전압을 가지는 클럭신호 및 스타트펄스를 이용하여 10V 이상의 스윙전압을 가지는 쉬프트 신호를 출력하게 된다. 특히, 본 발명에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터는 PMOS 트랜지스터들만을 이용하여 최저전압을 부극성 방향으로 레벨다운시킬 수 있게 된다. 이러한 레벨 쉬프터를 내장한 쉬프트 레지스터는 EL(Electro Luminesence) 표시장치 또는 도 11에 도시된 액정표시장치의 게이트(스캔) 드라이버 및 데이터 드라이버에 적용된다.

여기서, 레벨 쉬프터를 내장한 쉬프트 레지스터가 데이터 드라이버에 적용되는 경우 보다 빠른 속도의 회로동작이 요구된다. 그런데, 레벨 쉬프터(LS)의 폴링타임 특성이 좋지 않은 경우 오버랩(Overlap) 구동을 위해 레벨 쉬프터(LS)에 포함되는 제8 및 제11 PMOS 트랜지스터(T8, T11)에 제2 클럭신호(C2) 대신 제3 클럭신호(C3)가 입력되게 한다. 상세히 하면, 전술한 바와 같이 제2 클럭신호(C2)가 제8 및 제11 PMOS 트랜지스터(T8, T11)에 입력되는 경우 T3 기간에서 하이상태의 제2 클럭신호(C2)에 의해 제8 및 제11 PMOS 트랜지스터(T8, T11)가 턴-온되어 레벨 쉬프터(LS)의 출력라인이 10V의 로우상태로 충전된다. 반면에, 제3 클럭신호(C3)가 제8 및 제11 PMOS 트랜지스터(T8, T11)에 입력되는 경우 T3 기간에서는 로우상태의 제2 클럭신호(C3)에 의해 제8 및 제11 PMOS 트랜지스터(T8, T11)가 턴-오프되어 레벨쉬프터의 출력라인이 -8V의 하이상태를 유지하고 그 다음, T4 기간에서 하이상태의 제3 클럭신호(C3)에 의해 제8 및 제11 PMOS 트랜지스터(T8, T11)가 턴-온되어 레벨 쉬프터(LS)의 출력라인이 10V의 로우상태로 충전된다. 이에 따라, 레벨쉬프터는 T3과 T4 기간에 걸쳐 하이상태를 유지하게 한다. 여기서, 폴링특성이 좋지 않아 사용이 불가능한 T3기간에서의 출력파형은 이전단과 레벨 쉬프터(LS)의 출력파형과 오버랩되게 하여 사용되지 않고, 안정된 하이상태를 유지하는 T4 기간에서의 출력파형이 샘플링신호로 이용된다.

도 11은 본 발명의 실시 예에 따른 폴리실리콘형 액정표시장치의 구성을 개략적으로 도시한다. 도 4의 액정표시장치는 화상표시부(39), 데이터 쉬프트 레지 스터(51), 게이트 쉬프트 레지스터(53), 그리고 샘플링 스위치 어레이(35)가 형성된 액정패널(30)과, 제어회로 및 데이터 드라이브 IC가 집적화된 제어칩(42)이 실장된 PCB(40)와, 액정패널(30)과 PCB(40)를 전기적으로 접속시키는 FPC 필름(44)을 구비한다.

액정패널(30)에 포함되는 화상표시부(39), 데이터 쉬프트 레지스터(51), 샘플링 스위치 어레이(35), 게이트 쉬프트 레지스터(53)는 동일공정으로 형성된다. 특히, 액정패널(30)에 포함되는 박막트랜지스터들은 NMOS 또는 PMOS의 박막트랜지스터만으로 구성되어 CMOS 박막트랜지스터로 구성되는 경우보다 공정수를 줄이고 신뢰성을 향상시켜 제조단가를 절감할 수 있게 된다.

화상표시부(39)에는 액정셀들(LC)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(LC) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리실리콘을 이용한 박막트랜지스터(TFT)를 포함한다. 박막트랜지스터(TFT)가 아몰퍼스실리콘 보다 전하이동도가 100배 정도 빠른 폴리실리콘을 이용함에 따라 액정셀들(LC)은 점순차 방식으로 구동된다. 게이트라인들(GL)은 게이트 쉬프트 레지스터(53)를 통해 스캔펄스를 공급받는다. 데이터라인들(DL)은 샘플링스위치 어레이(35)를 통해 비디오신호를 공급받는다.

게이트 쉬프트 레지스터(53)는 전술한 바와 같이 다수의 스테이지들로 구성되는 쉬프트 스테이지 어레이(36)와, 스테이지들과 게이트라인들(GL) 각각의 사이에 접속된 레벨 쉬프터들로 구성된 레벨 쉬프터 어레이(38)를 구비한다.

쉬프트 스테이지 어레이(36)의 스테이지들은 제어칩(42)로부터의 스타트 펄 스(SP)를 쉬프트시켜 레벨 쉬프터들에 순차적으로 쉬프트 펄스를 공급한다.

레벨 쉬프터 어레이(38)의 레벨 쉬프터들은 스테이지로부터의 쉬프트 펄스를 그의 스윙전압을 증대시켜 게이트라인들(GL) 각각에 스캔 펄스로 공급한다. 예를 들면, 레벨 쉬프터 어레이(38)는 쉬프트 스테이지 어레이(36)에서 10V 이하의 스윙전압을 가지고 입력되는 쉬프트 신호를, 부극성 전압을 포함하여 10V 이상의 스윙폭을 가지게끔 레벨 쉬프팅하여 스캔 펄스로 출력한다.

데이터 쉬프트 레지스터(51)는 전술한 바와 같이 다수의 스테이지들로 구성되는 쉬프트 스테이지 어레이(31)와, 스테이지들과 샘플링 스위치 어레이(35)의 샘플링 스위치들 각각의 사이에 접속된 레벨 쉬프터들로 구성된 레벨 쉬프터 어레이(33)를 구비한다.

쉬프트 스테이지 어레이(31)의 스테이지들은 제어칩(42)로부터의 스타트 펄스(SP)를 쉬프트시켜 레벨 쉬프터들에 순차적으로 쉬프트 펄스를 공급한다.

레벨 쉬프터 어레이(33)의 레벨 쉬프터들은 스테이지로부터의 쉬프트 펄스를 그의 스윙전압을 증대시켜 샘플링 스위치들 각각에 샘플링 신호로 공급한다. 예를 들면, 레벨 쉬프터 어레이(33)는 쉬프트 스테이지 어레이(31)에서 10V 이하의 스윙전압을 가지고 입력되는 쉬프트 신호를, 부극성 전압을 포함하여 10V 이상의 스윙폭을 가지게끔 레벨 쉬프팅하여 샘플링 신호로 출력한다.

샘플링 스위치 어레이(35)는 데이터라인들(DL)에 출력단이 각각 접속되고 데이터 쉬프트 레지스터(51)로부터 입력되는 샘플링신호에 의해 구동되는 다수의 샘플링 스위치들(도시하지 않음)로 구성된다. 샘플링 스위치들은 샘플링신호에 응답 하여 제어칩(42)으로부터 입력되는 비디오신호를 순차적으로 샘플링하여 데이터라인들(DL)에 공급한다.

제어칩(42)에 포함되는 제어회로(도시하지 않음)는 외부로부터 자신에게 공급되는 비디오데이터를 데이터 구동 IC로 전송함과 아울러 FPC 필름(44)를 통해 데이터 쉬프트 레지스터(51) 및 게이트 쉬프트 레지스터(53)에 필요한 구동제어신호들을 제공한다. 여기서, 제어칩(42)에서 데이터 쉬프트 레지스터(51) 및 게이트 쉬프트 레지스터(53)에 공급하는 클럭신호들은 10V 이하의 스윙전압을 가지게 되므로 소비전력을 줄일 수 있게 된다. 데이터 구동 IC(도시하지 않음)는 제어회로로부터 입력된 비디오데이터를 아날로그신호로 변환하여 FPC 필름(44)을 통해 샘플링 스위치 어레이(35)로 공급한다.

상술한 바와 같이, 본 발명에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터는 폴리 실리콘을 이용한 동일타입의 박막트랜지스터들만을 이용하여 레벨 쉬프터를 내장할 수 있게 된다. 특히, 본 발명에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터는 폴리 실리콘을 이용한 동일타입의 박막트랜지스터들만을 이용하여 입력신호의 최저 전압레벨을 부극성 방향으로 레벨 다운시켜 쉬프트 신호로 출력할 수 있게 된다. 이에 따라, 쉬프트 레지스터에 공급되는 클럭신호들 및 스타트펄스의 스윙폭을 줄여 소비전력을 절감할 수 있게 된다.

그리고, 본 발명에 따른 레벨 쉬프터를 내장한 쉬프트 레지스터는 폴리 실리 콘을 이용하는 EL 표시장치 또는 액정표시장치의 표시패널의 게이트(스캔) 드라이버 및 데이터 드라이버에 적용되고, 이 경우 화소 매트릭스와 동일한 공정으로 형성되어 표시패널에 내장될 수 있게 된다. 이렇게 레벨 쉬프터를 내장한 쉬프트 레지스터가 표시패널에 내장되는 경우 그 표시패널로 공급되는 클럭신호들 및 스타트펄스의 스윙폭을 줄일 수 있게 되므로 소비전력을 절감할 수 있게 된다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims

종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하며 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호 중 3개의 클럭신호를 입력받는 다수의 스테이지들과; 및

상기 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅하고 상기 쉬프트 펄스의 최저 전압레벨을 부극성 전압으로 다운시켜 출력하는 다수의 레벨 쉬프터들을 구비하고,

상기 스테이지들 각각은 제1 및 제2 노드의 전압에 따라 상기 제1 클럭신호 및 제1 공급전압 중 어느 하나를 출력하기 위한 출력 버퍼부와, 스타트 펄스에 따라 상기 제1 노드를 제어하는 제1 제어부 및 상기 스타트 펄스 및 제2 클럭신호에 따라 상기 제2 노드를 제어하며 상기 제2 노드에 제2 공급전압을 제공하는 입력라인과 연결된 제2 제어부를 구비하고,

상기 레벨 쉬프터들 각각은 상기 레벨 쉬프터들 각각은 상기 제1 노드 및 상기 제4 클럭신호에 따라 제3 노드를 제어하기 위한 제3 제어부와, 상기 제3 노드의 전압에 따라 상기 제1 공급전압 및 제3 공급전압 중 어느 하나의 전압을 선택하여 출력하기 위한 출력부를 구비하고,

상기 스테이지들과 레벨 쉬프터들은 P채널의 박막트랜지스터들로만 구성되는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
삭제
삭제
삭제
삭제
제 1 항에 있어서,

상기 제1 제어부는

상기 스타트 펄스 및 상기 제1 노드 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제1 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 6 항에 있어서,

상기 제1 제어부는

상기 제1 트랜지스터의 출력단자와 상기 제1 노드 사이의 도전통로와, 그 도전통로를 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제2 트랜지스터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 7 항에 있어서,

상기 제1 제어부는

상기 제1 노드와 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제3 트랜지스터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 8 항에 있어서,

상기 제2 제어부는

제2 공급전압 입력라인과 상기 제2 노드 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제4 트랜지스터와;

상기 제2 노드와 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제5 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 9 항에 있어서,

상기 출력 버퍼부는

상기 제1 클럭신호 입력라인과 상기 스테이지의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제6 트랜지스터와;

상기 스테이지의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제7 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 10 항에 있어서,

상기 출력 버퍼부는

상기 제6 트랜지스터의 제어전극과 상기 스테이지의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제1 캐패시터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
삭제
제 1 항에 있어서,

상기 제3 제어부는

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와;

상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 13 항에 있어서,

상기 출력부는

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와;

상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 14 항에 있어서,

상기 레벨 쉬프터는

외부 노이즈에 의해 상기 레벨 쉬프터의 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 출력라인과 상기 제1 공급전압 입력사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제12 트랜지스터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프터 레지스터.
제 15 항에 있어서,

상기 레벨 쉬프터는

상기 제3 노드가 플로팅되는 경우 제10 트랜지스터의 누설전류에 의해 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 노드와 상기 레벨 쉬프터 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제13 트랜지스터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 16 항에 있어서,

상기 레벨 쉬프터는

상기 스타트펄스가 입력되는 구간에서 상기 제1 노드의 전압에 따라 턴-온된 제9 트랜지스터에 의해 상기 제10 트랜지스터가 턴-온되어 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제14 트랜지스터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 17 항에 있어서,

상기 레벨 쉬프터는

상기 제9 트랜지스터의 누설전류에 의한 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 공급전압 입력라인과 상기 제9 트랜지스터의 입력라인 사이의 도전통로와, 그 도전통로를 제3 공급전압에 따라 제어하는 제어전극을 가지는 제15 트랜지스터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 17 항에 있어서,

상기 출력부는

상기 제10 트랜지스터의 제어전극과 상기 레벨 쉬프터의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제2 캐패시터를 추가로 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 1 항에 있어서,

상기 제1 내지 제3 공급전압은 제3, 제2, 제1 순으로 전압레벨이 작은 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터 회로.
제 1 항에 있어서,

상기 제1 내지 제4 클럭신호는 제1, 제4, 제2, 제3 순으로 한 클럭만큼씩 위상지연된 클럭신호이고,

상기 제3 클럭신호는 상기 스타트 펄스와 동위상을 갖는 클럭신호인 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터 회로.
제 21 항에 있어서,

상기 제3 제어부는,

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와; 상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하고;

상기 출력부는,

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와; 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
제 22 항에 있어서,

상기 레벨 쉬프터로부터의 출력 펄스는 이전단 레벨 쉬프터의 출력 펄스와 부분적으로 오버랩되는 것을 특징으로 하는 레벨 쉬프터를 내장한 쉬프트 레지스터.
표시패널의 스캔라인들에 스캔펄스를 공급하기 위한 스캔 드라이버에 있어서,

종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하며 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호 중 3개의 클럭신호를 입력받는 다수의 스테이지들과;

상기 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 상기 스캔펄스로 출력하는 다수의 레벨 쉬프터들을 구비하는 쉬프트 레지스터;를 포함하고,

상기 스테이지들 각각은 제1 및 제2 노드의 전압에 따라 상기 제1 클럭신호 및 제1 공급전압 중 어느 하나를 출력하기 위한 출력 버퍼부와, 스타트 펄스에 따라 상기 제1 노드를 제어하는 제1 제어부 및 상기 스타트 펄스 및 제2 클럭신호에 따라 상기 제2 노드를 제어하며 상기 제2 노드에 제2 공급전압을 제공하는 입력라인과 연결된 제2 제어부를 구비하고,

상기 레벨 쉬프터들 각각은 상기 레벨 쉬프터들 각각은 상기 제1 노드 및 상기 제4 클럭신호에 따라 제3 노드를 제어하기 위한 제3 제어부와, 상기 제3 노드의 전압에 따라 상기 제1 공급전압 및 제3 공급전압 중 어느 하나의 전압을 선택하여 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 24 항에 있어서,

상기 쉬프트 레지스터는 동일타입 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 스캔 드라이버.
제 25 항에 있어서,

상기 쉬프트 레지스터는 P 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 하는 스캔 드라이버.
제 24 항에 있어서,

상기 레벨 쉬프터는

상기 쉬프트 펄스의 최저 전압레벨을 부극성 전압으로 다운시켜 출력하는 것을 특징으로 하는 스캔 드라이버.
삭제
제 24 항에 있어서,

상기 제1 제어부는

상기 스타트 펄스 및 상기 제1 노드 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제1 트랜지스터를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 29 항에 있어서,

상기 제1 제어부는

상기 제1 트랜지스터의 출력단자와 상기 제1 노드 사이의 도전통로와, 그 도전통로를 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제2 트랜지스터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
제 30 항에 있어서,

상기 제1 제어부는

상기 제1 노드와 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제3 트랜지스터를 추가로 구비하는 것을 특징으로 스캔 드라이버.
제 31 항에 있어서,

상기 제2 제어부는

제2 공급전압 입력라인과 상기 제2 노드 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제4 트랜지스터와;

상기 제2 노드와 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제5 트랜지스터를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 32 항에 있어서,

상기 출력 버퍼부는

상기 제1 클럭신호 입력라인과 상기 스테이지의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제6 트랜지스터와;

상기 스테이지의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제7 트랜지스터를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 33 항에 있어서,

상기 출력 버퍼부는

상기 제6 트랜지스터의 제어전극과 상기 스테이지의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제1 캐패시터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
삭제
제 24 항에 있어서,

상기 제3 제어부는

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와;

상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 36 항에 있어서,

상기 출력부는

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와;

상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 37 항에 있어서,

상기 레벨 쉬프터는

외부 노이즈에 의해 상기 레벨 쉬프터의 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 출력라인과 상기 제1 공급전압 입력사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제12 트랜지스터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
제 38 항에 있어서,

상기 레벨 쉬프터는

상기 제3 노드가 플로팅되는 경우 제10 트랜지스터의 누설전류에 의해 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 노드와 상기 레벨 쉬프터 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제13 트랜지스터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
제 39 항에 있어서,

상기 레벨 쉬프터는

상기 스타트펄스가 입력되는 구간에서 상기 제1 노드의 전압에 따라 턴-온된 제9 트랜지스터에 의해 상기 제10 트랜지스터가 턴-온되어 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제3 클럭신호 에 따라 제어하는 제어전극을 가지는 제14 트랜지스터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
제 40 항에 있어서,

상기 레벨 쉬프터는

상기 제9 트랜지스터의 누설전류에 의한 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 공급전압 입력라인과 상기 제9 트랜지스터의 입력라인 사이의 도전통로와, 그 도전통로를 제3 공급전압에 따라 제어하는 제어전극을 가지는 제15 트랜지스터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
제 37 항에 있어서,

상기 출력부는

상기 제10 트랜지스터의 제어전극과 상기 레벨 쉬프터의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제2 캐패시터를 추가로 구비하는 것을 특징으로 하는 스캔 드라이버.
제 24 항에 있어서,

상기 제1 내지 제3 공급전압은 제3, 제2, 제1 순으로 전압레벨이 작은 것을 특징으로 하는 스캔 드라이버.
제 24 항에 있어서,

상기 제1 내지 제4 클럭신호는 제1, 제4, 제2, 제3 순으로 한 클럭만큼씩 위상지연된 클럭신호이고,

상기 제3 클럭신호는 상기 스타트 펄스와 동위상을 갖는 클럭신호인 것을 특징으로 하는 스캔 드라이버.
제 44 항에 있어서,

상기 제3 제어부는,

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와; 상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하고;

상기 출력부는,

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와; 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 스캔 드라이버.
제 45 항에 있어서,

상기 레벨 쉬프터로부터의 출력 펄스는 이전단 레벨 쉬프터의 출력 펄스와 부분적으로 오버랩되는 것을 특징으로 하는 스캔 드라이버.
표시패널의 데이터라인들에 비디오신호를 공급하기 위한 데이터 드라이버에 있어서,

입력 샘플링신호에 응답하여 상기 비디오신호를 샘플링하여 출력하기 위한 샘플링 스위치 어레이와;

종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하며 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호 중 3개의 클럭신호를 입력받는 다수의 스테이지들과; 상기 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 상기 샘플링신호로 출력하는 다수의 레벨 쉬프터들을 포함하는 쉬프트 레지스터;를 포함하고,

상기 스테이지들 각각은 제1 및 제2 노드의 전압에 따라 상기 제1 클럭신호 및 제1 공급전압 중 어느 하나를 출력하기 위한 출력 버퍼부와, 스타트 펄스에 따라 상기 제1 노드를 제어하는 제1 제어부 및 상기 스타트 펄스 및 제2 클럭신호에 따라 상기 제2 노드를 제어하며 상기 제2 노드에 제2 공급전압을 제공하는 입력라인과 연결된 제2 제어부를 구비하고,

상기 레벨 쉬프터들 각각은 상기 레벨 쉬프터들 각각은 상기 제1 노드 및 상기 제4 클럭신호에 따라 제3 노드를 제어하기 위한 제3 제어부와, 상기 제3 노드의 전압에 따라 상기 제1 공급전압 및 제3 공급전압 중 어느 하나의 전압을 선택하여 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 데이터 드라이버.
제 47 항에 있어서,

상기 쉬프트 레지스터는 동일타입 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 데이터 드라이버.
제 48 항에 있어서,

상기 쉬프트 레지스터는 P 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 하는 데이터 드라이버.
제 47 항에 있어서,

상기 레벨 쉬프터는

상기 쉬프트 펄스의 최저 전압레벨을 부극성 전압으로 다운시켜 출력하는 것을 특징으로 하는 데이터 드라이버.
삭제
제 47 항에 있어서,

상기 제1 제어부는

상기 스타트 펄스 및 상기 제1 노드 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제1 트랜지스터를 구비하는 것을 특징으로 하는 데이터 드라이버.
제 52 항에 있어서,

상기 제1 제어부는

상기 제1 트랜지스터의 출력단자와 상기 제1 노드 사이의 도전통로와, 그 도전통로를 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제2 트랜지스터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 53 항에 있어서,

상기 제1 제어부는

상기 제1 노드와 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제3 트랜지스터를 추가로 구비하는 것을 특징으로 데이터 드라이버.
제 54 항에 있어서,

상기 제2 제어부는

제2 공급전압 입력라인과 상기 제2 노드 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제4 트랜지스터와;

상기 제2 노드와 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제5 트랜지스터를 구비 하는 것을 특징으로 하는 데이터 드라이버.
제 55 항에 있어서,

상기 출력 버퍼부는

상기 제1 클럭신호 입력라인과 상기 스테이지의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제6 트랜지스터와;

상기 스테이지의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제7 트랜지스터를 구비하는 것을 특징으로 하는 데이터 드라이버.
제 56 항에 있어서,

상기 출력 버퍼부는

상기 제6 트랜지스터의 제어전극과 상기 스테이지의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제1 캐패시터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
삭제
제 47 항에 있어서,

상기 제3 제어부는

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와;

상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하는 것을 특징으로 하는 데이터 드라이버.
제 59 항에 있어서,

상기 출력부는

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와;

상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 데이터 드라이버.
제 60 항에 있어서,

상기 레벨 쉬프터는

외부 노이즈에 의해 상기 레벨 쉬프터의 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 출력라인과 상기 제1 공급전압 입력사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제12 트랜지스터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 61 항에 있어서,

상기 레벨 쉬프터는

상기 제3 노드가 플로팅되는 경우 제10 트랜지스터의 누설전류에 의해 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 노드와 상기 레벨 쉬프터 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제13 트랜지스터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 62 항에 있어서,

상기 레벨 쉬프터는

상기 스타트펄스가 입력되는 구간에서 상기 제1 노드의 전압에 따라 턴-온된 제9 트랜지스터에 의해 상기 제10 트랜지스터가 턴-온되어 상기 레벨 쉬프터 출력 라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제14 트랜지스터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 63 항에 있어서,

상기 레벨 쉬프터는

상기 제9 트랜지스터의 누설전류에 의한 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 공급전압 입력라인과 상기 제9 트랜지스터의 입력라인 사이의 도전통로와, 그 도전통로를 제3 공급전압에 따라 제어하는 제어전극을 가지는 제15 트랜지스터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 60 항에 있어서,

상기 출력부는

상기 제10 트랜지스터의 제어전극과 상기 레벨 쉬프터의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제2 캐패시터를 추가로 구비하는 것을 특징으로 하는 데이터 드라이버.
제 47 항에 있어서,

상기 제1 내지 제3 공급전압은 제3, 제2, 제1 순으로 전압레벨이 작은 것을 특징으로 하는 데이터 드라이버.
제 47 항에 있어서,

상기 제1 내지 제4 클럭신호는 제1, 제4, 제2, 제3 순으로 한 클럭만큼씩 위상지연된 클럭신호이고,

상기 제3 클럭신호는 상기 스타트 펄스와 동위상을 갖는 클럭신호인 것을 특징으로 하는 데이터 드라이버.
제 67 항에 있어서,

상기 제3 제어부는,

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와; 상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하고;

상기 출력부는,

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와; 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 데이터 드라이버.
제 68 항에 있어서,

상기 레벨 쉬프터로부터의 출력 펄스는 이전단 레벨 쉬프터의 출력 펄스와 부분적으로 오버랩되는 것을 특징으로 하는 데이터 드라이버.
화상표시를 위한 액정셀 매트릭스를 구비하는 액정패널과;

종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하며 순차적으로 위상이 지연되는 제1 내지 제4 클럭신호 중 3개의 클럭신호를 입력받는 다수의 제1 스테이지들과, 상기 제1 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 상기 스캔펄스로 출력하는 다수의 제1 레벨 쉬프터들을 포함하는 제1 쉬프트 레지스터로 구성되며 상기 액정패널의 스캔라인들에 스캔펄스를 공급하기 위한 스캔 드라이버와;

입력 샘플링신호에 응답하여 상기 비디오신호를 샘플링하여 출력하기 위한 샘플링 스위치 어레이와, 종속적으로 접속되고 입력단자를 통해 입력되는 스타트 펄스를 쉬프트시켜 순차적으로 쉬프트 펄스를 출력하며 상기 제1 내지 제4 클럭신호 중 3개의 클럭신호를 입력받는 다수의 제2 스테이지들과, 상기 제2 스테이지들 각각으로부터 공급되는 쉬프트 펄스의 전압레벨을 레벨 쉬프팅시켜 상기 샘플링신호로 출력하는 다수의 제2 레벨 쉬프터들을 포함하는 제2 쉬프트 레지스터로 구성되며 상기 액정패널의 데이터라인들에 비디오 신호를 공급하기 위한 데이터 드라이버를 포함하고,

상기 제1 및 제2 스테이지 각각은 제1 및 제2 노드의 전압에 따라 상기 제1 클럭신호 및 제1 공급전압 중 어느 하나를 출력하기 위한 출력 버퍼부와, 스타트 펄스에 따라 상기 제1 노드를 제어하는 제1 제어부 및 상기 스타트 펄스 및 제2 클럭신호에 따라 상기 제2 노드를 제어하며 상기 제2 노드에 제2 공급전압을 제공하는 입력라인과 연결된 제2 제어부를 구비하고,

상기 제1 및 제2 레벨 쉬프터 각각은 상기 레벨 쉬프터들 각각은 상기 제1 노드 및 상기 제4 클럭신호에 따라 제3 노드를 제어하기 위한 제3 제어부와, 상기 제3 노드의 전압에 따라 상기 제1 공급전압 및 제3 공급전압 중 어느 하나의 전압을 선택하여 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 액정표시장치.
제 70 항에 있어서,

상기 제1 및 제2 쉬프트 레지스터는 동일타입 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 하는 액정표시장치.
제 71 항에 있어서,

상기 제1 및 제2 쉬프트 레지스터는 P 채널의 박막트랜지스터들로만 구성되는 것을 특징으로 하는 액정표시장치.
제 70 항에 있어서,

상기 제1 및 제2 레벨 쉬프터는

상기 쉬프트 펄스의 최저 전압레벨을 부극성 전압으로 다운시켜 출력하는 것을 특징으로 하는 액정표시장치.
삭제
제 70 항에 있어서,

상기 제1 제어부는

상기 스타트 펄스 및 상기 제1 노드 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제1 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
제 75 항에 있어서,

상기 제1 제어부는

상기 제1 트랜지스터의 출력단자와 상기 제1 노드 사이의 도전통로와, 그 도전통로를 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제2 트랜지스터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 76 항에 있어서,

상기 제1 제어부는

상기 제1 노드와 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제3 트랜지스터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 77 항에 있어서,

상기 제2 제어부는

제2 공급전압 입력라인과 상기 제2 노드 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제4 트랜지스터와;

상기 제2 노드와 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 스타트 펄스에 따라 제어하는 제어전극을 가지는 제5 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
제 78 항에 있어서,

상기 출력 버퍼부는

상기 제1 클럭신호 입력라인과 상기 스테이지의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제6 트랜지스터와;

상기 스테이지의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제7 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
제 79 항에 있어서,

상기 출력 버퍼부는

상기 제6 트랜지스터의 제어전극과 상기 스테이지의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제1 캐패시터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
삭제
제 70 항에 있어서,

상기 제3 제어부는

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와;

상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
제 82 항에 있어서,

상기 출력부는

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와;

상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제4 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
제 83 항에 있어서,

상기 레벨 쉬프터는

외부 노이즈에 의해 상기 레벨 쉬프터의 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 출력라인과 상기 제1 공급전압 입력사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제12 트랜지스터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 84 항에 있어서,

상기 레벨 쉬프터는

상기 제3 노드가 플로팅되는 경우 제10 트랜지스터의 누설전류에 의해 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 노드와 상기 레벨 쉬프터 사이의 도전통로와, 그 도전통로를 상기 제2 노드의 전압에 따라 제어하는 제어전극을 가지는 제13 트랜지스터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 85 항에 있어서,

상기 레벨 쉬프터는

상기 스타트펄스가 입력되는 구간에서 상기 제1 노드의 전압에 따라 턴-온된 제9 트랜지스터에 의해 상기 제10 트랜지스터가 턴-온되어 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제3 클럭신호에 따라 제어하는 제어전극을 가지는 제14 트랜지스터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 86 항에 있어서,

상기 레벨 쉬프터는

상기 제9 트랜지스터의 누설전류에 의한 상기 레벨 쉬프터 출력라인의 출력전압이 왜곡되는 것을 방지하기 위하여 상기 제3 공급전압 입력라인과 상기 제9 트 랜지스터의 입력라인 사이의 도전통로와, 그 도전통로를 제3 공급전압에 따라 제어하는 제어전극을 가지는 제15 트랜지스터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 83 항에 있어서,

상기 출력부는

상기 제10 트랜지스터의 제어전극과 상기 레벨 쉬프터의 출력라인 사이에 접속되어 그 제어전극의 전압을 부트스트래핑시키기 위한 제2 캐패시터를 추가로 구비하는 것을 특징으로 하는 액정표시장치.
제 70 항에 있어서,

상기 제1 내지 제3 공급전압은 제3, 제2, 제1 순으로 전압레벨이 작은 것을 특징으로 하는 액정표시장치.
제 70 항에 있어서,

상기 제1 내지 제4 클럭신호는 제1, 제4, 제2, 제3 순으로 한 클럭만큼씩 위상지연된 클럭신호이고,

상기 제3 클럭신호는 상기 스타트 펄스와 동위상을 갖는 클럭신호인 것을 특징으로 하는 액정표시장치.
제 90 항에 있어서,

상기 제3 제어부는,

상기 제3 노드와 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제8 트랜지스터와; 상기 제3 공급전압 입력라인과 상기 제3 노드 사이의 도전통로와, 그 도전통로를 상기 제1 노드의 전압에 따라 제어하는 제어전극을 가지는 제9 트랜지스터를 구비하고;

상기 출력부는,

상기 제3 공급전압 입력라인과 상기 레벨 쉬프터의 출력라인 사이의 도전통로와, 그 도전통로를 상기 제3 노드의 전압에 따라 제어하는 제어전극을 가지는 제10 트랜지스터와; 상기 레벨 쉬프터의 출력라인과 상기 제1 공급전압 입력라인 사이의 도전통로와, 그 도전통로를 상기 제2 클럭신호에 따라 제어하는 제어전극을 가지는 제11 트랜지스터를 구비하는 것을 특징으로 하는 액정표시장치.
제 91 항에 있어서,

상기 레벨 쉬프터로부터의 출력 펄스는 이전단 레벨 쉬프터의 출력 펄스와 부분적으로 오버랩되는 것을 특징으로 액정표시장치.
제 70 항에 있어서,

상기 액정패널과 스캔 드라이버 및 데이터 드라이버에 포함되는 박막트랜지 스터는 폴리 실리콘을 반도체층으로 이용하고,

상기 스캔 드라이버와 데이터 드라이버는 상기 액정패널에 내장되는 것을 특징으로 하는 액정표시장치.