KR100886626B1 - 반도체 장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 상기의 문제점을 해결하기위해 제안된 것으로 고집적 반도체 장치에서 3차원 형태의 캐패시터의 하부전극 표면을 고르게 질화처리하여 전극막과 유전체박막사이에 저유전율의 계면산화막 생성을 억제함으로서 캐패시터의 특성이 저하되지 않는 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하는 단계; 리모트 플라즈마를 이용하여 상기 하부전극의 표면을 질화처리하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

반도체, 캐패시터, 열공정, 유전체박막, 티타늄나이트라이드막.

Description

반도체 장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

도1a 및 도1b는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

30 : 기판

31 : 활성영역

32 : 제1 층간절연막

33 : 콘택플러그

34 : 티타늄실리사이드막

35 : 베리어메탈

36 : 캐패시터 형성용 절연막

37 : 캐패시터 형성용 홀

38 : 하부전극

40 : 유전체박막

41 : 상부전극

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.

반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C=ε·As/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나 타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.

그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.

따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta₂O₅, Al₂O₃ , HfO₂, (Ba,Sr)TiO₃(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO₃(이하 PZT라 함), (Pb,La)(Zr,Ti)O₃(이하 PLZT라 함), SrBi2Ta2O₉(이하 SBT라 함), Bi_4-xLa _xTi₃O₁₂(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.

이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는 고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.

일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO₂, IrO₂ 등을 사용하고 있다.

도1a 및 도1b는 종래기술에 의한 반도체 장치의 캐패시터 제조방법을 나타낸 공정단면도로서, 특히 3차원 콘케이브형의 캐패시터 제조방법이다.

도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서 콘택홀을 도전성을 가지는 실리콘막으로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성한다.

이어서 콘택플러그(13)상부의 일정부분을 리세스(recess)시고, 리세스시킨 영역에 티타늄실리사이드막(14)을 형성하고, 그 상부에 베리어메탈(15)을 형성한다. 여기서 티타늄실리사이드막(14)은 하부구조인 실리콘막과 상부구조의 금속막과의 오믹콘택층을 형성하기 위한 막이고, 베리어메탈(15)은 산소의 하부침투방지와 상호물질확산을 방지하기 위한 막으로서 주로 티타늄나이트라이드막을 사용한다.

이어서 캐패시터 형성용 절연막(16)을 캐패시터가 형성될 높이만큼 형성한 다음, 콘택플러그(13)의 상부의 베리어메탈(15)이 노출되도록 캐패시터 형성용 절 연막(14)을 선택적으로 제거하여 캐패시터 형성용 홀(17)을 형성한다.

이어서 도1b에 도시된 바와 같이, 캐패시터 형성용 홀(17)내부에 도전성막으로 하부전극(18)을 형성한다.

여기서 하부전극은 3차원 구조의 캐패시터 제작에 용이하며, 오믹콘택층으 사용되는 티타늄실리사이드와 베리어메탈로 사용하는 티타늄나이트라이드와 동일계열이라는 장점으로 티타늄나이트라이드막을 사용한다.

이어서 하부전극(18)상에 유전체박막(19)을 형성하고, 유전체 박막의 유전특성향상을 위한 열공정을 실시한다. 이전에는 유전체박막으로 실리콘계열의 유전체를 사용하였으나, 반도체 장치가 고집화되면서 일정용량이상의 캐패시턴스를 확보하기 위해 Ta₂O₅막, Al₂O₃막, HfO₂막등의 고유전체를 사용한다.

이어서 유전체 박막(19) 상부에 도전성막을 이용하여 상부전극(20)을 형성한다.

전술한 바와 같이 고집적반도체에서는 캐패시터의 표면적을 높이기위해 하부전극을 3차원형태로 형성하게 되고, 유전체 박막의 스텝커버리지(step coverage)를 확보하기 위해 Ta₂O₅막, Al₂O₃막, HfO₂막등의 유전체 박막을 화학기상증착법 또는 원자층증착법을 이용하여 하부전극(18)상에 형성하게 된다.

그러나 원자층증착법 또는 화학기상증착법을 이용하여 유전체박막(19)을 형성할 때에 유기금속소스(organic metal source)와 함께 H₂O, O₂, O₃등의 산소를 포함한 반응가스를 반응물로 사용하기 때문에 유전체 박막(19)을 형성하는 공정에서 산 소가 하부전극(18)와 유전체 박막(19)의 계면에 침투하게 된다.

이 때 침투된 산소는 후속 열공정에서 하부전극으로 사용된 물질(티타늄타이트라이드와 반응하여 계면산화막(TiO₂)으로 형성되는데, 이 때 형성된 산화막은 그 특성상 높은 누설전류특성을 보이며 상하부 전극사이의 거리를 증가시킴으로 캐패시터의 캐패시턴스를 낮추게 되고, 상변화에 따른 부피변화에 의해 캐패시터 구조의 불안정성 및 전기적 특성열화를 증대시키게 된다.

따라서 이를 해결하기 위해서 유전체 박막을 형성하기 전에, 하부전극 표면을 질화처리하여 후속공정에서 산소가 침투하여 산화막이 생성되는 것을 방지하고 있다.

그러나, 하부전극이 캐패시터 형성용 홀의 내부에 형성되어 있기 때문에, 하부전극 표면 전체에 고르게 질화처리하기가 어렵다.

통상적으로 기판의 상,하부에 고전압을 형성하여 NH₃을 플라즈마 처리로 하여 캐패시터 형성용 홀의 내부에 형성된 하부전극의 전표면을 질화처리하게 되는데, 이 때의 공정에서 사용되는 플라즈마는 그 특성상 직진성을 가지게 되어 캐패시터 형성용 홀의 측벽면에 형성된 하부전극의 표면에는 질화처리가 잘 되지 않는다.

반도체 장치가 고집적화되면서, 캐패시터 형성용 홀의 깊이는 더 깊어지고 폭은 더 좁아지게 되어, 캐패시터 형성용 홀의 하단부 및 측벽면에 형성된 하부전극의 표면에는 고르게 질화처리하기가 더 힘들어진다.

하부전극의 표면상에 질화처리가 되지 않은 부분을 후속 공정에서 저유전율의 산화막이 생성되어 캐패시턴스를 저하시키게 되어 반도체 장치의 동작상의 신뢰성을 저하 시키게된다.

본 발명은 상기의 문제점을 해결하기위해 제안된 것으로 고집적 반도체 장치에서 3차원 형태의 캐패시터의 하부전극 표면을 고르게 질화처리하여 전극막과 유전체박막사이에 저유전율의 계면산화막 생성을 억제함으로서 캐패시터의 특성이 저하되지 않는 캐패시터 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위해 본 발명은 기판상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하는 단계; 리모트 플라즈마를 이용하여 상기 하부전극의 표면을 질화처리하는 단계; 상기 하부전극 상에 유전체 박막을 형성하는 단계; 및 상기 유전체 박막상에 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2d는 본 발명의 바람직한 실시예에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도로서, 특히 콘케이브형 3차원캐패시터의 제조방법을 나타낸다.

먼저 도2a에 도시된 바와 같이, 활성영역(31)이 형성된 반도체기판(30)상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 관통하여 반도체기판(30)의 활성영역(31)과 연결되는 콘택홀을 형성한다. 이어서 도전성을 가지는 실리콘막을 이용하여 콘택홀이 매립되도록한 다음, 화학적기계적 연마등의 공정을 이용하여 평탄화시켜 스토리지 노드 콘택플러그(33)를 형성한다.

이어서 콘택플러그(33)상부의 일정부분을 리세스(recess)시키고, 리세스시킨 영역에 티타늄실리사이드막(34)을 형성하고, 그 상부에 베리어메탈(35)을 형성한다. 베리어메탈(35)은 티타늄나이트라이드막을 이용하여 형성한다.

또한, 층간절연막(32)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1,100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서 캐패시터 형성용 절연막(36)을 캐패시터가 형성될 높이만큼 형성한 다. 여기서 캐패시터 형성용 절연막(36)은 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막, BPSG(Boro-Phospho-Silicate Glass)막, HDP(High density Plasma) 산화막, SOG(Spin On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 HDP(high densigy plasma)를 이용한 산화막등을 사용하거나 열 산화막(Thermal Oxide; 퍼니스에서 600~1100℃사이의 고온으로 실리콘 기판을 산화시켜 형성하는 막)으로 형성할 수 있다.

이어서 콘택플러그(33)의 상부의 베리어베탈(35)가 노출되도록 캐패시터 형성용 절연막(36)을 선택적으로 제거하여 캐패시터 형성용 홀(37)을 형성한다.

이어서 도2b에 도시된 바와 같이, 캐패시터 형성용 홀(37)의 내부에 도전성막으로 하부전극(38)을 50 ~ 500Å 범위의 두께로 형성한다. 하부전극(38)은 원자층증착법 또는 화학기상증착법 공정을 이용하여 도전성 실리콘막이나 이리듐, 루세늄, 이리듐옥사이드, 루세늄옥사이드, 티타늄질화막, 텅스텐, 텅스텐질화막, 백금, 탄탈늄질화막중에서 선택된 하나를 사용하여 형성한다.

이어서 도2c에 도시된 바와 같이, 하부전극(38) 표면에 NH₃ 리모트(remote) 플라즈마(plasma)을 이용하여 질화(39)시킨다. 리모트 플라즈마라고 하는 것을 기판의 상하부에 고전압을 인가하여 플라즈마를 형성시키는 것이 아니고, 다른 장비에서 여기된 플라즈마를 말하여, 리모트 플라즈마는 기판의 상하부에 고전압을 인가하여 생성한 플라즈마보다 직진성이 없고 플라즈마 래디칼들의 농도구배에 따른 확산에 의해 굴곡이 있는 웨이퍼 표면전체에 균일하게 도달하게 됨으로서 캐패시터 형성용 홀의 측벽 전체를 고르게 질화처리할 수 있다.

여기서의 공정조건은 웨이퍼온도는 250 ~ 650℃로 유지하고, 반응가스로 NH₃ 또는 N₂를 50sccm ~ 1000sccm로 사용하고, 반응로의 압력을 0.05Torr ~ 5Torr로 유지한다. 플라즈마를 형성하는 방법은 Microwave, ICP(inductively coupled Plamsa), ECR(Electron Cyclotron Resonance)등의 장비를 사용하여 500 ~ 5000W의 파워를 사용한다.

이어서 도2d에 도시된 바와 같이, 질화된 하부전극(38) 상에 원자층증착법을 이용하여 Ta₂O₅막, Al₂O₃막, Al₂O₃/HfO ₂막, HfO₂막, BST막등의 고유전체 물질이나, PZT막, PLZT막, SBT막, BLT막등 강유전체 물질을 유전체 박막(40) 으로 사용하여 30 ~ 300Å 범위로 형성한다. 유전체 박막(40)은 형성하는 공정은 웨이퍼온도를 250 ~ 500℃로 유지하고, 0.1Torr ~ 5Torr로 유지하고, 반응가스로 O₂, O₃, H₂ O를 사용하여 피딩(feeding)/퍼지(purge)하는 공정을 가지며 이 때 가스플로우(gas flow rate) 비율은 10 ~ 1000sccm 범위로 유지하며 공정을 진행한다.

이어서 도2d에 도시된 바와 같이, 유전체박막(40)상에 상부전극(41)을 형성한다. 상부전극(40)은 Pt, Ir, Ru, RuO₂, IrO₂,TiN의 금속막을 사용하거나 또는 전도성 실리콘막을 사용하여 50 ~ 1000Å 범위로 형성한다.

전술한 바와 같이 공정을 진행하게 되면 3차원 콘케이브구조의 하부전극(38)의 표면 전체-특히 하단부분과 측벽면까지 질화처리를 고르게 하게되면, 후속의 유 전막 증착공정에서 발생하는 하부전극(38)과 유전체 박막(40)의 계면에 산화막 적층을 완전히 억제하여 캐패시터의 캐패시턴스 저하를 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

또한 전술한 실시예에서는 콘케이브형의 캐패시터에 대해서 설명하였으나, 실린더형의 캐패시터에도 적용가능하다.

본 발명에 의해서 전극막과 유전체박막 사이에 계면에 저유전율의 산화막 생성이 억제되어 고 유전율의 케패시터를 신뢰성있게 제조할 수 있다.

Claims (5)

1. 기판상에 캐패시터가 형성될 높이만큼 캐패시터 형성용 절연막을 형성하는 단계;

   캐패시터가 형성될 영역의 상기 캐패시터 형성용 절연막을 선택적으로 제거하여 캐패시터 형성용 홀을 형성하는 단계;

   상기 캐패시터 형성용 홀의 내부에 하부전극을 형성하는 단계;

   리모트 플라즈마를 이용하여 상기 하부전극의 표면을 질화처리하는 단계;

   상기 하부전극 상에 유전체 박막을 형성하는 단계; 및

   상기 유전체 박막상에 상부전극을 형성하는 단계;

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 질화처리하는 단계에서의 공정조건은

   웨이퍼온도는 250 ~ 650℃로 유지하고, 반응가스로는 NH₃ 또는 N₂를 50sccm ~ 1000sccm로 사용하고, 반응로의 압력을 0.05Torr ~ 5Torr로 유지하여 공정을 진행하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 2 항에 있어서,

   상기 플라즈마는 Microwave, ICP 또는 ECR 중에서 선택된 하나의 장비를 사용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 3 항에 있어서,

   상기 플라즈마의는

   500 ~ 5000W의 범위의 파워를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 질화처리된 막의 두께는 1 ~ 50Å범위인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.

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