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KR100883282B1 - Ｅｅｐｒｏｍ - Google Patents

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KR100883282B1
KR100883282B1 KR1020060118147A KR20060118147A KR100883282B1 KR 100883282 B1 KR100883282 B1 KR 100883282B1 KR 1020060118147 A KR1020060118147 A KR 1020060118147A KR 20060118147 A KR20060118147 A KR 20060118147A KR 100883282 B1 KR100883282 B1 KR 100883282B1
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KR
South Korea
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mos transistor
well
diffusion layer
potential
floating gate
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고우지 다나카
Original Assignee
엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

비휘발성 메모리 셀을 가진 EEPROM이 제공된다. 비휘발성 메모리 셀은 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터를 가진다. 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 공동으로 게이트 전극을 가지며, 이 게이트 전극은 주변 회로로부터 전기적으로 분리된 플로팅 게이트이다. 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 동일한 도전성 타입이다.
비휘발성 메모리 셀, EEPROM, 게이트 전극

Description

ＥＥＰＲＯＭ{EEPROM}
도 1 은 종래의 단독 폴리 EEPROM의 구조를 개략적으로 도시하는 단면도;
도 2 는 도 1 에 도시된 단독 폴리 EEPROM에 대한 데이터 프로그래밍 동작을 도시하는 도면;
도 3 은 본 발명의 일 실시형태에 따른 비휘발성 메모리 셀 (EEPROM) 의 구조를 도시하는 평면도;
도 4a 는 도 3 에서의 선 A-A'에 따른 구조를 도시하는 단면도;
도 4b 는 도 3 에서의 선 B-B'에 따른 구조를 도시하는 단면도;
도 4c 는 도 3 에서의 선 C-C'에 따른 구조를 도시하는 단면도;
도 5 는 본 발명에 따른 데이터 삭제 동작 (ERASE) 을 도시하는 개략도;
도 6 은 데이터 삭제 동작시 전자 주입을 도시하는 개략도;
도 7 은 본 발명에 따른 데이터 프로그래밍 동작 (PROGRAM) 을 도시하는 개략도;
도 8 은 데이터 프로그래밍 동작시 홀 (hole) 주입을 도시하는 개략도; 및
도 9 는 본 발명에 따른 데이터 판독 동작 (READ) 을 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
2 : 플로팅 N-웰 11, 21 : P-웰
30 : 폴리 104 : N-웰
본 발명은 비휘발성 메모리에 관한 것이며, 특히, 전기적 소거 및 프로그램 가능 읽기 전용 기억 장치 (EEPROM : Electrically Erasable and Programmable Read Only Memory) 에 관한 것이다.
EEPROM은 전기적으로 데이터를 프로그래밍하고 삭제할 수 있는 비휘발성 메모리로 알려져 있다. "단독 폴리 EEPROM (single poly EEPROM)" 은 적층 게이트를 가진 것이 아니라 단독층 게이트를 가진, EEPROM의 타입이다. 그러한 단독 폴리 EEPROM은, 예를 들어, 다음의 특허 문헌에서 개시되어 있다.
일본 특허 출원 공개 공보 JP-P2000-340773 에서 개시된 EEPROM에서, 반도체 기판의 표면부에 형성된 N+ 확산층은 제어 게이트로 기능한다. N+ 확산층은 반도체 기판 상에 형성된 단독층 게이트 (플로팅 게이트) 에 중첩된다. 단독층 게이트는 또한 반도체 기판내의 터널 영역에 중첩되고, 전하들은 터널 영역으로부터 단독층 게이트로 주입된다. 또한, EEPROM은 단독층 게이트를 게이트 전극으로 사용하는 MOS 트랜지스터를 가진다. 전술한 터널 영역은 MOS 트랜지스터의 소스 또는 드레인의 일부분이다.
일본 특허 출원 공개 공보 JP-P2001-185633 에서 설명된 EEPROM 은 기판에 형성된 제 1 N-웰 (well) 및 제 2 N-웰; 기판 상에 형성된 단독층 게이트 (플로팅 게이트); 및 판독 트랜지스터를 가진다. 제 1 N-웰 및 단독층 게이트는 제 1 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. 제 2 N-웰 및 단독층 게이트는 제 2 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. P-타입 확산층 및 N-타입 확산층은 제 1 및 제 2 N-웰 각각에 형성된다. N-타입 확산층이 단독층 게이트로부터 멀리 형성되는 반면에, P-타입 확산층은 단독층 게이트 주변에 형성된다. 전하들은 제 1 커패시터 또는 제 2 커패시터에서 게이트 절연막을 통하여 단독층 게이트에 주입된다.
미국 특허 No. 6788574에서 개시된 EEPROM은 기판 상에 형성된 제 1 N-웰 및 제 2 N-웰; 기판 상에 형성된 단독층 게이트 (플로팅 게이트); 및 판독 트랜지스터를 가진다. 제 1 N-웰 및 단독층 게이트는 터널링 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. 제 2 N-웰 및 단독층 게이트는 결합 커패시터를 형성하기 위해서 게이트 절연막을 통하여 서로 중첩된다. P-타입 확산층 및 N-타입 확산층은 제 1 및 제 2 N-웰 각각에 형성된다. P-타입 확산 층 및 N-타입 확산층은 각각의 N-웰에 서로 접한다. 전하들은 터널링 커패시터에서 게이트 절연막을 통하여 단독층 게이트에 주입된다.
일본 특허 출원 공개 공보 JP-H06-334190 은 전하들이 터널링 커패시터에서가 아니라 트랜지스터에서 게이트 절연막을 통하여 단독층 게이트로 주입되는 기술을 개시한다.
도 1 은 일본 특허 출원 공개 공보 JP-H06-334190 에서 개시된 EEPROM 셀의 구조를 도시한다. 도 1 에서, N-웰 (104) 은 P-타입 반도체 기판 (101) 에 형 성되고 단독층 폴리실리콘 (플로팅 게이트) (108) 은 게이트 절연막을 통하여 P-타입 반도체 기판 (101) 상에 형성된다. PMOS 트랜지스터가 N-웰 (104) 상에 형성되는 반면에, NMOS 트랜지스터는 P-타입 반도체 기판 (101) 상에 형성된다. 보다 상세하게는, NMOS 트랜지스터는 N+ 확산층들 (소스/드레인) (102a, 102b) 및 게이트 전극 (103) 을 포함한다. 한편, PMOS 트랜지스터는 P+ 확산층들 (소스/드레인) (105a, 105b), N+ 확산층 (106) 및 게이트 전극 (107) 을 포함한다. 전술한 단독층 폴리실리콘 (플로팅 게이트) (108) 은 NMOS 트랜지스터의 게이트 전극 (103) 일 뿐만 아니라 PMOS 트랜지스터의 게이트 전극 (107) 이다.
이렇게 구성된 EEPROM 셀에서, 소정의 전위를 각각의 터미널들 (109, 110 및 111) 에 인가하는 것에 의해서, 전하들은 NMOS 트랜지스터의 게이트 절연막을 통하여 플로팅 게이트 (108) 에 대해서 이동된다. PMOS 트랜지스터는 제어 게이트로써 역할을 한다. 전자들이 플로팅 게이트 (108) 로 주입될 때, 예를 들어, CHE (channel hot electron) 방법이 사용될 수 있다. 한편, 전자들이 플로팅 게이트 (108) 에서 추출될 때, 예를 들어, FN (Fowler-Nordheim) 터널링 방법이 사용될 수 있다.
도 2 는 FN 터널링 방법에 따라 전자들이 플로팅 게이트 (108) 에서 추출되는 경우를 도시한다. 이 경우에, 접지 전위가 터미널 (111) 을 통해서 PMOS 트랜지스터의 N+ 확산층 (106) 및 소스/드레인 (105a, 105b) 에 인가되는 반면에, 높은 전위 (Ve) 가 터미널 (109 및 110) 을 통해서 NMOS 트랜지스터의 소스/드레인 (102a, 102b) 에 인가된다. 따라서, 강한 전계가 게이트 전극 (103) 과 소스/ 드레인 (102a, 102b) 사이에 발생한다. 결과적으로, 전자들은 FN 터널링으로 인해서 게이트 전극 (103) 에서 소스/드레인 (102a, 102b) 로 추출된다.
본 출원의 발명자는 다음의 요점들을 확인한다. 종래의 기술에서 CHE 방법에 따르면, 전자들은 "국부적으로 (locally)", 즉, 도 1 에서 도시된 게이트 전극 (103) 과 P-타입 반도체 기판 (101) 사이에서 게이트 절연막의 일부분을 통하여 플로팅 게이트 (108) 로 주입된다. 또한, 종래의 기술에서 FN 터널링 방법에 따르면, 전자들은, 도 2 에서 도시된 바와 같이, 게이트 전극 (103) 과 소스/드레인 (102) 사이에서 이동한다. 즉, 전자 이동은 게이트 전극 (103) 의 일 단부에서 게이트 절연막의 일부분만을 통하여 "국부적으로" 발생한다. 그러한 국부적 전하 주입 및 추출은 게이트 절연막의 열화를 초래한다. 게이트 절연막의 열화는 메모리 셀의 신뢰도를 감소시킨다.
본 출원의 발명자는 전술한 문제를 고려한다. 도 2 에서, 고전위 (Ve) 가 NMOS 트랜지스터의 소스/드레인 (102) 에 인가되고 접지 전위는 N-웰 (104) 에 인가된다. 여기에서, P-타입 반도체 기판 (101) 이 N-웰 (104)에 접촉하고 따라서 P-타입 반도체 기판 (101) 에 대한 고전위 (Ve)의 인가는 P-N 접합에 순방향 바이어스의 인가를 초래하기 때문에, 고전위 (Ve) 는 P-타입 반도체 기판 (101)에 인가될 수 없다. P-타입 반도체 기판 (101) 은 소스/드레인 (102) 으로부터 전기적으로 분리되어야 하고 기판의 전위는 접지 전위로 설정된다. P-타입 반도체 기판 (101) 및 소스/드레인 (102) 각각에 인가되는 전위들은 접지 전위 및 고전 위 Ve 이기 때문에, 전계는 불균일하게 게이트 절연막에 인가된다. 불균일한 전계는 게이트 절연막의 부분을 통하여 전술한 국부적 전하 이동을 초래한다.
본 발명의 일 태양에서, 비휘발성 메모리 셀을 가진 EEPROM이 제공된다. 비휘발성 메모리 셀은 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터를 가진다. 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 공동으로 게이트 전극을 가지며, 게이트 전극은 주변 회로로부터 전기적으로 분리된 플로팅 게이트이다. 본 발명에 따라, 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터는 동일한 도전성 타입이다.
제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터 모두가 제 1 도전성 타입인 경우에, 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터 각각은 제 2 도전성 타입의 웰 상에 형성된다. 예를 들면, 제 2 MOS 트랜지스터가 기판내의 제 2 도전성 타입의 제 2 웰 상에 형성되는 반면에, 제 1 MOS 트랜지스터는 기판내의 제 2 도전성 타입의 제 1 웰 상에 형성된다. 제 1 웰 및 제 2 웰은 동일한 제 2 도전성 타입이기 때문에, 웰들 사이에는 바이어스에 대한 제약은 없다. 따라서, 소스/드레인 및 웰에 동일한 전위를 인가하는 것이 가능하다.
데이터 프로그래밍 및 삭제시, 예를 들면, 제 1 전위는 제 1 MOS 트랜지스터의 소스/드레인 및 제 1 웰에 인가되고, 제 1 전위와 소정의 전위차만큼 차이가 있는 제 2 전위는 제 2 MOS 트랜지스터의 소스/드레인 및 제 2 웰에 인가된다. 소스/드레인의 전위가 웰의 전위와 동일하기 때문에, 전계는 균일하게 (고르게) 및 대칭적으로 게이트 절연막에 인가된다. 결과적으로, 플로팅 게이트에 대한 전 하 주입 및 추출은 임의의 MOS 트랜지스터들의 게이트 절연막 전체를 통하여 발생한다. 즉, 전술한 게이트 절연막의 부분을 통한 국부적 전하 이동이 차단된다. 따라서, 게이트 절연막의 열화가 억제되고 따라서 메모리 셀의 신뢰도가 개선된다.
본 발명의 EEPROM 및 비휘발성 메모리 셀에 따라, 게이트 절연막의 부분을 통한 국부적 전하 주입 및 추출이 차단된다. 따라서, 게이트 절연막의 열화가 억제되고 따라서 메모리 셀의 신뢰도가 개선된다.
본 발명의 상기 및 다른 목적들, 장점들 및 특징들이 첨부된 도면들에 따른 다음의 설명으로부터 명확해질 것이다.
본 발명은 예시적 실시형태를 참조하여 설명될 것이다. 본 기술분야의 당업자들은 많은 다른 실시형태들이 본 발명의 기술들을 사용하여 달성될 수 있고 본 발명은 설명을 위한 목적으로 예시된 실시형태들에 국한되지 않음을 이해할 것이다.
본 발명의 일 실시형태에 따른 비휘발성 메모리는 첨부된 도면들을 참조하여 이하에서 설명될 것이다. 실시형태에 따른 비휘발성 메모리는 복수의 비휘발성 메모리 셀들을 가진 EEPROM이다.
1. 구조 및 원리
도 3 은 본 실시형태에 따른 비휘발성 메모리 셀 (EEPROM) 의 구조를 도시하는 평면도이다. 도 3 에서 선 A-A', 선 B-B', 및 선 C-C'에 따른 단면 구조가, 각각, 도 4a, 도 4b 및 도 4c 에서 도시된다.
도 3 에서 도시된 바와 같이, 본 실시형태에 따른 비휘발성 메모리 셀은 제 1 MOS 트랜지스터 (10) 및 제 2 MOS 트랜지스터 (20) 을 가진다. 제 1 MOS 트랜지스터 (10) 및 제 2 MOS 트랜지스터 (20) 는 게이트 전극 (30) 을 공동으로 가진다. 여기에서, 용어 "공동으로" 는 각각의 MOS 트랜지스터들의 게이트 전극들의 전위들은 서로 동일하다는 것을 의미한다. 이와 관련하여, 각각의 게이트 전극들의 전위가 동일하게 유지되는 한, 각각의 게이트 전극들은 개별적으로 형성되고 서로 전기적으로 접속될 수도 있다. 바람직하게는, 도 3 에 도시된 바와 같이, 일 게이트 전극 (30) 은 제 1 MOS 트랜지스터 (10) 및 제 2 MOS 트랜지스터 (20) 의 공동 게이트 전극으로써 형성된다.
제 1 MOS 트랜지스터 (10) 는, 예를 들면, N-채널 MOS 트랜지스터이다. 도 4a 에 도시된 바와 같이, 장치 분리 구조 (3) 가 P-타입 기판 (1) 의 표면부의 소정의 영역에 형성된다. 플로팅 N-웰 (2) 은 P-타입 기판 (1) 에 형성되고, P-웰 (11) 은 플로팅 N-웰 (2) 에 형성된다. 제 1 MOS 트랜지스터 (10) 는 P-웰 (11) 상에 형성된다. 보다 명확하게는, 소스/드레인으로써 N+ 확산층 (12) 및 웰 전위를 제공하기 위한 P+ 확산층 (13) 이 P-웰 (11) 에 형성된다. N+ 확산층들 (12) 사이에 샌드위치된 영역 상에, 전술한 게이트 전극 (30) 이 게이트 절연막을 통하여 형성된다. 또한, 도 3 에서 도시된 바와 같이, 컨텍트 ( contact) (14) 가 N+ 확산층 (12) 및 P+ 확산층 (13) 에 접속되도록 형성된다.
제 2 MOS 트랜지스터 (20) 은 또한 N-채널 MOS 트랜지스터이다. 도 4b 에 도시된 바와 같이, 장치 분리 구조 (3) 는 P-타입 기판 (1) 의 표면부의 소정의 영역에 형성된다. 플로팅 N-웰 (2) 은 P-타입 기판 (1) 에 형성되고, P-웰 (21) 은 플로팅 N-웰 (2) 에 형성된다. 제 2 MOS 트랜지스터 (20) 는 P-웰 (21) 에 형성된다. 보다 상세하게는, 소스/드레인으로써 N+ 확산층 (22) 및 웰 전위를 제공하기 위한 P+ 확산층 (23) 은 P-웰 (21) 에 형성된다. N+ 확산층들 (22) 사이에 샌드위치된 영역 상에, 전술한 게이트 전극 (30) 이 게이트 절연막을 통하여 형성된다. 이 영역은, 이하에서 설명되는 바와 같이, 게이트 절연막을 통하여 FN 터널링 전류가 흐르는 터널링 영역 (25) 에 대응한다. 또한, 도 3 에 도시된 바와 같이, 컨텍트 (24) 는 N+ 확산층 (22) 및 P+ 확산층 (23) 에 접속되도록 형성된다.
도 4c 에 도시된 바와 같이, 게이트 전극 (30) 은 P-웰 (11) 및 P-웰 (21) 전체에 걸치도록 형성된다. 바람직하게는, 게이트 전극 (30) 은 단독층 구조를 가지며, 예를 들어, 단독층 폴리실리콘으로 형성된다. 단독층 게이트 전극 (30) 은 절연막으로 둘러싸이며 주변 회로로부터 전기적으로 분리된다. 즉, 단독층 게이트 전극 (30) 은 "플로팅 게이트"로써 역할을 한다.
P-웰 (11) 및 P-웰 (21) 은 플로팅 게이트 (30) 에 용량적으로 결합되며, 그것 중 일부는 "제어 게이트"로써 역할을 한다. 본 실시형태에서, 예를 들면, 제 1 MOS 트랜지스터 (10) 가 형성되는 P웰 (11) 은 제어 게이트로써 기능한다. 한편, 플로팅 게이트 (30) 에 대한 전하 주입 및 추출이 제 2 MOS 트랜지스터 (20) 의 게이트 절연막 (터널 절연막) 을 통하여 터널링 영역 (25) 에서 발생한다.
플로팅 게이트 (30) 에 대한 전하 이동의 원리는 다음과 같다. 제 1 전 위는 도 3 에 도시된 컨텍트 (14) 를 통하여 제 1 MOS 트랜지스터 (10) 의 P-웰 (11) 및 N+ 확산층 (12) 에 인가된다. 또한, 제 2 전위는 컨텍트 (24) 를 통하여 제 2 MOS 트랜지스터 (20) 의 P-웰 및 N+ 확산층 (22) 에 인가된다. 제 2 전위는 소정의 전위차만큼 제 1 전위차와 차이가 있고, 따라서 이러한 소정의 전위차에 대응하는 전위가 플로팅 게이트에 유발된다.
예를 들면, 접지 전위 GND 가 제 2 MOS 트랜지스터 (20) 의 P-웰 (21) 및 N+ 확산층 (22) 에 인가되는 반면에, 전위 (Ve) 는 제 1 MOS 트랜지스터 (10) 의 P-웰 (11) 및 N+ 확산층 (12) 에 인가된다. 제 2 MOS 트랜지스터 (20)의 커패시턴스가 C20 으로 표현되는 반면에, 제 1 MOS 트랜지스터 (10) 의 MOS 커패시턴스 (게이트 커패시턴스) 는 C10 으로 표현된다. 이 경우에서, 용량적 결합으로 인한 플로팅 게이트 (30) 에서 유발된 전위 Vg 는 다음의 식 (1) 로 주어진다.
Vg = C10 / (C10 + C20) * Ve
= (1 / (1 + C20/C10) * Ve 식 (1)
식 (1) 에서, 변수 "C20/C10" 는 "커패시턴스 비율"로 불린다. 플로팅 게이트 (30) 의 전위 (Vg) 와 접지 전위 GND 사이의 전위차 (전압) 가 제 2 MOS 트랜지스터 (20) 의 게이트 절연막에 인가된다. 이 전압에 상응하는 강한 전계로 인해서 FN 터널링이 발생하고 그것에 의해서 제 2 MOS 트랜지스터 (20) 의 게이트 절연막을 통하여 전하가 이동된다. 설계자는 소망치의 전압 Vg를 획득되도록 커패시턴스 비율 C20/C10 및 전위 Ve를 설정할 수 있다. 커패시턴스 C20/C10 이 보다 작게 설정될수록, 동일한 전압 Vg가 더 작은 전위 Ve에 의해 획득될 수 있 고, 즉, 전압 Vg가 효율적으로 획득될 수 있다. 따라서 제 2 MOS 트랜지스터 (20) 의 영역이, 도 3 에 도시된 바와 같이, 제 1 MOS 트랜지스터 (10) 의 영역보다 더 작도록 (C10 > C20) 설계되는 것이 바람직하다.
전술한 비휘발성 메모리에서 저장된 데이터를 판독하기 위해서, 플로팅 게이트 (30) 의 전위 상태가 검출된다. 플로팅 게이트 (30) 의 전위 상태를 검출하기 위해서, 플로팅 게이트 (30) 를 게이트 전극으로 사용하는 트랜지스터가 필요하다. 따라서, 제 1 MOS 트랜지스터 (10) 및 제 2 MOS 트랜지스터 (20) 중 어느 하나가 판독 트랜지스터로 사용되어야 한다. 본 실시형태에서, 제 1 MOS 트랜지스터 (10) 은 판독 트랜지스터로 사용된다. 이 경우에, 데이터 프로그래밍/삭제시에 터널링 전류가 흐르는 트랜지스터 (제 2 MOS 트랜지스터 (20)) 및 데이터 판독 과정에서 사용된 트랜지스터 (제 1 MOS 트랜지스터 (10)) 가 개별적으로 제공되기 때문에, 압력이 분산된다. 따라서, 게이트 절연막의 열화가 억제되고, 그것은 바람직하다.
2. 동작
다음으로, 본 실시형태에 따른 비휘발성 메모리 셀의 데이터 프로그래밍/삭제/판독 과정이 더욱 상세히 설명될 것이다.
2-1 삭제 (전자 주입)
삭제 동작시, 전자들은 플로팅 게이트 (30) 로 주입된다. 도 5 는 삭제시에 비휘발성 메모리 셀의 상태의 일 예를 도시한다. 도 5 에서, 제 1 MOS 트랜지스터 (10) 를 위한 게이트 전극 (30a) 및 제 2 MOS 트랜지스터를 위한 게이트 전극 (30b) 이 서로 구별될 수 있는 방법으로 플로팅 게이트 (30) 가 도시된다. 게이트 전극 (30a) 및 게이트 전극 (30b) 은 전기적으로 서로 접속되고, 전극들의 전위는 같다.
P-웰 (11), P-웰 (21), N+ 확산층 (12) 및 N+ 확산층 (22) 에 인가되는 전위들이 적절하게 설계될 수 있다. 예를 들면, 도 5 에 도시된 바와 같이, 포지티브 삭제 전위 Ve가 제 1 MOS 트랜지스터 (10) 의 N+ 확산층 (소스/드레인) (12) 및 P-웰 (11) 에 인가된다. 한편, 접지 전위 GND 가 제 2 MOS 트랜지스터 (20) 의 N+ 확산층 (소스/드레인) (22) 및 P-웰 (21) 에 인가된다. 결과적으로, 상기 식 (1) 에서 주어진 전위 Vg가 플로팅 게이트 (30) 에서 유발된다. 이 경우에, 제 2 MOS 트랜지스터 (20) 는 역전 모드 (inversion mode) 에 있는 것에 반하여, 제 1 MOS 트랜지스터 (10) 는 누적 모드 (accumulation mode) 에 있다.
도 6 은 FN 터널링이 발생하는 제 2 MOS 트랜지스터 (20) 의 상태를 상세히 도시한다. 많은 전자들이 N-타입 반도체와 같은 "역전층 LI (inversion layer)" 을 형성하기 위해서 터널링 영역 (25) 내의 P-웰 (21) 의 표면부에 집중된다. 역전층 LI 는 인접 N+ 확산층 (22) 에 접속되고 따라서 역전층 LI 의 전위는 접지 전위 GND로 고정된다. 따라서, 게이트 전극 (30b) 과 N+ 확산층 (22) /역전층 LI 사이의 전계의 분포는 대칭적이며 균일하게 (고르게) 된다. 즉, 전계는 게이트 절연막에 대칭적이고 균일하게 (고르게) 인가된다. 결과적으로, 전자들은 터널링 영역 (25) 에서 전체 게이트 절연막을 통하여 게이트 절연막 (30b) 에 고르게 주입된다. 게이트 절연막의 일부를 통한 국부적 전자 주입이 방지되기 때문에, 게이트 절연막의 열화는 억제된다. CHE 방법에 기초한 종래의 전자 주입과 비교할 때, 본 실시형태에 따른 전자 주입은 뚜렷한 효과를 가져온다.
2-2 프로그램 (홀 주입)
프로그래밍 동작시에, 홀들이 플로팅 게이트 (30) 로 주입된다 (전자들이 플로팅 게이트 (30) 에서 추출된다). 프로그래밍 동작시의 비휘발성 메모리 셀의 상태의 일 예가 도 5 에서와 유사한 방법으로 도 7 에 도시된다. P-웰 (11), P-웰 (21), N+ 확산층 (12) 및 N+ 확산층 (22) 에 인가되는 전위들이 적절하게 설계된다. 예를 들면, 도 7 에 도시된 바와 같이, 네거티브 프로그래밍 전위 Vp가 제 1 MOS 트랜지스터 (10) 의 N+ 확산층 (소스/드레인) (12) 및 P-웰 (11) 에 인가된다. 한편, 접지 전위 GND는 제 2 MOS 트랜지스터 (20) 의 N+ 확산층 (소스/드레인) (22) 및 P-웰 (21) 에 인가된다. 결과적으로, 상기 식 (1) 에서 주어진 전위 Vg가 플로팅 게이트 (30) 에 유발된다. 이 경우에서, 제 2 MOS 트랜지스터 (20) 가 누적 모드에 있는 반면에, 제 1 MOS 트랜지스터 (10) 는 역전 모드에 있게 된다.
N+ 확산층 (22) 에 인가된 전위 및 P-웰 (21) 에 인가된 전위는 동일한 전위 GND 이며, 이것은 도 2 에서 도시된 종래 기술과는 다르다. 도 2 에서 도시된 종래 기술에 따르면, PMOS 트랜지스터 및 NMOS 트랜지스터가 제공되고 P-타입 기판 (101) 이 N-웰 (104) 에 접촉하기 때문에 고전위 Ve가 P-타입 기판 (101) 에 인가될 수 없다. P-타입 기판 (101) 의 전위는 소스/드레인 (102) 의 전위와 매우 다르며, 따라서 전하 이동이 게이트 전극 (103) 과 소스/드레인 (102) 사이에서 국부적으로 발생한다. 한편, 본 실시형태에 따르면, 동일한 도전성 타입의 NMOS 트랜지스터들 (10, 20) 이 제공되고 따라서 P-웰 (11) 과 P-웰 (21) 사이에서 바이어스에 대한 어떠한 제약도 없다. 따라서, 동일한 전위 (GND) 를 소스/드레인 (22) 및 P-웰 (21) 에 인가하는 것이 가능하다.
도 8 은 FN 터널링이 발생하는 제 2 MOS 트랜지스터 (20) 의 상태를 상세히 도시한다. 많은 홀들이 "누적층 (LA : accumulation layer)" 을 형성하기 위해서 터널링 영역 (25) 사이 P-웰 (21) 의 표면부에 집중된다. 전술한 바와 같이, N+ 확산층 (22) 및 P-웰 (21) 에 인가되는 전위들은 동일한 전위 GND 이다. 따라서, 게이트 전극 (30b) 과 N+ 확산층 (22) / P-웰 (21) 사이의 전계의 분포는 대칭적이고 균일하게 (고르게) 된다. 즉, 전계는 게이트 절연막에 매우 균일하게 (고르게) 인가된다. 결과적으로, 홀들이 터널링 영역 (25) 에서 전체 게이트 절연막을 통하여 게이트 전극 (30b) 을 통하여 고르게 주입된다. 게이트 절연막의 일부분을 통한 국부적 홀 주입이 방지되기 때문에, 게이트 절연막의 열화가 억제된다. 도 2 에서 도시된 종래의 기술과 비교할 때, 본 실시형태에 따른 홀 주입은 뚜렷한 효과를 가져온다.
2-3 판독
도 9 는 판독 동작시의 비휘발성 메모리 셀의 상태의 일 예를 도시한다. 예를 들면, 판독 전위 Vr는 제 2 MOS 트랜지스터 (20) 의 P-웰 (21) 및 소스/드레인 (22) 에 인가된다. 또한, 접지 전위 GND 가 제 1 MOS 트랜지스터 (10) 의 P-웰 (11) 및 소스 (12) 에 인가되고, 소정의 전위가 제 1 MOS 트랜지스터의 드레인 (12) 에 인가된다. 제 1 MOS 트랜지스터 (10) 가 켜진 상태인지 아닌지를 검출하는 것에 의해서, 제 1 MOS 트랜지스터의 임계 전압, 즉, 저장된 데이터에 상응한 플로팅 게이트 (30) 의 전위 상태를 감지하는 것이 가능하다.
3. 효과
상기 설명한 바와 같이, 본 실시형태에 따른 비휘발성 메모리 셀이 동일한 도전성 타입의 두 개의 MOS 트랜지스터들 (10, 20) 에 의해서 구성된다. 결과적으로, 도 6 및 8 에 도시된 바와 같이, 전계가 제 2 MOS 트랜지스터 (20) 의 게이트 절연막에 균일하게 인가된다. 게이트 절연막의 일부를 통한 국부적 전하 이동은 방지되기 때문에, 게이트 절연막의 열화가 억제된다. 특히, 도 8 에 도시된 바와 같이 P-웰 (21) 과 소스/드레인 (22) 사이에는 전위차가 없기 때문에, 게이트 전극과 소스/드레인 사이에서의 전하 이동은 방지된다. 게이트 절연막의 일부를 통한 국부적 전하 이동은 이러한 방법으로 방지되기 때문에, 게이트 절연막의 수명이 증가된다. 따라서, 비휘발성 메모리 셀의 신뢰도 및 데이터 보유 특성이 개선된다.
또한, 본 실시형태에 따라, 두 개의 MOS 트랜지스터의 제 2 MOS 트랜지스터 (20) 가 FN 터널링을 위해서 사용되는 반면에, 제 1 MOS 트랜지스터 (10) 는 판독 트랜지스터로써 사용된다. 이 경우에, (데이터 판독 동작시 핫 캐리어 (hot carrier) 와 같은) 불필요한 압력이 프로그래밍/삭제 동작외의 기간 동안에 제 2 MOS 트랜지스터 (20) 의 터널링 영역 (25) 에 인가되지 않는다. 압력이 분산되 기 때문에, 게이트 절연막의 열화등이 억제되고 따라서 비휘발성 메모리 셀의 신뢰도가 개선된다.
또한, 본 실시형태에 따른 비휘발성 메모리 셀은 두 개의 구성 요소 (제 1 MOS 트랜지스터 (10) 및 제 2 MOS 트랜지스터 (20)) 으로 구성된다. 따라서, 종래의 기술에서처럼 세 개의 구성 요소들 (터널링 커패시터, 결합 커패시터 및 판독 트랜지스터) 의 경우와 비교할 때 메모리 셀 영역이 감소된다.
본 발명은 상기 실시형태에 국한되지 않으며, 본 발명의 정신 및 범위로부터 벗어남없이 수정 및 변화될 수 있다. 예를 들어, 두 개의 N-채널 MOS 트랜지스터들이 제공되는 경우가 상술한 실시형태에서 설명되었다. 하지만, 본 발명은 이 경우에 국한되지 않는다. 본 발명에 따른 비휘발성 메모리 셀은 두 개의 P-채널 MOS 트랜지스터에 의해서 구성될 수도 있다. 이 경우에, 두 개의 P 채널MOS 트랜지스터 각각은 N-웰에 형성된다.
상기 설명한 바와 같이, 본 실시형태에 따른 비휘발성 메모리 셀이 동일한 도전성 타입의 두 개의 MOS 트랜지스터들 (10, 20) 에 의해서 구성된다. 결과적으로, 도 6 및 8 에 도시된 바와 같이, 전계가 제 2 MOS 트랜지스터 (20) 의 게이트 절연막에 균일하게 인가된다. 게이트 절연막의 일부를 통한 국부적 전하 이동은 방지되기 때문에, 게이트 절연막의 열화가 억제된다. 특히, 도 8 에 도시된 바와 같이 P-웰 (21) 과 소스/드레인 (22) 사이에는 전위차가 없기 때문에, 게이트 전극과 소스/드레인 사이에서의 전하 이동은 방지된다. 게이트 절연막 의 일부를 통한 국부적 전하 이동은 이러한 방법으로 방지되기 때문에, 게이트 절연막의 존속기간이 상승된다. 따라서, 비휘발성 메모리 셀의 신뢰도 및 데이터 보유 특성이 개선된다.
또한, 본 실시형태에 따라, 두 개의 MOS 트랜지스터의 제 2 MOS 트랜지스터 (20) 가 FN 터널링을 위해서 사용되는 반면에, 제 1 MOS 트랜지스터 (10) 는 판독 트랜지스터로써 사용된다. 이 경우에, (데이터 판독 동작시 핫 캐리어 (hot carrier) 와 같은) 불필요한 압력이 프로그래밍/삭제 동작외의 기간 동안에 제 2 MOS 트랜지스터 (20) 의 터널링 영역 (25) 에 인가되지 않는다. 압력이 분산되기 때문에, 게이트 절연막의 열화등이 억제되고 따라서 비휘발성 메모리 셀의 신뢰도가 개선된다.

Claims (8)

  1. 비휘발성 메모리셀을 가진 EEPROM으로서,
    상기 비휘발성 메모리 셀은,
    제 1 MOS 트랜지스터; 및
    제 2 MOS 트랜지스터를 포함하며,
    상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터는 공동으로 플로팅 게이트 전극을 가지며, 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터는 동일한 도전성 타입이고,
    상기 제 1 MOS 트랜지스터는 기판의 제 1 웰 상에 형성되고, 상기 제 2 MOS 트랜지스터는 상기 기판의 제 2 웰 상에 형성되며,
    상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터 모두는 제 1 도전성 타입인 반면, 상기 제 1 웰 및 상기 제 2 웰 모두는 상기 제 1 도전성 타입에 반대인 제 2 도전성 타입인, EEPROM.
  2. 삭제
  3. 제 1 항에 있어서,
    데이터 프로그래밍 및 삭제시에, 상기 플로팅 게이트 전극에 대한 전하 주입 및 추출이 상기 제 2 MOS 트랜지스터의 게이트 절연막을 통하여 발생하도록, 제 1 전위가 상기 제 1 MOS 트랜지스터의 소스, 드레인 및 상기 제 1 웰에 인가되고, 상기 제 1 전위와는 상이한 전위를 갖는 제 2 전위가 상기 제 2 MOS 트랜지스터의 소스, 드레인 및 상기 제 2 웰에 인가되는, EEPROM.
  4. 제 3 항에 있어서,
    상기 제 2 MOS 트랜지스터의 MOS 커패시턴스는 상기 제 1 MOS 트랜지스터의 MOS 커패시턴스보다 작은, EEPROM.
  5. 제 3 항에 있어서,
    데이터 판독시, 상기 플로팅 게이트 전극의 전위 상태는 상기 제 1 MOS 트랜지스터를 사용해서 검출되는, EEPROM.
  6. 제 4 항에 있어서,
    데이터 판독시, 상기 플로팅 게이트 전극의 전위 상태는 상기 제 1 MOS 트랜지스터를 사용해서 검출되는, EEPROM.
  7. 제 1 항 및 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 플로팅 게이트 전극은 단독층 폴리실리콘으로 형성되는, EEPROM.
  8. 비휘발성 메모리 셀을 가진 EEPROM으로서,
    상기 비휘발성 메모리 셀은,
    제 1 도전성의 반도체 기판;
    상기 기판 상에 형성된 제 2 도전성의 플로팅 웰;
    상기 제 1 도전성의 제 1 웰;
    상기 제 1 웰 상에 형성된 상기 제 1 도전성의 제 1 확산층;
    상기 제 1 웰 상에 형성된 상기 제 2 도전성의 제 2 확산층;
    상기 제 1 웰 상에 형성된 상기 제 2 도전성의 제 3 확산층;
    소스로써 상기 제 2 확산층 및 드레인으로써 제 3 확산층을 가지는 MOS 트랜지스터를 구성하기 위해서 상기 제 2 및 제 3 확산층들 사이에서 상기 제 1 웰 상에 형성된 플로팅 게이트;
    상기 제 1 웰보다 작은 상기 제 1 도전성의 제 2 웰;
    상기 제 2 웰 상에 형성된 상기 제 1 도전성의 제 4 확산층;
    상기 제 2 웰 상에 형성된 상기 제 2 도전성의 제 5 확산층; 및
    상기 제 2 웰 상에 형성된 상기 제 2 도전성의 제 6 확산층을 포함하며,
    상기 제 1 확산층은 제 1 라인을 따라서 연장되며, 상기 제 2 확산층은 상기 제 1 라인에 평행으로 제 2 라인을 따라 연장되며, 상기 제 3 확산층은 상기 제 1 라인에 평행으로 제 3 라인을 따라 연장되며, 상기 제 1 내지 3 라인 중 어느 것도 서로 중첩되지 않으며, 상기 플로팅 게이트는 상기 제 1 라인에 평행으로 제 4 라인을 따라 연장되며, 상기 제 4 확산층은 상기 제 1 라인상에서 배열되며, 상기 제 5 확산층은 상기 2 라인상에서 배열되고 상기 제 2 확산층보다 작으며, 상기 제 6 확산층은 상기 제 3 라인상에서 배열되고 상기 제 3 확산층보다 작으며,
    상기 플로팅 게이트는 소스 및 드레인 중 하나로써 상기 제 5 확산층 및 소스 및 드레인 중 나머지 하나로써 상기 제 3 확산층을 가지는 MOS 트랜지스터를 구성하기 위해서 상기 제 5 및 제 6 확산층 사이에서 상기 제 2 웰상으로 연장되는, EEPROM.
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