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KR100861796B1 - Wiring Formation Method of Semiconductor Device - Google Patents

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KR100861796B1
KR100861796B1 KR1020070005514A KR20070005514A KR100861796B1 KR 100861796 B1 KR100861796 B1 KR 100861796B1 KR 1020070005514 A KR1020070005514 A KR 1020070005514A KR 20070005514 A KR20070005514 A KR 20070005514A KR 100861796 B1 KR100861796 B1 KR 100861796B1
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metal
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이영호
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주식회사 테라세미콘
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Abstract

본 발명은 반도체 소자의 폴리 실리콘 배선층 형성 방법에 관한 것으로서, 본 발명은 폴리 실리콘 배선층의 형성 온도를 낮추기 위하여 금속 촉매를 이용하는 것에 특징이 있다. 본 발명에 따른 방법은 반도체 기판 상에 반도체 소자를 이루는 트랜지스터를 형성하는 단계, 트랜지스터 상에 절연층을 형성하는 단계, 절연층을 선택적으로 제거하여 트랜지스터의 소정의 영역을 노출시키는 컨택 홀을 형성하는 단계, 절연층 및 컨택 홀 상에 도핑된 비정질 실리콘층을 형성하는 단계, 비정질 실리콘층 상에 금속층을 형성하는 단계, 및 비정질 실리콘층을 열처리하는 단계를 포함한다.The present invention relates to a method for forming a polysilicon wiring layer of a semiconductor device, and the present invention is characterized by using a metal catalyst to lower the formation temperature of the polysilicon wiring layer. The method according to the present invention comprises the steps of forming a transistor constituting a semiconductor element on a semiconductor substrate, forming an insulating layer on the transistor, and selectively removing the insulating layer to form a contact hole exposing a predetermined region of the transistor. Forming a doped amorphous silicon layer on the insulating layer and the contact hole, forming a metal layer on the amorphous silicon layer, and heat treating the amorphous silicon layer.

폴리 실리콘, 배선, 금속, 반도체 소자 Polysilicon, Wiring, Metals, Semiconductor Devices

Description

반도체 소자의 배선 형성 방법{METHOD FOR FABRICATING INTERCONNECTION OF SEMICONDUCTOR DEVICE}METHODS FOR FABRICATING INTERCONNECTION OF SEMICONDUCTOR DEVICE

도 1은 종래의 반도체 소자의 폴리 실리콘 배선 형성 방법을 나타내는 도면.BRIEF DESCRIPTION OF THE DRAWINGS The figure which shows the polysilicon wiring formation method of the conventional semiconductor element.

도 2는 본 발명에 따른 반도체 소자의 폴리 실리콘 배선 형성 방법을 나타내는 도면.2 is a view showing a method for forming a polysilicon wire of a semiconductor device according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

20: 실리콘 기판 21: 게이트20: silicon substrate 21: gate

22: 소스 23: 드레인22: source 23: drain

24: 층간 절연층 25: 컨택 홀24: interlayer insulating layer 25: contact hole

26: 비정질 실리콘층 27: 금속층26: amorphous silicon layer 27: metal layer

28: 폴리 실리콘 배선층 29: 금속 실리사이드층28: polysilicon wiring layer 29: metal silicide layer

본 발명은 반도체 소자의 폴리 실리콘 배선 형성 방법에 관한 것으로서, 특히 금속 촉매를 이용하여 결정화 온도를 낮추는 금속 유도 결정화 공정을 이용한 반도체 소자의 폴리 실리콘 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming polysilicon wirings of semiconductor devices, and more particularly, to a method for forming polysilicon wirings for semiconductor devices using a metal induced crystallization process of lowering the crystallization temperature using a metal catalyst.

반도체 소자 제조 공정에서 배선 형성 단계는 마지막 단계로서 반도체 소자의 회로가 복잡해지고 동작 속도가 빨라짐에 따라 전기적인 신호를 전송하는 배선을 형성하는 공정은 그 중요성이 점점 더해지고 있다. 또한, 배선 형성 단계는 반도체 소자의 수율과 신뢰도에 큰 영향을 준다.In the semiconductor device manufacturing process, the wiring forming step is the last step. As the circuit of the semiconductor device becomes more complicated and the operation speed becomes faster, the process of forming the wiring for transmitting the electrical signal becomes more and more important. In addition, the wiring forming step greatly affects the yield and reliability of the semiconductor device.

반도체 소자의 배선의 종류에는 크게 금속 배선과 폴리 실리콘 배선이 있다. 금속 배선은 배선 재료로 구리, 알루미늄과 같은 금속이, 폴리 실리콘 배선은 배선 재료로 도핑된 실리콘이 사용된다. 폴리 실리콘 배선은 금속 배선보다 비저항이 높다는 단점이 있으나 금속 배선보다 증착 및 식각 공정이 용이하여 미세 패턴을 형성하기가 쉽다는 장점이 있다. 따라서, 도핑된 폴리 실리콘막 및 내화성 금속(refractory metal)을 함유하는 금속 실리사이드막으로 구성된 폴리사이드(polycide) 공정이 반도체 소자의 국부 배선, 예를 들어 DRAM 소자의 비트 라인에 응용되고 있다. 폴리사이드 공정 이 외에도 폴리 실리콘 배선은 상술한 바와 같은 장점으로 인하여 반도체 소자의 후공정(back end process)에 금속 배선과 같이 널리 사용되고 있다.There are two types of wiring of semiconductor elements, metal wiring and polysilicon wiring. The metal wiring is made of metal such as copper or aluminum as the wiring material, and the silicon doped with polysilicon wiring is used as the wiring material. The polysilicon wire has a disadvantage of higher resistivity than the metal wire, but it is easy to form a fine pattern because the deposition and etching process is easier than the metal wire. Accordingly, a polycide process consisting of a doped polysilicon film and a metal silicide film containing a refractory metal has been applied to local wiring of semiconductor devices, for example bit lines of DRAM devices. In addition to the polyside process, polysilicon wiring is widely used as a metal wiring in a back end process of a semiconductor device due to the advantages described above.

도 1은 DRAM 소자를 예로 하여 종래기술에 의한 폴리 실리콘 배선 형성 단계를 나타내는 도면이다. 도 1에 도시된 영역은 DRAM 소자의 셀 어레이의 일부분에 해당된다. 도 1의 (a)는 배선 형성을 시작하기 전의 반도체 소자를 나타내고 있다. 반도체 기판에 해당하는 실리콘 웨이퍼(10) 상에 게이트(11), 소스(12) 및 드레인(13)으로 구성되는 트랜지스터 및 층간 절연층(14)이 형성되어 있다. 층간 절연층(14)에는 전기적 접속을 위하여 소스(12) 및 드레인(13) 영역을 노출시키는 컨 택홀(15)이 형성되어 있다. 1 is a view showing a polysilicon wiring forming step according to the prior art, taking a DRAM device as an example. The region shown in FIG. 1 corresponds to a portion of a cell array of DRAM devices. Fig. 1A shows a semiconductor element before starting the wiring formation. On the silicon wafer 10 corresponding to the semiconductor substrate, a transistor composed of a gate 11, a source 12, and a drain 13 and an interlayer insulating layer 14 are formed. The interlayer insulating layer 14 is formed with contact holes 15 exposing the source 12 and drain 13 regions for electrical connection.

통상적으로, 배선용 폴리 실리콘은 비정질 실리콘을 고온 열처리하여 형성한다. 이를 위해서는 도 1의 (a) 상태에서 도핑된 비정질 실리콘층(16)을 증착시킨다. 비정질 실리콘층은 주로 저압 화학 증착법(low pressure chemical vapor deposition; LPCVD)이나 플라즈마 화학 증착법(plasma enhanced chemical vapor deposition; PECVD)을 이용하여 형성한다. 또한, 비정질 실리콘층 대개 인시튜(in situ) 도핑, 즉 비정질 실리콘층의 형성과 동시에 도핑하는 방법으로 도핑되며, 도핑 가스로는 PH3(Phosphine) 또는 B2H6(Diborane) 가스를 사용한다[도 1의 (b) 참조]. 다음으로, 도핑된 비정질 실리콘층(16)을 열처리하여 폴리 실리콘 배선층(17)을 형성한다. 이때, 600℃ 정도의 온도에서 수십 시간 이상을 열처리하여야 원하는 비정질 실리콘의 결정화가 이루어진다. Typically, the polysilicon for wiring is formed by high temperature heat treatment of amorphous silicon. To this end, the doped amorphous silicon layer 16 is deposited in the state (a) of FIG. 1. The amorphous silicon layer is mainly formed using low pressure chemical vapor deposition (LPCVD) or plasma enhanced chemical vapor deposition (PECVD). In addition, the amorphous silicon layer is usually doped in situ, i.e., at the same time as the formation of the amorphous silicon layer, and the doping gas is used as PH 3 (Phosphine) or B 2 H 6 (Diborane) gas [ (B) of FIG. 1]. Next, the doped amorphous silicon layer 16 is heat-treated to form a polysilicon wiring layer 17. At this time, the crystallization of the desired amorphous silicon is achieved by heat treatment at a temperature of about 600 ℃ for several tens of hours or more.

그러나, 위와 같은 종래의 방법은 다음과 같은 문제점이 있다. However, the above conventional method has the following problems.

첫째, 종래 방법으로는 비정질 실리콘층의 결정화를 위한 열처리 시간이 너무 길다. 상술한 바와 같이 결정화를 위해서는 약 600℃에서 수십 시간 이상의 열처리가 필요하므로 반도체 소자의 생산성이 크게 떨어진다. 물론 열처리 온도를 높이면 열처리 시간을 줄일 수 있지만 반도체 소자의 전체 공정상 무턱대고 열처리 온도를 올릴 수 없는 상황도 있다. 또한, 경우에 따라서는 열처리 온도를 600℃ 이하로 낮추어야만 하는 경우도 있다. First, the heat treatment time for crystallization of the amorphous silicon layer is too long in the conventional method. As described above, since the heat treatment is required for several tens of hours at about 600 ° C., the productivity of the semiconductor device is greatly reduced. Of course, increasing the heat treatment temperature can reduce the heat treatment time, but there are situations in which the heat treatment temperature cannot be raised in an overall process of the semiconductor device. In some cases, the heat treatment temperature must be lowered to 600 ° C or lower.

둘째, 종래 방법으로는 폴리 실리콘 배선층(17)과 그 하부 실리콘층[즉, 소 스(12) 및 드레인(13)]의 접촉 저항이 크다. 이는 원래 폴리 실리콘의 비저항이 금속에 비하여 크기 때문에 발생하는 문제점이다. 금속 배선층을 사용하는 경우에는 금속 배선층과 그 하부 실리콘층이 접촉되는 영역에 금속 실리사이드(metal silicide)층이 형성되어 접촉 저항을 크게 낮출 수 있다. 배선층과 그 하부 실리콘층의 접촉 저항이 커지게 되면 반도체 소자의 성능이 전반적으로 저하하게 된다. 따라서, 종래의 열처리 방법보다 저온 결정화가 가능하고 접촉 저항을 낮출 수 있는 폴리 실리콘 배선 형성 방법이 필요하다.Second, in the conventional method, the contact resistance of the polysilicon wiring layer 17 and its lower silicon layer (that is, the source 12 and the drain 13) is large. This is a problem that occurs because the specific resistance of the original polysilicon is larger than that of the metal. When the metal wiring layer is used, a metal silicide layer is formed in a region where the metal wiring layer and the lower silicon layer are in contact with each other, thereby greatly lowering the contact resistance. If the contact resistance between the wiring layer and the lower silicon layer is increased, the performance of the semiconductor device is generally reduced. Therefore, there is a need for a polysilicon wiring forming method capable of low temperature crystallization and lowering contact resistance than the conventional heat treatment method.

이에 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 저온 결정화가 가능하고 접촉 저항을 낮출 수 있는 반도체 소자의 폴리 실리콘 배선 형성 방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for forming a polysilicon wire of a semiconductor device capable of low-temperature crystallization and lowering contact resistance.

상술한 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 배선 형성 방법은 반도체 기판 상에 상기 반도체 소자를 이루는 트랜지스터를 형성하는 단계, 상기 트랜지스터 상에 절연층을 형성하는 단계, 상기 절연층을 선택적으로 제거하여 상기 트랜지스터의 소정의 영역을 노출시키는 컨택 홀을 형성하는 단계, 상기 절연층 및 상기 컨택 홀 상에 도핑된 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 금속층을 형성하는 단계 및 폴리 실리콘 배선층을 형성하기 위하여 상기 비정질 실리콘층을 열처리하는 단계를 포함한다.In order to achieve the above object, a method of forming a wiring of a semiconductor device according to the present invention comprises the steps of forming a transistor constituting the semiconductor device on a semiconductor substrate, forming an insulating layer on the transistor, selectively selecting the insulating layer Forming a contact hole to expose a predetermined region of the transistor, forming a doped amorphous silicon layer on the insulating layer and the contact hole, forming a metal layer on the amorphous silicon layer, and Heat treating the amorphous silicon layer to form a polysilicon interconnection layer.

상기 금속층은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함할 수 있다.The metal layer may include any one or two or more metals of Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu.

상기 금속층은 화학증착법을 이용하여 형성할 수 있다.The metal layer may be formed using a chemical vapor deposition method.

상기 금속층은 원자층 단위 증착법(atomic layer deposition)법을 이용하여 형성할 수 있다.The metal layer may be formed using an atomic layer deposition method.

상기 금속층의 두께는 상기 비정질 실리콘층의 도핑 농도 및 두께에 따라 결정될 수 있다.The thickness of the metal layer may be determined according to the doping concentration and the thickness of the amorphous silicon layer.

상기 열처리 단계에서 열처리 온도는 400 내지 700℃일 수 있다.The heat treatment temperature in the heat treatment step may be 400 to 700 ℃.

상기 열처리 단계에서 열처리 시간은 열처리 온도 및 상기 비정질 실리콘층의 도핑 농도에 따라 결정될 수 있다.The heat treatment time in the heat treatment step may be determined according to the heat treatment temperature and the doping concentration of the amorphous silicon layer.

상기 열처리 시간은 1 내지 10 시간일 수 있다.The heat treatment time may be 1 to 10 hours.

상기 열처리 단계에서 열처리 분위기는 Ar, Ne, He, N2 가스를 포함하는 불활성 가스 분위기, O2, N2O, H2O, 오존 가스를 포함하는 산화성 가스 분위기 및 H2, NH3 가스를 포함하는 같은 환원성 가스 분위기 중 적어도 하나일 수 있다.The heat treatment atmosphere in the heat treatment step is Ar, Ne, He, N 2 Inert gas atmosphere containing gas, O 2 , N 2 O, H 2 O, oxidizing gas atmosphere containing ozone gas and H 2 , NH 3 It may be at least one of the same reducing gas atmosphere containing a gas.

상기 열처리 단계에서 상기 폴리 실리콘 배선층과 그 하부 실리콘층의 경계 영역에 금속 실리사이드층이 형성될 수 있다.In the heat treatment step, a metal silicide layer may be formed in a boundary region between the polysilicon wiring layer and a lower silicon layer.

이하 첨부하는 도면을 참조하여 본 발명에 따른 반도체 소자의 배선 형성 방법에 대해 상세하게 설명하도록 한다.Hereinafter, a wiring forming method of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 폴리 실리콘 배선 형성 단계를 나타내는 도면이다. 도 1과 동일하게 도 2도 DRAM 셀 어레이의 일부분에 해당되는 영역을 예로 들어 설 명한다. 도 2의 (a) 및 (b) 단계는 도 1의 (a) 및 (b) 단계와 동일하므로 상세한 설명은 생략한다.2 is a view showing a polysilicon wiring forming step according to the present invention. Like FIG. 1, FIG. 2 illustrates an area corresponding to a portion of a DRAM cell array as an example. Steps (a) and (b) of FIG. 2 are the same as steps (a) and (b) of FIG. 1, and thus detailed descriptions thereof will be omitted.

본 발명에서는 금속 촉매를 이용하여 결정화 온도를 낮추는 방식으로 폴리 실리콘 배선층을 형성한다. 금속 촉매를 이용하여 비정질 실리콘을 결정화시키는 방식은 LCD와 같은 평판디스플레이의 구동 소자에 해당하는 폴리 실리콘 박막 트랜지스터(poly silicon thin film transistor; Poly Si TFT)에서 사용되어 왔다. Poly Si TFT 제조시 가장 중요시되는 공정은 저온에서 비정질 실리콘을 결정화하는 공정으로서, 특히 결정화 온도를 낮추는 것이 바람직하다. 이를 위해 저온에서 이른 시간 내에 폴리 실리콘을 형성할 수 있는 다양한 공정들이 제안되고 있으나, 이 중에서 비정질 실리콘에 Ni, Cu, Al 등의 금속 촉매를 도포하여 낮은 온도에서 결정화를 유도하는 방법이 주목을 받고 있다. 그러나, 이러한 금속 촉매를 이용하는 방식은 낮은 온도에서 결정화가 가능하다는 장점이 있으나, TFT의 액티브 영역(active region)에 상당량의 금속이 함유됨으로써 누설 전류가 많이 증가한다는 치명적인 단점이 있다. 이러한 단점으로 인하여 금속 촉매를 이용하는 방식을 Poly Si TFT 제조시에 그대로 적용하는 것은 실질적으로 불가능하다.In the present invention, the polysilicon wiring layer is formed by lowering the crystallization temperature using a metal catalyst. A method of crystallizing amorphous silicon using a metal catalyst has been used in a poly silicon thin film transistor (Poly Si TFT) corresponding to a driving device of a flat panel display such as an LCD. The most important process in the production of Poly Si TFT is the process of crystallizing amorphous silicon at low temperature, and it is particularly preferable to lower the crystallization temperature. To this end, various processes for forming polysilicon within an early time at low temperature have been proposed, but among them, a method of inducing crystallization at low temperature by applying a metal catalyst such as Ni, Cu, Al to amorphous silicon has been attracting attention. have. However, the method using the metal catalyst has an advantage that crystallization is possible at a low temperature, but there is a fatal disadvantage that a large amount of leakage current increases by containing a large amount of metal in the active region of the TFT. Due to these drawbacks, it is practically impossible to apply the method using a metal catalyst as it is during the production of Poly Si TFTs.

이에 본 발명자는 금속 촉매를 이용하여 폴리 실리콘을 제조하는 방식을 반도체 소자의 폴리 실리콘 배선 공정에 적용하는 경우에는 상술한 바와 같은 금속 오염에 따른 누설 전류의 문제가 전혀 발생하지 않는다는 점에 착안하여 본 발명에 이르게 되었다. 다시 말하여, 폴리 실리콘 배선은 반도체 소자의 액티브 영역에 해당하지 않기 때문에 설사 금속 오염이 된다고 하여도 문제가 되지 않으며, 오히 려 폴리 실리콘 내에 금속이 함유됨으로써 폴리 실리콘 배선의 비저항이 낮아져서 반도체의 소자의 동작 속도가 빨라질 수 있다.Accordingly, the present inventors pay attention to the fact that when the method of manufacturing polysilicon using a metal catalyst is applied to the polysilicon wiring process of the semiconductor device, there is no problem of leakage current due to metal contamination as described above. It came to invention. In other words, since the polysilicon wiring does not correspond to the active region of the semiconductor device, even if it is contaminated with metal, it is not a problem. Rather, since the metal is contained in the polysilicon, the specific resistance of the polysilicon wiring is lowered, so that Operation speed can be faster.

이와 같은 금속 촉매를 이용하여 폴리 실리콘 배선을 형성하는 과정을 도 2의 (c) 및 (d)에 나타내었다.The process of forming the polysilicon wiring using such a metal catalyst is shown in FIGS. 2 (c) and (d).

도 2의 (c)는 도 2의 (b) 단계에서 형성된 도핑된 비정질 실리콘층(26) 상에 촉매로 금속층(27)을 형성하는 단계이다. 금속층(27)은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함할 수 있으나, 반도체 소자의 전체 제조 공정을 고려할 때 Ni을 사용하는 것이 바람직하다. 금속층(27)의 형성 방법은 특별히 제한되지 않으나, 통상적으로 반도체 소자 제조시 사용되는 방법을 사용하는 것이 바람직하다. 예를 들어, 열 증착 또는 스퍼터링과 같은 물리 증착법이나 LPCVD 또는 PECVD와 같은 화학 증착법에 의해 형성할 수 있다. 금속층(27)의 두께는 비정질 실리콘층(26)의 도핑 농도 및 두께에 따라 결정된다. 금속층(27)의 두께를 미세하게 조절할 필요가 있는 경우에는 화학 증착법을 이용하여 금속층(27)을 형성하는 것이 바람직하다. 또한, 금속층(27)의 두께를 원자층 단위 이하로 조절할 필요가 있는 경우에는 원자층 단위 증착법(atomic layer deposition)법을 이용하여 금속층(27)을 형성하는 것이 바람직하다.FIG. 2C is a step of forming a metal layer 27 with a catalyst on the doped amorphous silicon layer 26 formed in step (b) of FIG. 2. The metal layer 27 may include any one or two or more metals of Ni, Al, Ti, Ag, Au, Co, Sb, Pd, and Cu, but it is preferable to use Ni in consideration of the overall manufacturing process of the semiconductor device. Do. Although the formation method of the metal layer 27 is not specifically limited, It is preferable to use the method normally used at the time of manufacturing a semiconductor element. For example, it may be formed by physical vapor deposition such as thermal vapor deposition or sputtering or chemical vapor deposition such as LPCVD or PECVD. The thickness of the metal layer 27 is determined according to the doping concentration and the thickness of the amorphous silicon layer 26. When the thickness of the metal layer 27 needs to be finely adjusted, it is preferable to form the metal layer 27 by chemical vapor deposition. In addition, when it is necessary to adjust the thickness of the metal layer 27 to an atomic layer unit or less, it is preferable to form the metal layer 27 using the atomic layer deposition method.

도 2의 (d)는 비정질 실리콘층(26)을 결정화 열처리하여 폴리 실리콘 배선층(28)을 형성하는 단계이다. 이때, 금속층(27)이 결정화의 촉매 역할을 하여 열처리 온도 및 열처리 시간을 크게 줄일 수 있다. 본 발명에서 열처리 온도는 400 내지 700℃의 범위인 것이 바람직한데, 열처리 온도가 너무 낮으면 결정화에 소요 되는 시간이 길어지므로 생산성(처리량)이 저하되는 점을 고려해야 하고, 열처리 온도가 너무 높으면 반도체 소자의 써말 버짓(thermal budget)이 증가하는 점을 고려해야 한다. 열처리 시간은 열처리 온도 및 비정질 실리콘층(26)의 도핑 농도에 따라 결정된다. 본 발명에서 열처리 시간은 1 내지 10 시간의 범위인 것이 바람직한데, 열처리 시간이 너무 짧으면 비정질 실리콘의 결정화가 잘 안 되는 점을 고려해야 하고, 열처리 시간이 너무 길면 생산성이 저하되는 점을 고려해야 한다. 상술한 점을 모두 고려해 보았을 때 약 600℃에서 약 1 시간의 조건으로 열처리하여 비정질 실리콘을 결정화시키는 것이 바람직하다. 이로써 본 발명에 따를 때 폴리 실리콘 배선층 형성시 결정화를 위한 열처리 온도와 열처리 시간을 크게 줄일 수 있다. 본 발명에서 열처리시 분위기는 불활성 가스 분위기인 것이 바람직한데, 이때 사용되는 불활성 가스로는 Ar, Ne, He, N2가스를 포함한다. 경우에 따라서는 O2, N2O, H2O, 오존 가스를 포함하는 산화성 가스 분위기 및 H2, NH3 가스를 포함하는 같은 환원성 가스 분위기를 사용할 수도 있다.FIG. 2D illustrates a step of forming the polysilicon wiring layer 28 by crystallizing the amorphous silicon layer 26. At this time, the metal layer 27 serves as a catalyst for the crystallization can greatly reduce the heat treatment temperature and heat treatment time. In the present invention, the heat treatment temperature is preferably in the range of 400 to 700 ° C. If the heat treatment temperature is too low, the time required for crystallization becomes longer, so that productivity (throughput) should be taken into consideration. Consideration should be given to increasing thermal budgets. The heat treatment time is determined according to the heat treatment temperature and the doping concentration of the amorphous silicon layer 26. In the present invention, the heat treatment time is preferably in the range of 1 to 10 hours. If the heat treatment time is too short, the crystallization of amorphous silicon is not considered well, and if the heat treatment time is too long, the productivity should be considered. Considering all the above points, it is preferable to crystallize amorphous silicon by heat treatment at about 600 ° C. for about 1 hour. Thus, according to the present invention, the heat treatment temperature and heat treatment time for crystallization in forming the polysilicon wiring layer can be greatly reduced. In the present invention, the atmosphere during the heat treatment is preferably an inert gas atmosphere, wherein the inert gas used includes Ar, Ne, He, N 2 gas. In some cases, O 2 , N 2 O, H 2 O, oxidizing gas atmosphere containing ozone gas and H 2 , NH 3 The same reducing gas atmosphere containing gas may be used.

한편, 본 발명에 의하면 비정질 실리콘의 결정화 촉매로 사용된 금속으로 인하여 폴리 실리콘 배선층(27)과 소스(22) 및 드레인(23)의 경계 영역에 금속 실리사이드층(29)이 형성된다. 예를 들어, 금속 촉매로 Ni을 사용하는 경우에는 NiSi, NiSi2와 같은 니켈 실리사이드가 형성된다. 일반적으로 금속 실리사이드는 폴리 실리콘보다 비저항이 현저히 작다. 이로써 본 발명에 따를 때 폴리 실리콘 배선층과 그 하부 실리콘층 사이의 접촉 저항을 크게 낮출 수 있다.Meanwhile, according to the present invention, the metal silicide layer 29 is formed in the boundary region between the polysilicon wiring layer 27 and the source 22 and the drain 23 due to the metal used as the crystallization catalyst of amorphous silicon. For example, when Ni is used as the metal catalyst, nickel silicides such as NiSi and NiSi 2 are formed. In general, metal silicides have a significantly lower resistivity than polysilicon. Thereby, according to the present invention, the contact resistance between the polysilicon wiring layer and the lower silicon layer can be significantly lowered.

폴리 실리콘 배선층과 그 하부 실리콘층의 경계 영역에 금속 실리사이드층이 형성되는 메카니즘은 결정화 열처리가 시작되면서 비정질 실리콘층(26)과 금속층(27)의 경계에 먼저 금속 실리사이드가 형성되고 상기 금속 실리사이드가 폴리 실리콘 배선층과 그 하부 실리콘층의 경계 영역까지 확산하는 것으로 볼 수 있다. 이는 금속 촉매에 의하여 비정질 실리콘이 결정화되는 메카니즘과 일치한다.In the mechanism in which the metal silicide layer is formed in the boundary region between the polysilicon wiring layer and the lower silicon layer, the metal silicide is first formed at the boundary between the amorphous silicon layer 26 and the metal layer 27 as the crystallization heat treatment is started, and the metal silicide is made of polysilicon. It can be considered to diffuse to the boundary region of the silicon wiring layer and the lower silicon layer. This is consistent with the mechanism in which amorphous silicon is crystallized by a metal catalyst.

지금까지 본 발명에 따른 방법은 DRAM을 예로 하여 설명하였지만 DRAM 이외에도 플래시 메모리 소자, 비메모리 소자 등 모든 반도체 소자의 폴리 실리콘 배선 공정에 적용할 수 있다.The method according to the present invention has been described using DRAM as an example, but it can be applied to polysilicon wiring processes of all semiconductor devices such as flash memory devices and non-memory devices in addition to DRAM.

본 발명은 상술한 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형과 변경이 가능하다. 그러한 변형예 및 변경예는 본 발명과 첨부된 특허청구범위의 범위 내에 속하는 것으로 보아야 한다.Although the present invention has been shown and described with reference to preferred embodiments as described above, it is not limited to the above embodiments and various modifications made by those skilled in the art without departing from the spirit of the present invention. Modifications and variations are possible. Such modifications and variations are intended to fall within the scope of the invention and the appended claims.

본 발명에 따른 반도체 소자의 폴리 실리콘 배선 형성 방법은 비정질 실리콘의 결정화에 필요한 열처리 온도 및 열처리 시간을 크게 줄일 수 있어서 반도체 소자 제조 공정의 써멀 버짓을 줄일 수 있고 반도체 소자의 생산성을 향상시키는 효과가 있다. 또한, 본 발명에 따른 폴리 실리콘 배선 형성 방법은 폴리 실리콘 배선층과 그 하부 실리콘층 사이의 접촉 저항을 크게 줄일 수 있어서 반도체 소자의 동작 속도가 빨라지는 효과가 있다.The method of forming a polysilicon wire of a semiconductor device according to the present invention can greatly reduce the heat treatment temperature and heat treatment time required for crystallization of amorphous silicon, thereby reducing the thermal budget of the semiconductor device manufacturing process and improving the productivity of the semiconductor device. . In addition, the method for forming a polysilicon wire according to the present invention can greatly reduce the contact resistance between the polysilicon wire layer and the lower silicon layer, thereby increasing the operation speed of the semiconductor device.

Claims (10)

반도체 소자의 배선 형성 방법에 있어서,In the wiring formation method of a semiconductor element, 반도체 기판 상에 상기 반도체 소자를 이루는 트랜지스터를 형성하는 단계;Forming a transistor constituting the semiconductor device on a semiconductor substrate; 상기 트랜지스터 상에 절연층을 형성하는 단계;Forming an insulating layer on the transistor; 상기 절연층을 선택적으로 제거하여 상기 트랜지스터의 소정의 영역을 노출시키는 컨택 홀을 형성하는 단계;Selectively removing the insulating layer to form a contact hole exposing a predetermined region of the transistor; 상기 절연층 및 상기 컨택 홀 상에 도핑된 비정질 실리콘층을 형성하는 단계;Forming a doped amorphous silicon layer on the insulating layer and the contact hole; 상기 비정질 실리콘층 상에 금속층을 형성하는 단계; 및Forming a metal layer on the amorphous silicon layer; And 폴리 실리콘 배선층을 형성하기 위하여 상기 금속층을 촉매로 하여 상기 비정질 실리콘층을 결정화시키는 단계Crystallizing the amorphous silicon layer using the metal layer as a catalyst to form a polysilicon wiring layer 를 포함하는 것을 특징으로 하는 방법.Method comprising a. 제1항에 있어서,The method of claim 1, 상기 금속층은 Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu 중 어느 하나 또는 둘 이상의 금속을 포함하는 것을 특징으로 하는 방법.The metal layer is Ni, Al, Ti, Ag, Au, Co, Sb, Pd, Cu characterized in that it comprises any one or two or more metals. 제1항에 있어서,The method of claim 1, 상기 금속층은 화학증착법을 이용하여 형성하는 것을 특징으로 하는 방법.The metal layer is formed using a chemical vapor deposition method. 제3항에 있어서,The method of claim 3, 상기 금속층은 원자층 단위 증착법(atomic layer deposition)법을 이용하여 형성하는 것을 특징으로 하는 방법.The metal layer is formed by using atomic layer deposition (atomic layer deposition) method. 제1항에 있어서,The method of claim 1, 상기 금속층의 두께는 상기 비정질 실리콘층의 도핑 농도 및 두께에 따라 결정되는 것을 특징으로 하는 방법.The thickness of the metal layer is determined according to the doping concentration and the thickness of the amorphous silicon layer. 제1항에 있어서,The method of claim 1, 상기 열처리 단계에서의 열처리 온도는 400 내지 700℃인 것을 특징으로 하는 방법The heat treatment temperature in the heat treatment step is characterized in that 400 to 700 ℃ 제1항에 있어서,The method of claim 1, 상기 열처리 단계에서의 열처리 시간은 열처리 온도 및 상기 비정질 실리콘층의 도핑 농도에 따라 결정되는 것을 특징으로 하는 방법.The heat treatment time in the heat treatment step is determined according to the heat treatment temperature and the doping concentration of the amorphous silicon layer. 제7항에 있어서,The method of claim 7, wherein 상기 열처리 시간은 1 내지 10 시간인 것을 특징으로 하는 방법.The heat treatment time is 1 to 10 hours. 제1항에 있어서,The method of claim 1, 상기 열처리 단계에서의 열처리 분위기는 Ar, Ne, He, N2 가스를 포함하는 불활성 가스 분위기, O2, N2O, H2O, 오존 가스를 포함하는 산화성 가스 분위기 및 H2, NH3 가스를 포함하는 같은 환원성 가스 분위기 중 적어도 하나인 것을 특징으로 하는 방법.Heat treatment atmosphere in the heat treatment step is Ar, Ne, He, N 2 Inert gas atmosphere containing gas, O 2 , N 2 O, H 2 O, oxidizing gas atmosphere containing ozone gas and H 2 , NH 3 At least one of the same reducing gas atmosphere comprising a gas. 제1항에 있어서,The method of claim 1, 상기 열처리 단계에서 상기 폴리 실리콘 배선층과 그 하부 실리콘층의 경계 영역에 금속 실리사이드층이 형성되는 것을 특징으로 하는 방법.And a metal silicide layer is formed in a boundary region between the polysilicon wiring layer and a lower silicon layer in the heat treatment step.
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