KR100859507B1 - 디더링 장치 및 디더링 방법 - Google Patents

Abstract

발명은 시간적 규칙성이 배제된 디더링 장치 및 방법에 관한 것이다.

본 발명의 디더링 방법에 따르면, n 비트의 입력 화상 데이터 중 하위 m 비트와 랜덤하게 발생된 m 비트의 난수 데이터를 비교하여, 비교 결과에 따라 프레임 단위로 상위 (n-m) 비트인 제1 데이터 또는 상기 제1 데이터 보다 1이 큰 제2 데이터를 결정한다.

입력 화상 데이터의 하위 비트와 난수를 비교하여 비교 결과에 따라 일정한 확률을 가지는 디더링 알고리즘을 적용하기 때문에, 시간적인 규칙성을 갖는 디더링 알고리즘으로 인한 이상 표시 특성을 해결할 수 있다

디더링, 난수, 확률, 액정표시장치

Description

디더링 장치 및 디더링 방법{A DITHERING APPARATUS AND DITHERING METHOD}

도 1은 인접 픽셀 끼리 서로 데이터가 다른 모자이크 무늬의 데이터의 예를 나타내는 도면이다.

도 2는 도1에 도시한 데이터에 대하여 종래의 방법으로 디더링을 수행한 결과를 나타내는 도면이다.

도 3은 본 발명의 실시예에 따른 액정 표시 장치를 나타내는 도면이다. ]

도 4는 본 발명의 실시예에 따른 디더링 알고리즘이 적용된 타이밍 제어기를 나타내는 도면이다.

도 5는 도 4의 난수 발생기의 하나의 예를 나타내는 도면이다.

본 발명은 디더링 장치 및 디더링 방법에 관한 것으로서, 특히 시간적 규칙성이 배제된 디더링 장치 및 디더링 방법에 관한 것이다.

액티브 매트릭스형 액정 표시 장치와 같은 디스플레이 장치에서는 그래픽 데이터 발생장치로부터 제공되는 색신호에 따라 표시 동작이 이루어지고 있다. 이러한 데이터 발생 장치는 색신호로서 디지털 데이터를 제공하는데, 통상 액정표시장 치내의 하나의 화소에는 6비트의 디지털 데이터가 할당된다. 즉, 레드(R), 그린(G),블루(B) 각 색은 {2 }^{6}=64 개의 표시(계조) 레벨을 가지며, 3개의 화소를 기본단위로 하여 262144(

) 가지의 컬러수가 구현될 수 있다.

그러나, 최근 멀티미디어 환경이 구축되면서 개인용 컴퓨터 또는 이와 유사한 기기의 디스플레이 장치가 보다 큰 컬러 수를 표시할 것이 요구되고 있다. 이에 따라, 6 비트 이상의 색신호 데이터를 제공하는 그래픽 발생 장치가 등장하고 있다. 그러나, 보다 큰 컬러 수의 표시를 위해서는 그래픽 데이터 발생 장치뿐만 아니라 액정 표시 장치와 같은 디스플레이 장치의 성능이 또한 개선되어야 한다. 예를 들어, 액정 표시 장치의 데이터 구동부로서 사용되는 소스 드라이버 집적회로의 단자수가 증가해야 하며, 내부 회로의 데이터 버스 라인도 증가해야 한다. 그러나, 이렇게 될 경우에는 디스플레이 장치의 제조 비용이 증가하는 문제점이 있다.

이와 같은 문제점을 극복하기 위해 종래에는 예컨대, 사용자가 입력하는 8 비트의 데이터 중 하위(LSB) 2 비트를 프레임 디더링(dithering)함으로써 6 비트 드라이버 IC(integrated circuit)로 풀 컬러를 표현하는 방법을 사용하였다. 구체적으로 4 프레임 동안에 입력되는 상위(MSB) 6 비트와 이 상위 6 비트에 "1"을 더한 값을 소정의 비율로 타이밍 제어기에서 출력되도록 하는 프레임 디더링 방법이 사용되었다.

예를 들어 '10011011' 8 비트 데이터가 입력되었을 때, 타이밍 제어기는 제1 프레임 시간에서는 10011100, 제2 프레임 시간에서는 10011100, 제3 프레임 시간에서는 10011000, 제4 프레임 시간에서는 10011100으로 변환시킨 다음, 이 중 하위 2 비트가 00이므로 상위 6 비트만을 6 비트 드라이버 IC로 출력하게 하였다. 이를 10진수로 환산하면 입력 값이 155이고 이를 4 프레임 동안 156, 156, 152, 156에 해당하는 휘도로 LCD를 표시하게 하므로 사람 눈에서는 잔상효과로 4 프레임의 평균치인 (156+156+152+156)/4 = 155 가 되어 입력과 동일한 계조를 느낄 수 있게 되는 것이다.

위 내용을 보다 일반화시켜 설명하면, 하위 2 비트가 11인 8비트의 데이터가 타이밍 제어기에 입력되면, 타이밍 제어기는 입력된 8 비트의 데이터를 제1 프레임시에는 DATA[7:0]-11+100, 제2 프레임시에는 DATA[7:0]-11+100, 제3 프레임시에는 DATA[7:0]-11+000, 제4 프레임시에는 DATA[7:0]-11+100으로 변경한다.

이때, DATA[7:0]-LSB[1:0]+000 → P, DATA[7:0]-LSB[1:0]+100 → P' (여기서, DATA[7:0]은 입력되는 8 비트의 데이터, LSB[1:0]은 하위 2 비트의 데이터를 의미한다.) 라고 정의하면 입력되는 데이터의 하위 2 비트에 따라 타이밍 제어기는 표1과 같은 데이터 처리가 가능하다.

LSB[1:0]	제1 프레임	제2 프레임	제3 프레임	제4 프레임
00	P	P	P	P
01	P	P	P'	P
10	P'	P	P'	P
11	P'	P'	P	P'

이렇게 함으로써, 6 비트의 데이터 드라이버 IC를 사용하여 8 비트의 데이터 처리를 행하는 디스플레이 장치를 만들 수 있다.

그러나, 이러한 디더링 알고리즘으로 액정표시장치와 같은 디스플레이 장치를 구동하였을 때는 다음과 같은 문제점이 발생되었다.

예를 들어 도1에 도시한 바와 같이 인접 화소끼리 서로 데이터가 다른 모자이크 무늬의 데이터가 공급된 경우에는, 예컨대 표1에 도시한 바와 같은 종래의 디더링 알고리즘을 사용한 경우 도2에 도시한 바와 같이 데이터가 출력된다. 이 경우에는 각 프레임(시간)별로 빗금 친 부분이 흔들려 화질이 저하된다는 문제점이 발생한다.

이와 같은 현상은 디더링 알고리즘이 시간적으로 일정한 주기의 규칙성을 갖기 때문에 발생하는 문제점이다.

본 발명이 이루고자 하는 기술적 과제는 이와 같은 문제점을 해결하기 위한 것으로서, 시간적인 규칙성을 배제할 수 있는 디더링 알고리즘을 사용한 디더링 장치 및 디더링 방법을 제공하기 위한 것이다.

이와 같은 목적을 달성하기 위한 본 발명의 특징에 따른 디더링 장치는 n 비트의 입력 화상 데이터에 대하여 디더링을 수행하는 디더링 장치로서,

m 비트의 난수 데이터를 발생시키는 난수 발생기; 상기 n 비트의 입력 화상 데이터 중 m 비트의 하위 데이터와 상기 난수 발생기로부터 출력되는 난수 데이터를 비교하는 비교기; 및 상기 비교기의 출력 신호를 수신하여, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 크거나 같으면 상기 입력 화상 데이터 중 상기 (n- m) 비트의 데이터인 제1 데이터를 출력하고, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 작으면 상기 제1 데이터 보다 1이 큰 제2 데이터를 출력하는 변환기를 포함한다.

또한, 본 발명의 특징에 따른 디더링 방법은 n 비트의 입력 화상 데이터에 대하여 디더링을 수행하는 디더링 방법으로서,

상기 n 비트의 입력 화상 데이터 중 하위 m 비트에 따라 (n-m) 비트의 상위 데이터인 제1 데이터 또는 제1 데이터 보다 1이 큰 제2 데이터를 출력하며, 상기 제1 데이터 또는 제2 데이터가 표시될 확률이 상기 m 비트에 따라 결정되는 것을 특징으로 한다.

여기서, 상기 디더링 방법은

m 비트의 난수 데이터를 발생시키는 단계; 상기 n 비트의 입력 화상 데이터 중 m 비트의 하위 데이터와 상기 난수 데이터를 비교하는 단계; 및 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 크거나 같으면 상기 제1 데이터를 출력하고, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 작으면 상기 제2 데이터를 출력하는 단계를 포함한다.

또한, 본 발명의 특징에 따른 액정표시장치는 n 비트의 입력 화상 데이터에 대하여 디더링을 수행하는 액정표시장치로서,

다수의 게이트선과, 상기 게이트선과 교차하는 다수의 데이터선, 상기 게이트선 및 데이터선에 의해 둘러싸인 영역에 형성되며 각각 상기 게이트선 및 데이터선에 연결되어 있는 박막 트랜지스터를 가지는 행렬 형태로 배열된 다수의 화소를 포함하는 액정 표시 장치 패널; 상기 n 비트의 입력 화상 데이터와 동기 신호를 수신하여 상기 입력 화상 데이터 중 하위 m 비트의 데이터와 랜덤하게 발생된 m 비트의 난수 데이터와 비교하여, 비교 결과에 따라 프레임 단위로 상위 (n-m) 비트인 제1 데이터 또는 상기 제1 데이터 보다 1이 큰 제2 데이터를 보정된 데이터 값으로서 출력하는 타이밍 제어기; 상기 게이트선에 주사신호를 순차적으로 공급하는 게이트 구동부; 및 상기 타이밍 제어기로부터 출력되는 보정된 데이터에 대응하는 데이터 전압을 상기 데이터선으로 공급하는 데이터 구동부를 포함한다.

이하에서는 본 발명의 실시예를 상세히 설명한다.

본 발명에서는 n 비트의 입력 화상 데이터 (DATA[n-1:0])를 디더링하여 표시하는 경우 입력 화상 데이터의 하위 m 비트에 따라 (n-m) 비트의 상위 비트로 구성되는 데이터(P) 또는 이 상위 데이터보다 1이 큰 데이터(P'= P+1)가 표시되도록 한다. 이때, P 또는 P'의 데이터 표시는 일정한 시간적 규칙성에 의해 결정되는 것이 아니라, 하위 m 비트와 난수와의 비교를 통해 일정한 확률값을 갖도록 결정된다.

이하에서는 8 비트의 입력 화상 데이터를 하위 2 비트의 데이터를 이용하여 디더링하는 방법을 예로서 설명한다.

본 발명의 실시예는 하위 2 비트에 기초하여 임의의 프레임에서의 P(입력화상에서 하위 2 비트를 제거한 데이터) 또는 P'(=P+1)가 될 확률을 표2와 같이 결정하고, 실제 P 또는 P'가 발생되는 경우는 랜덤하게 하여 시간적인 규칙성을 제거한다.

LSB[1:0]	P 확률(%)	P' 확률(%)
00	100	0
01	75	25
10	50	50
11	25	75

즉, 본 발명의 실시예에 따르면, 하위 비트에 따라 P 또는 P'가 나올 확률만을 일정하게 정하고, P 또는 P'가 발생하는 경우는 랜덤하게 한다.

도3은 본 발명의 실시예에 따른 액정 표시 장치를 나타내는 도면이다.

도3에 도시한 바와 같이, 본 발명의 실시예에 따른 액정 표시 장치는 액정 표시 장치 패널(100), 게이트 구동부(200), 데이터 구동부(300) 및 타이밍 제어기(400)를 포함한다.

액정 표시 장치 패널(100)에는 게이트 온 신호를 전달하기 위한 다수의 게이트선(G1, G2,G3, ..., Gn)이 형성되어 있으며, 화상 신호를 나타내는 데이터 전압을 전달하기 위한 데이터선(D1, D2, ..., Dm)이 형성되어 있다. 게이트선과 데이터선에 의해 둘러싸인 영역은 각각 화소를 이루며, 각 화소는 게이트선과 데이터선에 각각 게이트 전극 및 소스 전극이 연결되는 박막 트랜지스터(T)와 박막 트랜지스터(T)의 드레인 전극에 연결되는 화소 캐패시터(Cl)를 포함한다.

타이밍 제어기(400)는 본 발명의 실시예에 따른 디더링 알고리즘을 수행하며, 그래픽 제어기로부터 8 비트의 화상 데이터 신호(DATA[7:0])와 동기 신호를 수신하여 하위 2 비트의 데이터를 랜덤하게 발생한 2 비트의 난수 데이터와 비교하 여, 비교 결과에 따라 프레임 단위로 상위 6비트의 값(P) 또는 상위 6 비트의 값에 1을 더한 값(P')을 보정된 데이터 값(DATA'[5;0])으로서 출력한다.

게이트 구동부(200)는 게이트 선에 순차적으로 게이트 온 전압을 인가하여, 게이트 온 전압이 인가된 게이트선에 게이트 전극이 연결되는 박막 트랜지스터를 턴온시킨다.

데이터 드라이버(300)는 타이밍 제어기(400)로부터 출력되는 보정된 데이터 값(DATA'[5:0])을 수신한 후, 보정된 데이터 값에 대응하는 데이터 전압을 각각 데이터선에 인가한다.

도4는 본 발명의 실시예에 따른 디더링 알고리즘이 적용된 타이밍 제어기를 나타내는 도면이다.

도4에 도시한 바와 같이, 본 발명의 실시예에 따른 타이밍 제어기(400)는 난수 발생기(410), 비교기(420) 및 변환기(430)를 포함한다.

난수 발생기(410)는 2 비트의 난수 데이터(RN[1:0])를 발생시키고, 비교기(420)는 그래픽 제어기로부터 입력되는 8 비트의 화상 데이터 중 하위 2 비트 데이터(LSB[1:0])와 난수 발생기로부터 출력되는 난수 데이터(RN[1:0])를 비교한다.

변환기(430)는 비교기(420)의 출력신호를 수신하여 난수 데이터(RN[1:0])가 하위 2 비트 데이터(LSB[1:0]) 보다 작으면 P'(즉, 상위 6 비트 데이터에 1을 더한 값)를 출력하도록 하고, 난수 데이터(RN[1:0])가 하위 데이터(LSB[1:0]) 보다 크거나 같으면 P(즉, 상위 6 비트 데이터)를 출력하도록 한다.

이와 같이, 본 발명의 실시예에 따르면 입력 화상 데이터의 하위 데이터와 난수 발생기로부터 발생되는 난수 데이터를 비교하여 임의의 프레임에서 P 또는 P'값을 출력하기 때문에, P 또는 P'가 출력되는 확률은 입력 화상 데이터의 하위 데이터에 의해 결정(난수 발생기로부터 난수가 나올 확률은 같다고 가정)되고 P 또는 P'가 출력되는 경우의 수는 시간적인 규칙성이 없이 랜덤하게 출력된다.

도5는 도4의 난수 발생기의 예를 나타내는 도면이다.

도5에 도시한 바와 같이, 본 발명의 실시예에 따른 난수 발생기는 직렬로 연결되는 다수의 쉬프트 레지스터(SR1, SR2, ...SRi), 배타적 오어 게이트(414, 416a, 416b, 417a, 417b, 418a, 418b)를 포함한다.

쉬프트 레지스터(SR1, SR2, ..., SRi)는 픽셀 클록(PCLK)에 동기되며 배타적 오어 게이트(414)로부터 입력되는 값을 쉬프트 한다.

배타적 오어 게이트(414)는 임의의 두 쉬프트 레지스터(SR5, SRi)의 출력 값에 대하여 배타적 오어 연산을 수행하고, 연산 결과를 쉬프트 레지스터(SR1)에 출력한다.

배타적 오어 게이트(416a, 416b)는 각각 임의의 쉬프트 레지스터의 출력 값에 대하여 배타적 오어 연산을 수행하고, 연산된 결과를 레드 데이터의 난수 데이터(R_R[0], R_R[1])로서 출력한다. 마찬가지로 배타적 오어 게이트(417a, 417b; 418a, 418b)는 각각 임의의 쉬프트 레지스터의 출력 값에 대하여 배타적 오어 연산을 수행하고, 연산된 결과를 그린 데이터의 난수 데이터(R_G[0], R_G[1])와 블루 데이터의 난수 데이터(R_B[0], R_B[1])로서 출력한다.

일반적으로 배타적 오어 게이트의 출력 값이 0 또는 1이 될 확률은 50%이므로, 소정의 시간 경과 후 임의의 시간에서의 출력 값 예측이 불가능하게 된다.

이에 따라 각 쉬프트 레지스터에 저장된 정보 예측이 거의 불가능하고 이중 임의의 두 쉬프트 레지스터의 값에 대하여 배타적 오어 연산을 한 값은 더욱 예측이 어려워지게 된다. 즉, 랜덤한 R_R[1:0],R_G[1:0],R_B[1:0]를 발생시킬 수 있게 되는 것이다.

이상에서는 본 발명의 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니며 그 외의 다양한 변형이나 변경이 가능한 것은 물론이다.

예컨대, 본 발명의 실시예에서는 액정 표시 장치를 예로서 설명하였으나, 그 외의 디스플레이 장치에서도 물론 사용가능하다. 또한, 본 발명의 실시예에서는 타이밍 제어기에 본 발명의 실시예에 따른 디더링 알고리즘이 적용된 예를 설명하였으나, 위에서 설명한 디더링 알고리즘을 독립적인 디더링 장치를 통해 구현할 수도 있다.

또한, 본 발명의 실시예에서는 8 비트의 입력 화상 데이터 중 하위 2 비트를 이용하여 디더링 알고리즘을 수행하는 것을 예로서 설명하였으나, n 비트의 화상 데이터 중 하위 m 비트를 이용하여 디더링 알고리즘을 수행할 수도 있으며 이에 대한 내용은 위에서 언급한 사항으로부터 본 발명이 속하는 기술분야의 당업자라면 쉽게 알 수 있는 내용이기 때문에 중복되는 설명은 생략한다

이상에서 설명한 바와 같이 본 발명에 따르면, 입력 화상 데이터의 하위 비트와 난수를 비교하여 비교 결과에 따라 일정한 확률을 가지는 디더링 알고리즘을 적용하기 때문에, 시간적인 규칙성을 갖는 디더링 알고리즘으로 인한 이상 표시 특성을 해결할 수 있다.

Claims (6)

1. n 비트의 입력 화상 데이터에 대하여 디더링을 수행하는 디더링 장치에 있어서,

   m 비트의 난수 데이터를 발생시키는 난수 발생기;

   상기 n 비트의 입력 화상 데이터 중 m 비트의 하위 데이터와 상기 난수 발생기로부터 출력되는 난수 데이터를 비교하는 비교기; 및

   상기 비교기의 출력 신호를 수신하여, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 크거나 같으면 상기 입력 화상 데이터 중 상기 (n-m) 비트의 데이터인 제1 데이터를 출력하고, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 작으면 상기 제1 데이터 보다 1이 큰 제2 데이터를 출력하는 변환기를 포함하며,

   상기 난수 발생기는

   픽셀 클록에 동기되며 직렬로 연결되는 다수의 쉬프트 레지스터;

   상기 다수의 쉬프트 레지스터 중 두 개의 쉬프트 레지스터의 값에 대하여 배타적 논리합 연산을 수행하여, 연산 결과를 상기 다수의 쉬프트 레지스터 중 첫 번째 쉬프트 레지스터에 출력하는 제1 배타적 오어 게이트; 및

   각각 상기 다수의 쉬프트 레지스터 중 두 개의 쉬프트 레지스터의 값에 대하여 배타적 논리합 연산을 수행하여 상기 난수 데이터를 출력하는 m 개의 제2 배타적 오어 게이트를 포함하는 디더링 장치.
2. 삭제
3. n 비트의 입력 화상 데이터에 대하여 디더링을 수행하는 디더링 방법에 있어서,

   m 비트의 난수 데이터를 발생시키는 단계;

   상기 n 비트의 입력 화상 데이터 중 m 비트의 하위 데이터와 상기 난수 데이터를 비교하는 단계; 및

   상기 난수 데이터가 상기 m 비트의 하위 데이터보다 크거나 같으면, 상기 n 비트의 입력 화상 데이터 중 하위 m 비트에 따라 (n-m) 비트의 상위 데이터인 제1 데이터를 출력하고, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 작으면 상기 제1 데이터보다 1이 큰 제2 데이터를 출력하는 단계를 포함하며,

   상기 제1 데이터 또는 상기 제2 데이터가 표시될 확률이 상기 m 비트에 따라 결정되되,

   상기 난수 데이터를 발생시키는 난수 발생기는,

   픽셀 클록에 동기되며 직렬로 연결되는 다수의 쉬프트 레지스터;

   상기 다수의 쉬프트 레지스터 중 두 개의 쉬프트 레지스터의 값에 대하여 배타적 논리합 연산을 수행하여, 연산 결과를 상기 다수의 쉬프트 레지스터 중 첫 번째 쉬프트 레지스터에 출력하는 제1 배타적 오어 게이트; 및

   각각 상기 다수의 쉬프트 레지스터 중 두 개의 쉬프트 레지스터의 값에 대하여 배타적 논리합 연산을 수행하여 상기 난수 데이터를 출력하는 m 개의 제2 배타적 오어 게이트를 포함하며,

   상기 m 비트는 상기 m개의 제2 배타적 오어 게이트의 출력에 의해 결정되는 것을 특징으로 하는 디더링 방법.
4. 삭제
5. n 비트의 입력 화상 데이터에 대하여 디더링을 수행하는 액정표시장치에 있어서,

   다수의 게이트선과, 상기 게이트선과 교차하는 다수의 데이터선, 상기 게이트선 및 데이터선에 의해 둘러싸인 영역에 형성되며 각각 상기 게이트선 및 데이터선에 연결되어 있는 박막 트랜지스터를 가지는 행렬 형태로 배열된 다수의 화소를 포함하는 액정 표시 장치 패널;

   상기 n 비트의 입력 화상 데이터와 동기 신호를 수신하여 상기 입력 화상 데이터 중 하위 m 비트의 데이터와 랜덤하게 발생된 m 비트의 난수 데이터를 비교하여, 비교 결과에 따라 프레임 단위로 상위 (n-m) 비트인 제1 데이터 또는 상기 제1 데이터 보다 1이 큰 제2 데이터를 보정된 데이터 값으로서 출력하는 타이밍 제어기;

   상기 게이트선에 주사신호를 순차적으로 공급하는 게이트 구동부; 및

   상기 타이밍 제어기로부터 출력되는 보정된 데이터에 대응하는 데이터 전압을 상기 데이터선으로 공급하는 데이터 구동부를 포함하고,

   상기 타이밍 제어기는 m 비트의 난수 데이터를 발생시키는 난수 발생기를 포함하며,

   상기 난수 발생기는,

   픽셀 클록에 동기되며 직렬로 연결되는 다수의 쉬프트 레지스터;

   상기 다수의 쉬프트 레지스터 중 두 개의 쉬프트 레지스터의 값에 대하여 배타적 논리합 연산을 수행하여, 연산 결과를 상기 다수의 쉬프트 레지스터 중 첫 번째 쉬프트 레지스터에 출력하는 제1 배타적 오어 게이트; 및

   각각 상기 다수의 쉬프트 레지스터 중 두 개의 쉬프트 레지스터의 값에 대하여 배타적 논리합 연산을 수행하여 상기 난수 데이터를 출력하는 m 개의 제2 배타적 오어 게이트를 포함하는 액정 표시 장치.
6. 제5항에 있어서,

   상기 타이밍 제어기는

   m 비트의 난수 데이터를 발생시키는 난수 발생기;

   상기 n 비트의 입력 화상 데이터 중 m 비트의 하위 데이터와 상기 난수 발생기로부터 출력되는 난수 데이터를 비교하는 비교기; 및

   상기 비교기의 출력 신호를 수신하여, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 크거나 같으면 상기 제1 데이터를 출력하고, 상기 난수 데이터가 상기 m 비트의 하위 데이터보다 작으면 상기 제2 데이터를 출력하는 변환기를 더 포함하는 액정표시장치.

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