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KR100849180B1 - 게이트 실리사이드를 갖는 반도체소자의 제조방법 - Google Patents

게이트 실리사이드를 갖는 반도체소자의 제조방법 Download PDF

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KR100849180B1 KR1020070003268A KR20070003268A KR100849180B1 KR 100849180 B1 KR100849180 B1 KR 100849180B1 KR 1020070003268 A KR1020070003268 A KR 1020070003268A KR 20070003268 A KR20070003268 A KR 20070003268A KR 100849180 B1 KR100849180 B1 KR 100849180B1
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Abstract

게이트 실리사이드를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역 상에 차례로 적층된 실리콘 패턴 및 희생 패턴을 형성한다. 이때, 상기 희생 패턴은 저마늄 원소(Ge element)를 갖는 물질로 형성한다. 상기 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 게이트 스페이서를 형성한다. 상기 희생 패턴을 제거하여 상기 실리콘 패턴의 상부면을 노출시킨다. 상기 실리콘 패턴 상에 게이트 실리사이드를 형성한다.

Description

게이트 실리사이드를 갖는 반도체소자의 제조방법{Fabrication method of a semiconductor device having gate silicide}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 타나낸 단면도들이다.
도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 타나낸 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 실리사이드 를 갖는 반도체소자의 제조방법에 관한 것이다.
반도체 소자는 모스 트랜지스터와 같은 개별소자(discrete device)를 스위칭 소자로 널리 채택하고 있다. 상기 반도체 소자의 집적도가 증가함에 따라, 상기 모스 트랜지스터는 점점 스케일 다운되고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과(short channel effect)가 발생한다. 상기 채널 길 이의 감소는 게이트 전극의 좁은 폭으로 이어진다. 이에 따라, 상기 게이트 전극의 전기적인 저항은 증가한다. 결과적으로, 상기 게이트 전극의 저항(R)은 물론 게이트 커패시턴스(C)가 증가한다. 이 경우에, 상기 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)는 RC 지연시간(Resistance-Capacitance delay time)에 기인하여 느려진다.
상기 게이트 전극의 전기적인 저항을 감소시키는 방법이 미국특허 제6,271,133 B1호에 "얕은 접합 초미세 선폭 소자 제조를 위한 최적화된 코발트/타이타늄 샐리사이드 방법(Optimized Co/Ti-Salicide scheme for shallow junction deep sub-micron device fabrication)"이라는 제목으로 림 등(Lim et al.)에 의해 개시된 바 있다. 림 등에 따르면, 반도체기판에 차례로 적층된 폴리 실리콘막 패턴 및 타이타늄 질화막 패턴을 형성하고, 상기 차례로 적층된 폴리 실리콘막 패턴 및 상기 타이타늄 질화막 패턴의 측벽 상에 게이트 스페이서를 형성한다. 상기 게이트 스페이서를 갖는 반도체기판 상에 타이타늄 막을 형성하고, 급속 열처리 공정을 진행하여 타이타늄 실리사이드로 이루어진 소스/드레인 실리사이드를 형성한다. 이때, 상기 타이타늄 질화막 패턴은 상기 폴리 실리콘막 패턴 및 상기 타이타늄 막이 반응하여 실리사이드가 형성되는 것을 방지하는 실리사이드 장벽막(barrier layer) 역할을 한다. 이어서, 미반응된 타이타늄 막 및 상기 타이타늄 질화막 패턴을 제거한다. 계속 해서, 코발트 막을 증착하고 열처리하여 코발트 실리사이드로 이루어진 게이트 실리사이드를 형성한다. 상기 타이타늄 질화막 패턴을 완전히 제거하는 것은 쉽지 않다. 그 이유는 좁은 선폭의 게이트 전극을 갖는 반도체소자의 제조에 대 구경화된 반도체 웨이퍼를 사용하기 때문이다. 만일, 상기 타이타늄 질화막 패턴이 완전히 제거되지 않고 잔존하는 상태에서 게이트 실리사이드 형성공정을 진행한다면, 잔존하는 타이타늄 질화막 패턴은 게이트 실리사이드 형성을 방해할 수 있다. 그 결과, 게이트 전극의 전기적 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 실리사이드를 갖는 반도체소자의 제조방법들을 제공하는데 있다.
본 발명의 실시예들은 게이트 실리사이드를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역 상에 차례로 적층된 실리콘 패턴 및 희생 패턴을 형성한다. 이때, 상기 희생 패턴은 저마늄 원소(Ge element)를 갖는 물질로 형성한다. 상기 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 게이트 스페이서를 형성한다. 상기 희생 패턴을 제거하여 상기 실리콘 패턴의 상부면을 노출시킨다. 상기 실리콘 패턴 상에 게이트 실리사이드를 형성한다.
본 발명의 몇몇 실시예에서, 상기 소자분리막을 형성하는 것은 상기 반도체기판에 트렌치 영역을 형성하고, 상기 트렌치 영역 내벽의 표면에 절연성 라이너를 형성하고, 상기 절연성 라이너 상에 상기 트렌치 영역을 채우는 트렌치 절연막을 형성하는 것을 포함할 수 있다.
다른 실시예에서, 상기 희생 패턴은 저마늄 막 또는 실리콘 저마늄 막으로 형성할 수 있다.
또 다른 실시예에서, 상기 게이트 스페이서를 형성하는 것은 상기 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 내측 스페이서를 형성하고, 상기 내측 스페이서를 갖는 반도체기판 상에 화학기상증착법을 이용하여 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하는 것을 포함할 수 있다.
더 나아가, 상기 내측 스페이서를 형성한 후에, 상기 실리콘 패턴, 상기 내측 스페이서 및 상기 소자분리막을 이온주입마스크로 이용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디 영역을 형성하는 것을 더 포함할 수 있다.
또한, 상기 게이트 스페이서를 형성한 후에, 상기 희생 패턴, 상기 게이트 스페이서 및 상기 소자분리막을 이온주입 마스크로 하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 희생 패턴을 제거한 후에, 상기 실리콘 패턴의 상부면은 상기 게이트 스페이서의 상부면보다 낮은 레벨에 위치할 수 있다.
또 다른 실시예에서, 상기 게이트 실리사이드를 형성하는 동안에, 상기 실리콘 패턴 양 옆의 상기 활성영역에 소스/드레인 실리사이드를 형성하는 것을 더 포함할 수 있다.
상기 게이트 실리사이드 및 상기 소스/드레인 실리사이드를 형성하는 것은 상기 상부면이 노출된 상기 실리콘 패턴을 갖는 반도체기판 상에 금속막을 형성하고, 상기 금속막을 갖는 반도체기판에 대해 열처리 공정을 진행하여 실리사이드들을 형성하고, 미반응된 상기 금속막을 제거하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 게이트 스페이서를 형성한 후에, 상기 게이트 스페이서를 갖는 반도체기판 상에 절연성 마스크막을 형성하고, 상기 희생 패턴의 상부면이 노출될 때까지 상기 절연성 마스크막을 평탄화하여 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
또한, 상기 게이트 실리사이드를 갖는 반도체기판 상에 층간절연막을 형성하고, 상기 층간절연막 및 상기 마스크 패턴을 관통하여 상기 실리콘 패턴 양 옆의 상기 활성영역을 노출시키는 콘택 홀을 형성하고, 상기 콘택 홀에 의해 노출된 상기 활성영역에 소스/드레인 실리사이드를 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 게이트 실리사이드는 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나의 원소 및 실리콘 원소를 포함할 수 있다.
본 발명의 다른 실시예들에 따른 반도체소자의 제조방법은 반도체기판에 제1 활성영역 및 제2 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 제1 활성영역 상에 제1 실리콘 패턴을 형성함과 아울러 상기 제2 활성영역 상에 차례로 적층된 제2 실리콘 패턴 및 희생 패턴을 형성한다. 이때, 상기 희생 패턴은 저마늄 원소를 갖는 물질로 형성한다. 상기 제1 실리콘 패턴의 측벽 상에 제1 게이트 스페이서를 형성함과 아울러 상기 제2 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 제2 게이트 스페이서를 형성한다. 상기 희생 패턴을 제거하여 상기 제2 실리콘 패턴의 상부면을 노출시킨다. 상기 제1 실리콘 패턴 상에 제1 게이트 실리사 이드를 형성함과 아울러 상기 제2 실리콘 패턴 상에 제2 게이트 실리사이드를 형성한다.
본 발명의 몇몇 실시예에서, 상기 제1 활성영역은 앤모스 트랜지스터의 활성영역이고, 상기 제2 활성영역은 피모스 트랜지스터의 활성영역일 수 있다.
다른 실시예에서, 상기 제1 실리콘 패턴, 상기 제2 실리콘 패턴 및 상기 희생 패턴을 형성하는 것은 상기 제1 활성영역 및 상기 제2 활성영역 상에 실리콘 막을 형성하고, 상기 제2 활성영역 상의 상기 실리콘 막 상에 희생 막을 형성하고, 상기 제1 활성영역 상의 상기 실리콘 막을 패티닝함과 아울러 상기 제2 활성영역 상의 차례로 적층된 상기 실리콘 막 및 상기 희생막을 패터닝하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 실리콘 패턴, 상기 제2 실리콘 패턴 및 상기 희생 패턴을 형성하는 것은 상기 제1 활성영역 및 상기 제2 활성영역 상에 실리콘 막을 형성하고, 상기 제1 활성영역 상의 상기 실리콘 막 상에 하드 마스크를 형성하여 상기 제2 활성영역 상의 상기 실리콘 막을 노출시키고, 상기 에피택셜 성장 기술을 이용하여 상기 제2 활성영역 상의 상기 실리콘 막 상에 희생 막을 형성하고, 상기 하드 마스크를 제거하고, 상기 제1 활성영역 상의 상기 실리콘 막을 패티닝함과 아울러 상기 제2 활성영역 상의 차례로 적층된 상기 실리콘 막 및 상기 희생막을 패터닝하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 소자분리막을 형성하는 것은 상기 반도체기판에 트렌치 영역을 형성하고, 상기 트렌치 영역 내벽의 표면에 절연성 라이너를 형성하 고, 상기 절연성 라이너 상에 상기 트렌치 영역을 채우는 트렌치 절연막을 형성하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 희생 패턴은 저마늄 막 또는 실리콘 저마늄 막으로 형성할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 게이트 스페이서들을 형성하는 것은 상기 제1 실리콘 패턴 측벽 상에 제1 내측 스페이서를 형성함과 아울러 상기 제2 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 제2 내측 스페이서를 형성하고, 상기 제1 및 제2 내측 스페이서들을 갖는 반도체기판 상에 화학기상증착법을 이용하여 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하는 것을 포함할 수 있다.
더 나아가, 상기 제1 및 제2 내측 스페이서들을 형성한 후에, 상기 제1 실리콘 패턴 양 옆의 상기 제1 활성영역에 제1 도전형의 불순물 이온들을 주입하여 제1 엘디디 영역을 형성하고, 상기 제2 실리콘 패턴 양 옆의 상기 제2 활성영역에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 제2 엘디디 영역을 형성하는 더 포함할 수 있다.
또한, 상기 제1 및 제2 게이트 스페이서들을 형성한 후에, 상기 제1 실리콘 패턴 양 옆의 상기 제1 활성영역에 상기 제1 도전형의 불순물 이온들을 주입하여 제1 소스/드레인 영역을 형성하고, 상기 제2 실리콘 패턴 양 옆의 상기 제2 활성영역에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 제2 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 희생 패턴을 제거한 후에, 상기 제2 실리콘 패턴의 상부면은 상기 제2 게이트 스페이서의 상부면보다 낮은 레벨에 위치할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 게이트 실리사이드들을 형성하는 동안에, 상기 제1 실리콘 패턴 양 옆의 상기 제1 활성영역에 제1 소스/드레인 실리사이드를 형성하고, 상기 제2 실리콘 패턴 양 옆의 상기 제2 활성영역에 제2 소스/드레인 실리사이드를 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 게이트 실리사이드들 및 상기 제1 및 제2 소스/드레인 실리사이드들을 형성하는 것은 상기 상부면이 노출된 상기 제1 및 제2 실리콘 패턴들을 갖는 반도체기판 상에 금속막을 형성하고,
상기 금속막을 갖는 반도체기판에 대해 열처리 공정을 진행하여 상기 제1 활성영역의 상기 반도체기판, 상기 제2 활성영역의 상기 반도체기판, 상기 제1 실리콘 패턴, 및 제2 실리콘 패턴을 상기 금속막과 반응시키어 실리사이드들을 형성하고, 미반응된 상기 금속막을 제거하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 게이트 실리사이드들은 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나의 원소 및 실리콘 원소를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 나타낸 단면도들이고, 도 2a 내지 도 2d는 본 발명의 다른 실시예에 따른 반도체소자의 제조방법을 타나낸 단면도들이고, 도 3a 내지 도 3e는 본 발명의 또 다른 실시예에 따른 반도체소자의 제조방법을 타나낸 단면도들이다.
우선, 도 1a 내지 도 1g를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1a를 참조하면, 반도체기판(100)을 준비한다. 상기 반도체기판(100)은 단결정 실리콘 기판일 수 있다. 상기 반도체기판(100) 상에 상기 반도체기판(100)의 소정영역을 노출시키는 패드 마스크를 형성할 수 있다. 이어서, 상기 패드 마스크를 식각 마스크로 사용하여 상기 노출된 반도체기판을 이방성 식각하여 활성영역(106a)을 한정하는 트렌치 영역(102)을 형성할 수 있다. 상기 트렌치 영역(102)을 갖는 반도체기판을 열산화시키어 상기 트렌치 영역(102)의 내벽의 표면에 열산화막으로 이루어진 버퍼막(103)을 형성할 수 있다. 상기 버퍼막(103)을 형성하는 이유는 상기 트렌치 영역(102)을 형성하기 위한 이방성 식각 공정 동안 상기 반도 체기판(100)에 가해진 식각손상을 치유하기 위함이다. 상기 버퍼막(103)을 갖는 반도체기판의 전면 상에 절연성 라이너(104)를 형성할 수 있다. 상기 절연성 라이너(104)는 실리콘 질화막으로 형성할 수 있다. 상기 절연성 라이너(104)을 형성하는 이유는 후속 열공정을 진행하는 동안 상기 트렌치 영역(102)의 내벽이 추가로 열산화되는 것을 방지하기 위함이다. 상기 절연성 라이너(104) 상에 상기 트렌치 영역(102)을 채우는 트렌치 절연막(105)을 형성할 수 있다. 상기 트렌치 절연막(105)은 실리콘 산화막으로 형성할 수 있다. 상기 패드 마스크의 상부면이 노출될 때까지 상기 트렌치 절연막을 평탄화시킬 수 있다. 이어서, 상기 패드 마스크를 제거할 수 있다. 따라서, 상기 트렌치 영역(102)의 내벽 표면을 차례로 덮는 상기 버퍼막(103) 및 상기 절연성 라이너(104)와 아울러 상기 절연성 라이너(104) 상에 상기 트렌치 영역(102)을 채우는 상기 트렌치 절연막(105)으로 이루어진 소자분리막(106)을 형성할 수 있다.
도 1b를 참조하면, 상기 소자분리막(106)을 갖는 반도체기판 상에 게이트 유전막(110)을 형성할 수 있다. 상기 게이트 유전막(110)은 열산화막 또는 고유전막(high-k dielectric layer)일 수 있다. 상기 게이트 유전막(100) 상에 차례로 적층된 실리콘막 및 희생막을 형성할 수 있다. 상기 실리콘막은 도우프트 폴리실리콘막일 수 있다. 상기 희생막은 상기 실리콘막 및 상기 소자분리막(106)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 상기 희생막은 저마늄 원소(Ge element)를 포함하도록 형성할 수 있다. 예를 들어, 상기 희생막은 저마늄 막(Ge layer) 또는 실리콘 저마늄 막(SiGe layer)로 형성할 수 있다. 상기 희생막은 화학기상증착 법을 이용하여 형성하거나, 에피택셜 성장기술을 이용하여 형성할 수 있다. 상기 희생막 및 상기 실리콘막을 패터닝하여 차례로 적층된 실리콘 패턴(115) 및 희생 패턴(120)을 형성할 수 있다.
도 1c를 참조하면, 상기 실리콘 패턴(115) 측벽 및 상기 희생 패턴(120) 측벽 상에 내측 스페이서(125)를 형성할 수 있다. 상기 내측 스페이서(125)는 상기 희생 패턴(120)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 내측 스페이서(125)는 실리콘 산화막으로 형성할 수 있다. 상기 내측 스페이서(125)를 형성하는 것은 상기 차례로 적층된 상기 실리콘 패턴(115) 및 상기 희생 패턴(120)을 갖는 반도체기판에 대하여 열산화공정을 진행하여 상기 차례로 적층된 상기 실리콘 패턴(115) 및 상기 희생 패턴(120)의 노출된 표면들에 열산화막을 형성하고, 화학기상증착법을 이용하여 실리콘 산화막으로 이루어진 절연막을 형성하고, 상기 절연막 및 상기 열산화막을 이방성 식각하는 것을 포함할 수 있다. 상기 절연막은 저온산화막(LTO; low temperature oxide) 또는 중온산화막(MTO; medium temperature oxide)으로 형성할 수 있다.
한편, 상기 내측 스페이서(125)를 형성하는 동안에 상기 게이트 유전막(110)은 일부분이 식각될 수 있다.
상기 희생 패턴(120), 상기 내측 스페이서(125) 및 상기 소자분리막(106)을 이온주입 마스크로 이용하여 상기 활성영역(106a)에 제1 불순물 이온들(130)을 주입하여 엘디디(LDD; lightly doped drain) 영역(130a)을 형성할 수 있다. 상기 엘디디 영역(130a)은 N형 또는 P형 일 수 있다.
도 1d를 참조하면, 상기 내측 스페이서(125)를 갖는 반도체기판 상에 화학기상증착법을 이용하여 스페이서 절연막을 형성할 있다. 상기 스페이서 절연막은 상기 희생 패턴(120)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 스페이서 절연막은 실리콘 질화막으로 형성할 수 있다.
한편, 상기 스페이서 절연막을 형성하기 전에, 상기 내측 스페이서(125)를 갖는 반도체기판에 대하여 열산화공정을 진행하여 상기 활성영역(106a)의 노출된 표면에 열산화막을 형성할 수 있다.
상기 스페이서 절연막을 이방성 식각하여 상기 내측 스페이서(125)의 외측을 덮는 외측 스페이서(140)를 형성할 수 있다. 상기 내측 스페이서(125) 및 상기 외측 스페이서(140)는 게이트 스페이서(141)를 구성할 수 있다.
상기 게이트 스페이서(141), 상기 희생 패턴(120) 및 상기 소자분리막(106)을 이온주입마스크로 이용하여 상기 활성영역(106)에 제2 불순물 이온들(145)을 주입하여 소스/드레인 영역(145a)을 형성할 수 있다. 상기 소스/드레인 영역(145a)은 상기 엘디디 영역(130a)과 같은 도전형을 가질 수 있다. 따라서, 모스 트랜지스터가 형성될 수 있다.
도 1e를 참조하면, 상기 희생 패턴(도 1d의 120)을 제거하여 상기 실리콘 패턴(115)의 상부면을 노출시키는 개구부(147)를 형성할 수 있다. 다시 말하면, 상기 희생 패턴(도 1d의 120)은 상기 실리콘 패턴(115), 상기 소자분리막(106) 및 상기 게이트 스페이서(141)에 대하여 식각선택비를 갖는 물질로 형성되므로, 상기 희생 패턴(도 1d의 120)을 선택적으로 제거할 수 있다. 그 결과, 상기 실리콘 패턴(115) 의 상부면은 상기 게이트 스페이서(141)의 상부면보다 낮은 레벨에 위치할 수 있다. 그리고, 상기 희생 패턴(도 1d의 120)을 제거하면서 상기 소자분리막(106)이 식각되어 리세스되는 것을 방지할 수 있다.
상기 개구부(147)를 갖는 반도체기판의 표면을 세정하여 상기 소스/드레인 영역(145a)의 노출된 표면 및 상기 실리콘 패턴(115)의 노출된 표면 상에 잔존하는 자연산화막(native oxide layer) 및 오염입자들(contaminated particles)을 제거한다. 예를 들어, 상기 세정공정은 불산(HF)이 함유된 습식세정용액을 이용하여 1차 세정 후, 수산화암모늄(NH4OH), 과산화수소(H2O2) 및 순수(H2O)의 혼합용액을 이용한 2차 세정으로 나누어 수행할 수 있다.
상기 개구부(147)를 갖는 반도체기판 상에 금속막(150)을 형성할 수 있다. 상기 금속막(150)은 상기 개구부(147)를 채우도록 형성될 수 있다. 이와는 달리, 상기 금속막(150)은 상기 개구부(147)의 내벽을 따라 균일한 두께를 갖도록 형성할 수 있다. 상기 금속막(150)은 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나를 포함할 수 있다.
한편, 도면에 도시되지는 않았지만, 상기 금속막(150) 상에 캡핑막을 형성할 수 있다. 상기 캐핑막은 타이타늄 질화막으로 형성할 수 있다. 이 경우에, 상기 타이타늄 질화막은 상기 금속막(150)의 산화를 방지할 수 있다. 그러나, 상기 캐핑막의 형성은 생략될 수 있다.
도 1f를 참조하면, 상기 금속막(도 1e의 150)을 갖는 반도체기판에 대하여 열처리 공정을 진행하여 상기 실리콘 패턴(115) 및 상기 금속막(도 1e의 150)을 반응시키어 게이트 실리사이드(155g)를 형성함과 아울러 상기 활성영역(106a)의 상기 반도체기판(100) 및 상기 금속막(도 1e의 150)을 반응시키어 소스/드레인 실리사이드(155s)를 형성할 수 있다. 즉, 상기 실리콘 패턴(115) 상에 게이트 실리사이드(155g)를 형성함과 아울러 상기 소스/드레인 영역(145a)에 소스/드레인 실리사이드(155s)를 형성할 수 있다. 상기 게이트 실리사이드(155g) 및 상기 소스/드레인 실리사이드(155s)는 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나의 원소 및 실리콘 원소를 포함할 수 있다
상기 게이트 실리사이드(155g) 및 상기 소스/드레인 실리사이드(155s)를 형성하기 위한 상기 열처리 공정은 상기 금속막(도 1e의 150)이 니켈 원소(Ni element)를 포함하는 니켈 막인 경우 400℃ 내지 500℃의 온도에서 실시할 수 있다. 또한, 상기 열처리 공정은 1차 와 2차로 나누어 실시할 수도 있다. 이어서, 상기 열처리 공정에 의하여 미반응된 상기 금속막(도 1e의 150)을 제거할 수 있다.
상기 게이트 실리사이드(155g)는 균일한 두께를 갖도록 형성할 수 있다. 그리고, 상기 게이트 실리사이드(155g)는 평평한 바닥면을 갖도록 형성할 수 있다. 따라서, 상기 게이트 실리사이드(155g)의 저항 산포 특성을 개선할 수 있다.
앞에서 설명한 바와 같이 상기 게이트 스페이서(141)의 상부면이 상기 실리콘 패턴(115)의 상부면보다 높은 레벨에 위치하므로, 상기 게이트 실리사이 드(155g)의 과대성장을 억제할 수 있다. 즉, 상기 게이트 실리사이드(155g)는 상기 실리콘 패턴(115)과 실질적으로 동일한 폭을 갖도록 형성할 수 있다. 따라서, 상기 게이트 실리사이드(155g) 및 인접하는 다른 게이트 실리사이드 사이에 전기적 쇼트가 발생하는 것을 방지할 수 있다.
한편, 도 1e에서 설명한 상기 희생 패턴(도 1d의 120)을 제거하여 상기 실리콘 패턴(115)의 상부면을 노출시키는 상기 개구부(147)를 형성하는 공정에서, 상기 희생 패턴(도 1d의 120)이 완전히 제거되지 않더라도, 상기 게이트 실리사이드(155g)는 형성될 수 있다. 그 이유는 상기 희생 패턴(도 1d의 120)을 구성하는 물질이 실리사이드 형성을 방해하는 물질이 아니기 때문이다. 즉, 상기 희생 패턴(도 1d의 120)은 저마늄 원소를 포함하는 물질, 예를 들어 저마늄막 또는 실리콘 저마늄막이기 때문에, 상기 열처리 공정에 의해 상기 금속막(도 1e의 150) 및 상기 희생 패턴(도 1d의 120)이 반응하여 실리사이드가 형성될 수 있다. 따라서, 상기 희생 패턴(도 1d의 120)이 완전히 제거되지 않더라도 게이트 전극의 전기적 저항 특성이 저하되는 것을 방지할 수 있다.
도 1g를 참조하면, 상기 게이트 실리사이드(155g) 및 상기 소스/드레인 실리사이드(155s)를 갖는 반도체기판 상에 층간절연막(160)을 형성할 수 있다. 상기 층간절연막(160)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(160)을 관통하며 상기 소스/드레인 실리사이드(155s)에 전기적으로 접속하는 콘택 구조체(165)를 형성할 수 있다. 상기 게이트 실리사이드(155g) 및 상기 실리콘 패턴(115)은 실질적으로 동일한 폭을 갖도록 형성되므로, 상기 게이트 실리사이드(155g) 및 상기 콘택 구조체(165) 사이의 전기적 쇼트를 방지할 수 있다.
다음으로, 도 2a 내지 도 2d를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 도 1a 내지 도 1d에서 설명한 것과 동일한 방법들을 사용하여 모스 트랜지스터를 형성한다. 다음에, 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 절연성 마스크막(insulating mask layer)을 형성할 수 있다. 바람직하게는, 상기 절연성 마스크막은 상기 희생 패턴(120)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 절연성 마스크막은 실리콘 산화막으로 형성할 수 있다. 상기 절연성 마스크막을 평탄화시키어 상기 희생 패턴(120)을 노출시키는 마스크 패턴(260)을 형성할 수 있다. 그 결과, 적어도 상기 소스/드레인 영역(145a)은 상기 마스크 패턴(260)으로 덮여질 수 있다.
도 2b를 참조하면, 상기 희생 패턴(도 2a의 120)을 제거하여 상기 실리콘 패턴(115)을 노출시키는 개구부(263)를 형성할 수 있다. 그 결과, 상기 개구부(263)에 의해 노출된 상기 실리콘 패턴(115)의 상부면은 상기 게이트 스페이서(263)의 상부면보다 낮은 레벨에 위치할 수 있다.
상기 개구부(263)를 갖는 반도체기판 상에 금속막(265)을 형성할 수 있다. 상기 금속막(265)은 상기 개구부(263)를 채우도록 형성될 수 있다. 이와는 달리, 상기 금속막(265)은 상기 개구부(263)의 내벽의 표면을 따라 균일한 두께로 형성할 수도 있다. 상기 금속막(265)은 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나를 포함할 수 있다.
한편, 도면에 도시되지는 않았지만, 상기 금속막(265) 상에 캡핑막을 형성할 수 있다. 상기 캐핑막은 타이타늄 질화막으로 형성할 수 있다. 이 경우에, 상기 타이타늄 질화막은 상기 금속막(265)의 산화를 방지한다.
도 2c를 참조하면, 상기 금속막(도 2b의 265)을 갖는 반도체기판에 대하여 열처리 공정을 진행할 수 있다. 그 결과, 상기 금속막(도 2b의 265)의 금속원소 및 상기 실리콘 패턴(115)의 실리콘 원소가 반응하여 게이트 실리사이드(270)가 형성될 수 있다. 따라서, 상기 게이트 실리사이드(270)는 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나의 원소 및 실리콘 원소를 포함할 수 있다. 이어서, 미반응된 상기 금속막(도 2b의 265)을 제거할 수 있다.
상기 게이트 실리사이드(270)를 원하는 두께로 형성할 수 있다. 그 이유는 상기 희생 패턴(도 2a의 120)의 두께를 조절할 수 있으므로, 상기 개구부(도 2b의 263)를 원하는 깊이로 형성할 수 있기 때문이다. 따라서, 상기 개구부(도 2b의 263)에 의해 노출되는 상기 실리콘 패턴(115) 상에 형성되는 상기 금속막(도 2b의 265)을 원하는 두께로 형성할 수 있다. 그 결과, 상기 게이트 실리사이드(270)를 상기 실리콘 패턴(115)과 실질적으로 동일한 폭을 갖도록 형성하면서, 상기 게이트 실리사이드(270)의 두께를 증가시킬 수 있다.
도 2d를 참조하면, 상기 게이트 실리사이드(270)를 갖는 반도체기판 상에 층 간절연막(275)을 형성할 수 있다. 상기 층간절연막(275)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(275) 및 상기 마스크 패턴(260)을 차례로 관통하여 상기 소스/드레인 영역(145a)을 노출시키는 콘택 홀(277)을 형성할 수 있다. 상기 콘택 홀(277)에 의해 노출된 상기 소스/드레인 영역(145a)에 소스/드레인 실리사이드(280s)를 형성할 수 있다. 상기 콘택 홀(277)을 채우는 콘택 구조체(285)를 형성할 수 있다.
상기 소스/드레인 실리사이드(280s)는 원하는 두께로 형성할 수 있다. 그 이유는 실리사이드 두께를 결정하는 요소 중 하나인 금속물질의 양을 제어할 수 있기 때문이다. 즉, 상기 콘택 홀(277)에 의해 노출되는 상기 소스/드레인 영역(145a) 상에 형성되는 금속막을 원하는 두께로 형성할 수 있다. 따라서, 상기 소스/드레인 실리사이드(280s)를 얇은 두께로 형성할 수 있으므로, 상기 소스/드레인 영역(145a)을 얇은 접합구조(shallow junction structure)로 형성할 수 있다. 결과적으로, 상기 소스/드레인 영역(145a)을 얕은 접합 구조(shallow junction structure)로 형성함과 아울러, 모스 트랜지스터의 게이트 전극을 구성하는 상기 게이트 실리사이드(270)의 두께를 증가시킬 수 있으므로 게이트 전극에 가해지는 전기적인 신호의 전송속도(transmission speed)를 증가시킬 수 있다. 그리고, 상기 게이트 실리사이드(270)가 상기 실리콘 패턴(115)과 실질적으로 동일한 폭을 갖도록 형성되므로, 상기 게이트 실리사이드(270) 및 상기 콘택 구조체(285) 사이의 전기적 쇼트를 방지할 수 있다.
다음으로, 도 3a 내지 도 3e를 참조하여 본 발명의 일 실시예에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 3a를 참조하면, 제1 트랜지스터 영역(N) 및 제2 트랜지스터 영역(P)을 갖는 반도체기판(300)을 준비한다. 상기 제1 트랜지스터 영역(N)은 앤모스 트랜지스터 영역 이고, 상기 제2 트랜지스터 영역(P)은 피모스 트랜지스터 영역일 수 있다. 또는, 상기 제1 트랜지스터 영역(N)은 저전압 트랜지스터 영역 이고, 상기 제2 트랜지스터 영역(P)은 고전압 트랜지스터 영역일 수 있다. 상기 반도체기판(300)은 단결정 실리콘 기판일 수 있다. 상기 반도체기판(300)에 도 1a에서 소자분리막을 형성하는 방법에 대해 설명한 것과 실질적으로 동일한 방법을 사용하여 제1 활성영역(306a) 및 제2 활성영역(306b)을 한정하는 소자분리막(306s)을 형성할 수 있다. 좀더 구체적으로, 상기 반도체기판(300)에 상기 소자분리막(306s)을 형성하여 상기 제1 트랜지스터 영역(N) 내의 상기 제1 활성영역(306a) 및 상기 제2 트랜지스터 영역(P) 내의 상기 제2 활성영역(306b)을 한정할 수 있다. 상기 제1 활성영역(306a) 및 상기 제2 활성영역(306b)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 상기 제1 활성영역(306a)은 앤모스 트랜지스터의 활성영역이고, 상기 제2 활성영역(306b)은 피모스 트랜지스터의 활성영역일 수 있다.
상기 소자분리막(306s)을 형성하는 것은 상기 반도체기판(300)의 소정영역을 식각하여 트렌치 영역(302)을 형성하고, 상기 트렌치 영역(302) 내벽의 표면에 차례로 적층된 버퍼막(303) 및 절연성 라이너(304)를 형성하고, 상기 절연성 라이너(304) 상에 상기 트렌치 영역(302)을 채우는 트렌치 절연막(305)을 형성하는 것 을 포함할 수 있다.
상기 소자분리막(306s)을 갖는 반도체기판 상에 게이트 유전막(310) 및 실리콘 막(315)을 차례로 형성할 수 있다. 상기 게이트 유전막(310)은 열산화막 또는 고유전막으로 형성할 수 있다. 상기 실리콘 막(315)은 도우프트 폴리실리콘막일 수 있다. 예를 들어, 상기 실리콘 막(315)은 n형 또는 p형으로 도핑된 폴리실리콘막일 수 있다.
한편, 상기 게이트 유전막(310)은 상기 제1 트랜지스터 영역(N) 및 상기 제2 트랜지스터 영역(P)에서 서로 다른 등가산화막 두께를 갖도록 형성할 수 있다. 예를 들어, 상기 제1 트랜지스터 영역(N)이 저전압 트랜지스터 영역이고, 상기 제2 트랜지스터 영역(P)이 고전압 트랜지스터 영역인 경우에, 상기 게이트 유전막(310)은 상기 저전압 트랜지스터 영역보다 상기 고전압 트랜지스터 영역에서 큰 등가산화막 두께를 가질 수 있다.
상기 제2 활성영역(306b) 상의 상기 실리콘 막(315) 상에 희생막(320)을 형성할 수 있다. 상기 희생막(320)은 상기 실리콘막(315) 및 상기 소자분리막(306s)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 상기 희생 막(320)은 저마늄 원소(Ge element)를 포함하도록 형성할 수 있다. 예를 들어, 상기 희생 막(320)은 저마늄 막(Ge layer) 또는 실리콘 저마늄 막(SiGe layer)로 형성할 수 있다. 상기 희생 막(320)은 화학기상증착법을 이용하여 형성하거나, 에피택셜 성장기술을 이용하여 형성할 수 있다.
상기 희생막(320)을 형성하는 것은 상기 실리콘 막(315)을 갖는 반도체기판 상에 저마늄 원소를 갖는 물질막을 형성하고, 상기 제2 활성영역(306b) 상의 상기 실리콘 막(315) 상에 잔존하도록 상기 물질막을 패터닝하는 것을 포함할 수 있다. 이와는 달리, 상기 희생막(320)을 형성하는 것은 상기 제1 활성영역(306a) 상의 상기 실리콘 막(315) 상에 하드 마스크를 형성하여 상기 제2 활성영역(306b) 상의 상기 실리콘 막(315)을 노출시키고, 상기 노출된 상기 제2 활성영역(306b) 상의 상기 실리콘 막(315)에 에피택셜 성장 기술을 이용하여 저마늄 원소를 갖는 물질막을 성장시키고, 상기 하드 마스크를 제거하는 것을 포함할 수 있다.
도 3b를 참조하면, 상기 제1 트랜지스터 영역(N) 상의 상기 실리콘 막(315)을 패터닝함과 아울러 상기 제2 트랜지스터 영역(P) 상에 차례로 적층된 상기 실리콘 막(315) 및 상기 희생 막(320)을 패터닝하여 상기 제1 활성영역(306a) 상에 제1 실리콘 패턴(315n)을 형성함과 아울러 상기 제2 활성영역(306b) 상에 차례로 적층된 제1 실리콘 패턴(315p) 및 희생 패턴(320p)을 형성할 수 있다.
도 3c를 참조하면, 도 1c 및 도 1d에서 설명한 것과 실질적으로 동일한 방법을 이용하여 모스 트랜지스터들을 형성할 수 있다. 좀더 구체적으로, 상기 제1 실리콘 패턴(315n) 측벽 상에 제1 내측 스페이서(325n)를 형성함과 아울러 상기 제2 실리콘 패턴(315p) 측벽 및 상기 희생 패턴(320p) 측벽 상에 제2 내측 스페이서(325p)를 형성할 수 있다. 상기 제1 및 제2 내측 스페이서들(325n, 325p)을 형성하는 동안에, 상기 게이트 유전막(310)이 식각되어 상기 제1 실리콘 패턴(315n) 하부에 잔존하는 제1 게이트 유전막(310n) 및 상기 제2 실리콘 패턴(315p) 하부에 잔존하는 제2 게이트 유전막(310p)이 형성될 수 있다.
상기 제2 트랜지스터 영역(P)을 덮는 제1 포토레지스터 패턴을 형성하고, 상기 제1 포토레지스트 패턴, 상기 소자분리막(306s), 상기 제1 내측 스페이서(325n) 및 상기 제1 실리콘 패턴(315n)을 이온주입마스크로 이용하여 상기 제1 활성영역(306a)에 불순물 이온들을 주입하여 제1 엘디디 영역(330n)을 형성할 수 있다. 상기 제1 엘디디 영역(330n)은 상기 제1 활성영역(306a)과 다른 도전형을 가질 수 있다. 이어서, 상기 제1 포토레지스트 패턴을 제거할 수 있다. 이와 마찬가지로, 상기 제1 트랜지스터 영역(N)을 덮는 제2 포토레지스터 패턴을 형성하고, 상기 제2 포토레지스트 패턴, 상기 소자분리막(306s), 상기 제2 내측 스페이서(325p) 및 상기 희생 패턴(320p)을 이온주입마스크로 이용하여 상기 제2 활성영역(306b)에 불순물 이온들을 주입하여 제2 엘디디 영역(330p)을 형성할 수 있다. 상기 제2 엘디디 영역(330p)은 상기 제2 활성영역(306b)과 다른 도전형을 가질 수 있다. 상기 제2 포토레지스트 패턴을 제거할 수 있다.
이어서, 상기 제1 및 제2 내측 스페이서들(325n, 325p)을 갖는 반도체기판 상에 화학기상증착법을 이용하여 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 상기 제1 내측 스페이서(325n)의 외측에 잔존하는 제1 외측 스페이서(340n) 및 상기 제2 내측 스페이서(325p)의 외측에 잔존하는 제2 외측 스페이서(340p)를 형성할 수 있다. 상기 제1 내측 스페이서(325n) 및 상기 제1 외측 스페이서(340n)는 제1 게이트 스페이서(341n)를 구성하고, 상기 제2 내측 스페이서(325p) 및 상기 제2 외측 스페이서(340p)는 제2 게이트 스페이서(341p)를 구성할 수 있다. 상기 제1 및 제2 게이트 스페이서들(341n, 341p)은 상기 희생 패턴(320p) 에 대하여 식각선택비를 가질 수 있다.
이어서, 상기 제2 트랜지스터 영역(P)을 덮는 제3 포토레지스트 패턴을 형성하고, 상기 제3 포토레지스트 패턴, 상기 소자분리막(306s), 상기 제1 게이트 스페이서(341n) 및 상기 제1 실리콘 패턴(315n)을 이온주입마스크로 이용하여 상기 제1 활성영역(306a)에 제1 도전형의 불순물 이온들을 주입하여 제1 소스/드레인 영역(345n)을 형성할 수 있다. 상기 제3 포토레지스트 패턴을 제거할 수 있다. 이때, 상기 제1 실리콘 패턴(315n)에도 상기 제1 도전형의 불순물 이온들이 주입될 수 있다. 그 결과, 상기 제1 실리콘 패턴(315n)은 제1 도전형을 가질 수 있다. 상기 제1 트랜지스터 영역(N)이 앤모스 트랜지스터 영역인 경우에, 상기 제1 도전형은 n형일 수 있다. 한편, 상기 제1 트랜지스터 영역(N)을 덮는 제4 포토레지스트 패턴을 형성하고, 상기 제4 포토레지스트 패턴, 상기 소자분리막(306s), 상기 제2 게이트 스페이서(341p) 및 상기 희생 패턴(320p)을 이온주입마스크로 이용하여 상기 제2 활성영역(306b)에 제2 소스/드레인 영역(345p)을 형성할 수 있다. 이어서, 상기 제4 포토레지스트 패턴을 제거할 수 있다.
한편, 도 3a에서 설명한 상기 실리콘 막(315)이 p형의 도전형을 갖는 경우에, 상기 제1 실리콘 패턴(315n)은 n형의 도전형을 가질 수 있기 때문에, 상기 제1 트랜지스터 영역(N)에 n형의 도전형을 갖는 게이트 전극을 형성함과 아울러 상기 제2 트랜지스터 영역(P)에 p형의 도전형을 갖는 게이트 전극을 형성할 수 있다. 따라서, 앤모스 트랜지스터 및 피모스 트랜지스터의 문턱전압을 제어 할 수 있는 듀얼 게이트 전극을 갖는 씨모스 트랜지스터를 제공할 수 있다.
도 3d를 참조하면, 상기 희생 패턴(도 3c의 320p)을 제거하여 상기 제2 실리콘 패턴(315p)의 상부면을 노출시키는 개구부(347)를 형성할 수 있다. 상기 희생 패턴(도 3c의 320p)은 상기 소자분리막(306s), 상기 제1 및 제2 실리콘 패턴들(315n, 315p) 및 상기 제1 및 제2 게이트 스페이서들(341n, 341p)에 대하여 식각선택비를 갖는 물질로 형성되므로, 상기 희생 패턴(도 3c의 320p)을 선택적으로 제거할 수 있다. 따라서, 상기 제2 게이트 스페이서(341p)의 상부면은 상기 제2 실리콘 패턴(315p)의 상부면보다 높을 수 있다. 상기 개구부(347)을 갖는 반도체기판 상에 도 1e에서 설명한 것과 실질적으로 동일한 방법으로 금속막(350)을 형성할 수 있다. 상기 금속막(350)은 상기 제1 실리콘 패턴(315n)보다 상기 제2 실리콘 패턴(315p) 상에서 두꺼울 수 있다. 그 이유는 상기 금속막(350)을 일정한 두께로 형성하여도 상기 개구부(347)의 폭이 좁다면, 상기 금속막(350)은 상기 개구부(347)를 채우도록 형성되기 때문이다.
도 3e를 참조하면, 상기 금속막(도 3d의 350)을 갖는 반도체기판에 대하여 도 1f에서 설명한 것과 실질적으로 동일한 방법으로 열처리 공정을 진행할 수 있다. 그 결과, 상기 제1 실리콘 패턴(315n) 상에 제1 게이트 실리사이드(355g)를 형성하고, 상기 제1 소스/드레인 영역(345n)에 제1 소스/드레인 실리사이드(355s)를 형성하고, 상기 제2 실리콘 패턴(315p) 상에 제2 게이트 실리사이드(315p)를 형성하고, 상기 제2 소스/드레인 영역(345p)에 제2 소스/드레인 실리사이드(356s)를 형성할 수 있다. 이어서, 미반응된 상기 금속막(도 3d의 350)을 제거할 수 있다.
도면에 도시하지 않았지만, 상기 제1 및 제2 게이트 실리사이드들(355g, 356g) 및 상기 제1 및 제2 소스/드레인 실리사이드들(355s, 356s)을 갖는 반도체기판 상에 도 1f에서 설명한 것과 실질적으로 동일한 방법을 이용하여 층간절연막 및 콘택 구조체를 형성할 수 있다.
한편, 상기 제1 게이트 실리사이드(355g) 및 상기 제2 게이트 실리사이드(356g)는 서로 다른 두께를 갖도록 형성할 수 있다. 그 이유는 실리사이드 두께를 결정하는 요소 중 하나인 상기 금속막(도 3f의 350) 두께를 상기 제1 실리콘 패턴(315n)보다 상기 제2 실리콘 패턴(315p) 상에서 두껍게 형성할 수 있기 때문에, 상기 제2 게이트 실리사이드(356g)를 상기 제1 게이트 실리사이드(355g)보다 두껍게 형성할 수 있다. 따라서, 상기 제1 게이트 실리사이드(355g)가 과대성장하는 것을 방지할 수 있으므로, 상기 제1 게이트 실리사이드(355g)와 콘택 구조체 사이의 전기적 쇼트를 방지할 수 있다. 또한, 상기 제2 게이트 실리사이드(355g)는 두껍게 형성됨에도 불구하고 상기 제2 실리콘 패턴(315p)과 실질적으로 동일한 폭을 갖도록 형성할 수 있으므로, 상기 제2 게이트 실리사이드(355g)와 콘택 구조체 사이의 전기적 쇼트를 방지할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 차례로 적층된 실리콘 패턴 및 희생 패턴을 형성하고, 실리콘 패턴 측벽 및 희생 패턴 측벽 상에 게이트 스페이서를 형성한다. 상기 희생 패턴을 선택적으로 제거한 후, 게이트 실리사이드 형성공정을 진행한다. 상기 희생 패턴이 제거된 공간에 게이트 실리사이드를 형성하므로, 상기 게이트 실리사이드는 실질적으로 균일한 두께 및 폭을 갖도록 형성할 수 있다. 상기 게이트 실리사이드를 갖는 반도체기판 상에 소스/드레인 영역과 전기적으로 접속된 콘택 구조체를 형성한다. 따라서, 게이트 실리사이드 및 콘택 구조체 사이의 전기적 쇼트를 방지할 수 있다.
한편, 상기 희생 패턴은 실리콘 패턴, 게이트 스페이서 및 소자분리막에 대하여 식각선택비를 가지며 실리사이드 형성을 방해하지 않는 물질로 형성한다. 따라서, 상기 희생 패턴을 제거하면서 상기 소자분리막이 리세스되는 것을 방지할 수 있다. 또한, 상기 희생 패턴이 완전히 제거되지 않더라도, 게이트 실리사이드 형성공정에 의해 잔존하는 상기 희생 패턴은 금속막과 반응하여 실리사이드를 형성할 수 있다. 따라서, 게이트 전극의 전기적 특성이 저하되는 것을 방지할 수 있다.

Claims (25)

  1. 반도체기판에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역 상에 차례로 적층된 실리콘 패턴 및 희생 패턴을 형성하되, 상기 희생 패턴은 저마늄 원소(Ge element)를 갖고,
    상기 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 게이트 스페이서를 형성하고,
    상기 희생 패턴을 제거하여 상기 실리콘 패턴의 상부면을 노출시키고,
    상기 실리콘 패턴 상에 게이트 실리사이드를 형성함과 아울러 상기 실리콘 패턴 양 옆의 상기 활성영역에 소스/드레인 실리사이드를 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소자분리막을 형성하는 것은
    상기 반도체기판에 트렌치 영역을 형성하고,
    상기 트렌치 영역 내벽의 표면에 절연성 라이너를 형성하고,
    상기 절연성 라이너 상에 상기 트렌치 영역을 채우는 트렌치 절연막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 희생 패턴은 저마늄 막 또는 실리콘 저마늄 막으로 형성하는 것을 특징 으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 게이트 스페이서를 형성하는 것은
    상기 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 내측 스페이서를 형성하고,
    상기 내측 스페이서를 갖는 반도체기판 상에 화학기상증착법을 이용하여 스페이서 절연막을 형성하고,
    상기 스페이서 절연막을 이방성 식각하는 것을 포함하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 내측 스페이서를 형성한 후에,
    상기 실리콘 패턴, 상기 내측 스페이서 및 상기 소자분리막을 이온주입마스크로 이용하여 상기 활성영역에 제1 불순물 이온들을 주입하여 엘디디 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 스페이서를 형성한 후에,
    상기 희생 패턴, 상기 게이트 스페이서 및 상기 소자분리막을 이온주입 마스 크로 하여 상기 활성영역에 제2 불순물 이온들을 주입하여 소스/드레인 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 희생 패턴을 제거한 후에,
    상기 실리콘 패턴의 상부면은 상기 게이트 스페이서의 상부면보다 낮은 레벨에 위치하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 게이트 실리사이드 및 상기 소스/드레인 실리사이드를 형성하는 것은
    상기 상부면이 노출된 상기 실리콘 패턴을 갖는 반도체기판 상에 금속막을 형성하고,
    상기 금속막을 갖는 반도체기판에 대해 열처리 공정을 진행하여 실리사이드들을 형성하고,
    미반응된 상기 금속막을 제거하는 것을 포함하는 반도체소자의 제조방법.
  10. 반도체기판에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 활성영역 상에 차례로 적층된 실리콘 패턴 및 희생 패턴을 형성하되, 상기 희생 패턴은 저마늄 원소(Ge element)를 갖고,
    상기 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 게이트 스페이서를 형성하고,
    상기 게이트 스페이서를 갖는 반도체기판 상에 절연성 마스크막을 형성하고,
    상기 희생 패턴의 상부면이 노출될 때까지 상기 절연성 마스크막을 평탄화하여 마스크 패턴을 형성하고,
    상기 희생 패턴을 제거하여 상기 실리콘 패턴의 상부면을 노출시키고,
    상기 실리콘 패턴 상에 게이트 실리사이드를 형성하는 것을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 실리사이드를 갖는 반도체기판 상에 층간절연막을 형성하고,
    상기 층간절연막 및 상기 마스크 패턴을 관통하여 상기 실리콘 패턴 양 옆의 상기 활성영역을 노출시키는 콘택 홀을 형성하고,
    상기 콘택 홀에 의해 노출된 상기 활성영역에 소스/드레인 실리사이드를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 게이트 실리사이드는 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나의 원소 및 실리콘 원소를 포함하는 반도체소자의 제조방법.
  13. 반도체기판에 제1 활성영역 및 제2 활성영역을 한정하는 소자분리막을 형성 하고,
    상기 제1 활성영역 상에 제1 실리콘 패턴을 형성함과 아울러 상기 제2 활성영역 상에 차례로 적층된 제2 실리콘 패턴 및 희생 패턴을 형성하되, 상기 희생 패턴은 저마늄 원소를 갖고,
    상기 제1 실리콘 패턴의 측벽 상에 제1 게이트 스페이서를 형성함과 아울러 상기 제2 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 제2 게이트 스페이서를 형성하고,
    상기 희생 패턴을 제거하여 상기 제2 실리콘 패턴의 상부면을 노출시키고,
    상기 제1 실리콘 패턴 상에 제1 게이트 실리사이드를 형성함과 아울러 상기 제2 실리콘 패턴 상에 제2 게이트 실리사이드를 형성하는 것을 포함하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제1 활성영역은 앤모스 트랜지스터의 활성영역이고, 상기 제2 활성영역은 피모스 트랜지스터의 활성영역인 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 제1 실리콘 패턴, 상기 제2 실리콘 패턴 및 상기 희생 패턴을 형성하는 것은
    상기 제1 활성영역 및 상기 제2 활성영역 상에 실리콘 막을 형성하고,
    상기 제2 활성영역 상의 상기 실리콘 막 상에 희생 막을 형성하고,
    상기 제1 활성영역 상의 상기 실리콘 막을 패티닝함과 아울러 상기 제2 활성영역 상의 차례로 적층된 상기 실리콘 막 및 상기 희생막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 제1 실리콘 패턴, 상기 제2 실리콘 패턴 및 상기 희생 패턴을 형성하는 것은
    상기 제1 활성영역 및 상기 제2 활성영역 상에 실리콘 막을 형성하고,
    상기 제1 활성영역 상의 상기 실리콘 막 상에 하드 마스크를 형성하여 상기 제2 활성영역 상의 상기 실리콘 막을 노출시키고,
    에피택셜 성장 기술을 이용하여 상기 제2 활성영역 상의 상기 실리콘 막 상에 희생 막을 형성하고,
    상기 하드 마스크를 제거하고,
    상기 제1 활성영역 상의 상기 실리콘 막을 패티닝함과 아울러 상기 제2 활성영역 상의 차례로 적층된 상기 실리콘 막 및 상기 희생막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
  17. 제 13 항에 있어서,
    상기 소자분리막을 형성하는 것은
    상기 반도체기판에 트렌치 영역을 형성하고,
    상기 트렌치 영역 내벽의 표면에 절연성 라이너를 형성하고,
    상기 절연성 라이너 상에 상기 트렌치 영역을 채우는 트렌치 절연막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  18. 제 13 항에 있어서,
    상기 희생 패턴은 저마늄 막 또는 실리콘 저마늄 막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 스페이서들을 형성하는 것은
    상기 제1 실리콘 패턴 측벽 상에 제1 내측 스페이서를 형성함과 아울러 상기 제2 실리콘 패턴 측벽 및 상기 희생 패턴 측벽 상에 제2 내측 스페이서를 형성하고,
    상기 제1 및 제2 내측 스페이서들을 갖는 반도체기판 상에 화학기상증착법을 이용하여 스페이서 절연막을 형성하고,
    상기 스페이서 절연막을 이방성 식각하는 것을 포함하는 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 내측 스페이서들을 형성한 후에,
    상기 제1 실리콘 패턴 양 옆의 상기 제1 활성영역에 제1 도전형의 불순물 이온들을 주입하여 제1 엘디디 영역을 형성하고,
    상기 제2 실리콘 패턴 양 옆의 상기 제2 활성영역에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 제2 엘디디 영역을 형성하는 더 포함하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 게이트 스페이서들을 형성한 후에,
    상기 제1 실리콘 패턴 양 옆의 상기 제1 활성영역에 상기 제1 도전형의 불순물 이온들을 주입하여 제1 소스/드레인 영역을 형성하고,
    상기 제2 실리콘 패턴 양 옆의 상기 제2 활성영역에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 제2 소스/드레인 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  22. 제 13 항에 있어서,
    상기 희생 패턴을 제거한 후에,
    상기 제2 실리콘 패턴의 상부면은 상기 제2 게이트 스페이서의 상부면보다 낮은 레벨에 위치하는 것을 특징으로 하는 반도체소자의 제조방법.
  23. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 실리사이드들을 형성하는 동안에,
    상기 제1 실리콘 패턴 양 옆의 상기 제1 활성영역에 제1 소스/드레인 실리사이드를 형성하고,
    상기 제2 실리콘 패턴 양 옆의 상기 제2 활성영역에 제2 소스/드레인 실리사이드를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 게이트 실리사이드들 및 상기 제1 및 제2 소스/드레인 실리사이드들을 형성하는 것은
    상기 상부면이 노출된 상기 제1 및 제2 실리콘 패턴들을 갖는 반도체기판 상에 금속막을 형성하고,
    상기 금속막을 갖는 반도체기판에 대해 열처리 공정을 진행하여 상기 제1 활성영역의 상기 반도체기판, 상기 제2 활성영역의 상기 반도체기판, 상기 제1 실리콘 패턴, 및 제2 실리콘 패턴을 상기 금속막과 반응시키어 실리사이드들을 형성하고,
    미반응된 상기 금속막을 제거하는 것을 포함하는 반도체소자의 제조방법.
  25. 제 13 항에 있어서,
    상기 제1 및 제2 게이트 실리사이드들은 니켈(Ni) 원소, 코발트(Co) 원소, 텅스텐(W) 원소, 탄탈륨(Ta) 원소, 타이타늄(Ti) 원소, 하프늄(Hf) 원소 및 백금(Pt) 원소 중 적어도 하나의 원소 및 실리콘 원소를 포함하는 반도체소자의 제조방법.
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