KR100844313B1

KR100844313B1 - 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법

Info

Publication number: KR100844313B1
Application number: KR1020060123172A
Authority: KR
Inventors: 변상진; 하경수; 김이섭; 김천수
Original assignee: 한국전자통신연구원; 한국과학기술원
Priority date: 2006-12-06
Filing date: 2006-12-06
Publication date: 2008-07-07
Also published as: KR20080051662A

Abstract

본 발명은 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및 데이터 복원 회로 및 방법에 관한 것으로, 수신 데이터 속도의 1/4 클럭 주파수를 이용하여 클럭을 복원해내는 새로운 방식의 클럭 및 데이터 복원 회로 구조를 제시함으로써, 고주파의 클럭을 만들 수 없는 상황에서도 데이터 속도의 1/4 클럭 주파수를 이용하여 고속의 데이터를 처리할 수 있는 것을 특징으로 한다. 또한, 본 발명은 인덕터를 사용하지 않고도 고속의 클럭 및 데이터 복원 회로를 구현할 수 있으므로 전체 회로의 크기를 줄일 수 있는 것을 특징으로 한다.

클럭 복원, 데이터 결정, 위상 보간, 분주, 위상 동기 루프

Description

데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및 데이터 복원 회로 및 방법{High-Speed Clock and Data Recovery Circuit using quarter rate clock}

도 1은 본 발명의 실시예에 따른 클럭 및 데이터 복원 회로의 회로도이다.

도 2는 도 1의 위상 동기 루프 회로를 나타낸 블록도이다.

도 3은 도 2의 발진기를 나타낸 회로도이다.

도 4는 도 1의 위상 보간 회로와 파형을 나타낸 도면이다.

도 5는 도 1의 클럭 복원 회로를 나타낸 도면이다.

도 6는 도 5의 클럭 복원 회로의 동작 타이밍도이다.

도 7은 도 1의 데이터 결정 회로를 나타낸 도면이다.

도 8은 도 7의 데이터 결정 회로의 동작 타이밍도이다.

도 9a는 지연 버퍼 회로를 사용하지 않는 경우의 데이터 복원 과정을 설명하는 도면이다.

도 9b는 본 발명에서와 같이 지연 버퍼 회로를 사용하는 경우의 데이터 복원 과정을 설명하는 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 위상 동기 루프 회로

300 : 위상 보간 회로

500A, 500B : 제1 분주회로, 제2 분주회로

700A, 700B : 제1 클럭 복원 회로, 제2 클럭 복원 회로

800 : 지연 버퍼 회로

900 : 데이터 결정 회로

본 발명은 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및 데이터 복원 회로 및 방법에 관한 것으로, 더 자세하게는 고주파의 클럭을 만들 수 없는 상황에서도 데이터 속도의 1/4 클럭 주파수를 이용하여 클럭 및 데이터를 복원할 수 있는 클럭 및 데이터 복원 회로 및 방법에 관한 것이다.

일반적으로 데이터 통신이나 데이터 전송 시스템의 수신단에서는 수신된 데이터로부터 클럭을 복원해내고 그 복원된 클럭을 이용하여 수신 데이터를 추출하고 복원한다.
종래에는 수신되는 데이터의 속도가 높지 않아서 입력 버퍼가 다음단에 데이터를 전달하는데 큰 왜곡 현상이 없기 때문에, 데이터 속도와 같은 주파수를 가지는 클럭을 PLL(Phase Locked Loop)에서 생성하여 데이터 결정에 사용하였다.

삭제

그러나, 데이터의 속도가 수십 Gbps로 증가하면 수신된 데이터가 입력 버퍼를 통과하여 다음단에 전달될 때 ISI(Inter Symbol Interference) 현상이 발생하게 되며, 이로 인하여 왜곡된 데이터가 전달되어 클럭 및 데이터 복원이 제대로 이루어질 수 없게 된다.

또한, 데이터 속도에 맞게 클럭 주파수가 올라가면 소자가 작동할 수 있는 한계 주파수 때문에 필요한 클럭 주파수를 생성하기 어려운데, 이를 위해 종래에는 On-chip 인덕터를 사용하고 있으나, 이와 같이 인덕터를 사용하게 되면 전체 회로의 크기가 너무 커지게 되는 문제점이 있다.

따라서, 본 발명의 목적은 데이터 속도의 1/4 클럭 주파수를 이용하여 클럭 및 데이터를 복원할 수 있도록 함으로써, 고속의 데이터 처리가 가능하면서도 전체 회로의 크기를 줄일 수 있는 클럭 및 데이터 복원 회로 및 방법을 제공하는 것이다.

상기 과제를 이루기 위하여 본 발명에 따른 클럭 및 데이터 복원 회로는, 외부 클럭(External Clock)을 입력받아 수신 데이터 속도의 1/4 주파수를 갖는 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력하는 위상 동기 루프 회로; 위상 제어 신호(Vctrl)에 따라 상기 수신 데이터의 가운데를 샘플링할 수 있도록 상기 위상 동기 루프 회로에서 출력된 멀티 위상의 클럭(CK0, CK45, CK90, CK135)의 위상을 조절하여 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 출력하는 위상 보간 회로; 상기 수신 데이터를 1/2로 분주하여 분주된 수신 데이터(Data2_1, Data2_2)를 출력하는 분주 회로; 상기 분주 회로를 통해 분주된 수신 데이터(Data2_1, Data2_2)의 에지와 상기 수신 데이터의 에지가 동기화(synchronized) 되도록 상기 수신 데이터를 소정 시간 지연시켜 지연된 수신 데이터(Delayed DATA)를 출력하는 지연 버퍼 회로; 상기 분주 회로를 통해 분주된 수신 데이터(Data2_1, Data2_2)와 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 클럭 복원 회로; 및 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 지연 버퍼 회로를 통해 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하는 데이터 결정 회로를 구비하는 것을 특징으로 한다.

한편, 상기 과제를 이루기 위하여 본 발명에 따른 클럭 및 데이터 복원 방법은, (a) 외부 클럭(External Clock)을 입력받아 수신 데이터 속도의 1/4 주파수를 갖는 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력하는 단계; (b) 위상 제어 신호(Vctrl)에 따라 상기 수신 데이터의 가운데를 샘플링할 수 있도록 상기 (a) 단계를 통해 출력된 멀티 위상의 클럭(CK0, CK45, CK90, CK135)의 위상을 조절하여 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 출력하는 단계; (c) 상기 수신 데이터를 1/2로 분주하여 분주된 수신 데이터(Data2_1, Data2_2)를 출력하는 단계; (d) 상기 (c) 단계를 통해 분주된 수신 데이터(Data2_1, Data2_2)의 에지와 상기 수신 데이터의 에지가 동기화(synchronized) 되도록 상기 수신 데이터를 소정 시간 지연시켜 지연된 수신 데이터(Delayed DATA)를 출력하는 단계; (e) 상기 분주된 수신 데이터(Data2_1, Data2_2)와 상기 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 단계; 및 (f) 상기 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 목적 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.

도 1을 참조하면, 본 발명의 클럭 및 데이터 복원 회로(1)는, 위상 동기 루프 회로(PLL, 100), 위상 보간 회로(Phase Interpolator, 300), 분주 회로(divider, 500A, 500B), 클럭 복원회로(Clock Recovery, 700A, 700B), 지연 버퍼 회로(800), 데이터 결정 회로(Data Decision, 900)로 구성된다.

상기 위상 동기 루프 회로(100)는 외부 클럭(External Clock)을 입력받아 데이터 복원을 위해 수신 데이터 속도의 1/4 주파수를 갖는 클럭을 생성하기 위한 것으로, 이에 대하여 도 2 및 도 3을 참조하여 더 자세히 설명하면 다음과 같다.

도 2는 도 1의 위상 동기 루프 회로(100)를 나타낸 블록도이며, 도 3은 도 2의 발진기(110)를 나타낸 회로도이다.

도 2에 도시된 바와 같이, 상기 위상 동기 루프 회로(100)는 발진기(VCO, 110), CML(Current-Mode Logic) 구조의 제1 분주기(120), D2S 컨버터(Differential to Single-ended Converter, 130), 제2 분주기(140), 위상 주파수 검출기(PFD, 150), 전하 펌프 및 저역 필터(CP&LP, 160)로 구성되어 있다.

상기 발진기(110)는 후술하는 전하 펌프 및 저역 필터(160)로부터 입력되는 제어 전압에 따라 도 3에 도시된 바와 같이 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력한다.

상기 제1 분주기(120)는 상기 발진기(110)로부터 출력된 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 1/4로 분주하며, 이렇게 1/4로 분주된 클럭은 상기 D2S 컨버터(130)를 통해 단일-종단형(single-ended) 클럭으로 변환된 후 제2 분주기(140)로 입력되어 1/16로 분주된다.

상기 위상 주파수 검출기(150)는 상기 외부 클럭과 상기 제2 분주기(140)를 통해 1/16로 분주된 클럭의 위상 및 주파수를 비교하여 위상 및 주파수의 차이를 검출한다.

상기 전하 펌프 및 저역 필터(160)는 상기 위상 주파수 검출기(150)에서 검출된 위상 및 주파수의 차이에 따라 전하를 증감시킨 후 전하가 증감된 신호에서 고주파 성분을 제거하여 제어 전압을 발생한다.

즉, 상기 위상 동기 루프 회로(100)는 외부 클럭으로부터 수신 데이터 복원에 필요한 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력한다.

다시 도 1을 참조하면, 상기 위상 보간 회로(300)는 상기 위상 동기 루프 회로(100)에서 출력된 클럭이 수신 데이터의 가운데 부분을 샘플링할 수 있도록 상기 클럭의 위상을 조절하기 위한 것으로, 이에 대하여 도 4를 참조하여 더 자세히 설명하면 다음과 같다.

도 4는 도 1의 위상 보간 회로(300)와 파형을 나타낸 도면이다.

도 4에 도시된 바와 같이, 상기 위상 보간 회로(300)는 후술하는 클럭 복원 회로(700A, 700B)로부터 입력되는 위상 제어 신호(Vctrl)에 따라 상기 위상 동기 루프 회로(100)에서 출력된 클럭(CK0, CK45, CK90, CK135)의 위상을 조절하여 위상이 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 출력하는 제1 내지 제4 위상 보간 회로(300a, 300b, 300c, 300d)를 포함한다.

상기 제1 위상 보간 회로(300a)는 클럭 CK0과 클럭 CK90의 위상 보간된 클럭(INTCLK0)를 출력하며, 상기 제2 위상 보간 회로(300b)는 클럭 CK45와 클럭 CK135의 위상 보간된 클럭(INTCLK45)을 출력한다.

또한, 제3 위상 보간 회로(300c)는 클럭 CK0의 인버팅 신호(즉, 클럭 CK0의 하강 에지 신호)와 클럭 CK90의 위상 보간된 클럭(INTCLK90)을 출력하며, 제4 위상 보간 회로(300d)는 클럭 CK45의 인버팅 신호(즉, 클럭 CK45의 하강 에지 신호)와 클럭 CK135의 위상 보간된 클럭(INTCLK135)을 출력한다.

여기에서, 상기 위상 보간 회로(300)의 입력으로 인버팅된 클럭(클럭의 하강 에지)를 사용하는 이유는, 보간된 클럭의 위상 조절 범위(D2)는 적어도 하나의 수신 데이터의 지속시간(bit duration)인 D1과 같거나 D1보다 커야 하기 때문이다.

즉, 정확하게 수신 데이터를 복원하기 위해서는 클럭이 수신 데이터의 가운데 부분을 샘플링해야 되는데, 이를 위해 상기 위상 보간 회로(300)에서는 상기 위상 동기 루프 회로(100)에서 출력된 클럭의 에지가 수신 데이터의 가운데 부분에 위치하도록 그 클럭의 위상을 조절하는 것이다.

다시 도 1을 참조하면, 상기 제1 분주 회로(500A) 및 제2 분주 회로(500B)는 수신 데이터(DATA)의 속도를 낮추어 다음 단의 회로들이 제대로 동작할 수 있는 속도가 되도록 상기 수신 데이터(DATA)를 1/2로 분주하며, 이 때, 상기 제1 분주 회로(500A)는 상기 수신 데이터(DATA)의 상승 에지에 동기하여 1/2 분주된 수신 데이터(DATA/2_1)를 출력하고, 상기 제2 분주 회로(500B)는 상기 수신 데이터(DATA)의 하강 에지에 동기하여 1/2 분주된 수신 데이터(DATA/2_2)를 출력한다.

이와 같이 수신 데이터(DATA)를 분주해서 사용하는 것은 클럭 복원 회 로(700A, 700B)의 대역폭 때문인데, 만약 수신 데이터(DATA)가 바로 클럭 복원 회로(700A, 700B)의 플립플롭으로 입력되면, 수신 데이터(DATA)의 높은 주파수로 인하여 플립플롭은 소자가 작동할 수 있는 한계에 도달하게 되어 제대로 동작하지 못하게 되며, 이를 위해 상기와 같이 분주 회로(500A, 500B)를 통해 수신 데이터(DATA)를 분주시키는 것이다.

또한, 상기 분주 회로(500A, 500B)에서 수신 데이터(DATA)의 상승 에지와 하강 에지를 기준으로 각각 분주를 수행하는 이유는, 후술하는 클럭 복원 회로(700A, 700B)에서 보다 정확한 클럭 복원이 이루어지도록 하기 위한 것으로, 이에 대하여는 이하 도 5 및 도 6과 관련된 설명에서 자세히 설명하기로 한다.

다시 도 1을 참조하면, 상기 클럭 복원 회로(700A, 700B)는 상기 분주 회로(500A, 500B)를 통해 분주된 수신 데이터(Data/2_1, Data/2_2)와 상기 위상 보간 회로(300)에서 출력되는 위상 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 클럭의 위상을 조절하는 위상 제어 신호(Vctrl)를 생성하며, 이에 대하여 도 5 및 도 6을 참조하여 더 자세히 설명하면 다음과 같다.

도 5는 도 1의 클럭 복원 회로를 나타낸 도면이며, 도 6는 도 5의 클럭 복원 회로의 동작 타이밍도이다.

도 5에 도시된 바와 같이, 상기 클럭 복원 회로(700A, 700B)는 제1 내지 제4 D-플립플롭(710,720,730,740)과, 제1, 2 XOR 게이트(750,760)와, 비교기(770)와, 전압-전류 변환기(V-I Converter, 780)를 구비한다.

상기 제1 내지 제4 D-플립플롭(710,720,730,740)에는 상기 위상 보간 회로(300)를 통해 위상이 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)과 상기 분주 회로(500A, 500B)를 통해 분주된 수신 데이터(Data/2_1, Data/2_2)가 각각 입력되는데, 이와 같이 클럭 복원시 다수개의 클럭과 분주된 수신 데이터를 사용하는 이유에 대하여 더 자세히 설명하면 다음과 같다.

도 6에 도시된 바와 같이, 상기 위상이 조절된 클럭 중 INTCLK0과 상기 분주된 수신 데이터 중 Data/2_1의 파형을 살펴보면, 상기 Data/2_1 파형의 상승 에지가 상기 INTCLK0의 에지 부분에 항상 위치하는 것이 아니기 때문에 위상 차이를 판별하는 것이 어렵다.

다시 말해서, 기존의 클럭 복원 회로와 같이 클럭 복원시 하나의 클럭 위상(INTCLK0)만 사용하면, 수신 데이터의 상승 에지가 항상 클럭의 에지를 샘플링할 수 없게 되는 문제가 발생한다.

즉, 본 발명에서는 클럭 복원시 하나의 위상 클럭만 사용하였을 경우에 발생하는 문제점을 해결하기 위해 상기 위상 동기 루프 회로(100)를 통해 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하고 그 클럭(CK0, CK45, CK90, CK135)의 에지가 수신 데이터의 가운데 부분에 위치하도록 위상을 조절하여, 위상이 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)에 따라 클럭 복원이 이루어지도록 하는 것이다.

한편, 클럭 복원에 있어서 수신 데이터의 에지가 많을수록 수신 데이터와 클럭의 위상을 검사하는 횟수가 많아져 보다 정확한 클럭 복원이 이루어질 수 있는데, 기존의 클럭 복원 회로와 같이 클럭 복원시 상승 에지만을 기준으로 하여 수신 데이터를 분주시키면 결과적으로 수신 데이터의 에지가 반으로 줄어들게 되어 검사 횟수가 줄어들게 된다.

즉, 본 발명에서는 수신 데이터(DATA)의 상승 에지와 하강 에지 둘다를 기준으로 하여 분주시키고, 그 분주된 수신 데이터를 사용하여 클럭 복원이 이루어지도록 함으로써, 수신 데이터가 랜덤으로 들어온다는 가정하에서 도 6에서와 같이 수신 데이터(DATA)의 상승 에지 수와 분주된 수신 데이터(Data/2_1, Data/2_2)의 상승 에지 수가 동일하게 되며, 이에 따라 클럭 복원 회로(700A, 700B)의 검사 횟수가 수신 데이터(DATA)의 상승 에지 수와 동일하게 되어 보다 정확하게 클럭 복원이 이루어지게 된다.

한편, 상기 XOR 게이트(750, 760) 및 선택기(770)는 상기 분주된 수신 데이터(Data/2_1, Data/2_2)가 상기 위상 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 보다 빠른지 느린지를 결정하기 위한 것으로, 이에 대하여 더 자세히 설명하면 다음과 같다.

도 6의 (Ⅰ)의 경우를 살펴보면, 제1 D-플립플롭(710)에서는 분주된 수신 데이터(DATA/2_1)의 상승 에지가 INTCLK0를 샘플링하여 D0가 '1'이 되고, 제2 D-플립플롭(720)에서는 분주된 수신 데이터(DATA/2_1)의 상승 에지가 INTCLK90를 샘플링하여 D1이 '0'이 된다.

즉, 분주된 수신 데이터(DATA/2_1)와 INTCLK0의 에지를 비교했을 경우 (Ⅰ)의 상태는 수신 데이터가 클럭보다 느린 것을 의미한다.

(Ⅰ)의 상태에서 수신 데이터가 클럭보다 빠른지 느린지를 결정하는 방법은 D0값과 D90값을 XOR 게이트(750)에 입력하면 된다. 즉, 상기 제1, 2 D-플립플롭(710,720)의 출력을 XOR 게이트(750)로 입력하여 Exclusive-OR을 수행한다.

즉, D0값과 D90값이 동일하여 X1값이 '0'이면 수신 데이터가 클럭보다 빠른 것을 의미하며, D0값과 D90값이 달라 X1값이 '1'이면 수신 데이터가 클럭보다 느린 것을 의미한다.

문제는 (Ⅱ)의 경우일 때 발생한다. (Ⅱ)의 경우에는 제1 D-플립플롭(710)에서 분주된 수신 데이터(DATA/2_1)의 상승 에지가 INTCLK0을 샘플링하여 D0가 '1'이 되고, 제2 D-플립플롭(720)에서 분주된 수신 데이터(DATA/2_1)의 상승 에지가 INTCLK90를 샘플링하여 D1가 '0'이 되어, 상기 (Ⅰ)의 상태와 동일하게 X1값은 '1'이 된다.

즉, 상기 (Ⅱ)의 상태는 상기 (Ⅰ)의 상태와 반대로 수신 데이터가 클럭보다 빠른 상태이지만, 상기 (Ⅰ)의 상태와 동일하게 X1값이 '1'이 되며, 이로 인해 X1값에 따라 수신 데이터가 클럭보다 빠르거나 느린 것을 판단할 수가 없게 된다.

이를 위해 본 발명의 클럭 복원 회로(700A, 700B)에서는 다음과 같이 제3, 4 D-플립플롭(730, 740) 및 XOR 게이트(760)를 통해 생성된 X2값을 비교기(770)를 통해 상기 X1값과 비교하여 그 비교 결과에 따라 수신 데이터가 클럭보다 빠르거나 느린 것을 결정하도록 하며, 이에 대하여 더 자세히 설명하면 다음과 같다.

우선, 제3, 4 D-플립플롭(730, 740)을 통해 분주된 수신 데이터(DATA/2_1)의 상승 에지가 INTCLK45와 INTCLK135를 각각 샘플링하도록 하고, 그 샘플링 값인 D45와 D135를 XOR 게이트(760)에 입력하여 X2 값을 출력한다.

그 다음, 상기 비교기(770)는 상기 XOR 게이트(750)로부터 출력된 X1값과 상기 XOR 게이트(760)로부터 출력된 X2값을 비교하여 상기 X1값과 X2값이 다르면 '1' 을 출력하고, 상기 X1값과 X2값이 동일하면 '0'을 출력한다. 여기에서, 상기 비교기(770)는 상기 XOR 게이트(750)의 출력과 상기 XOR 게이트(760)의 출력을 수신하여 상기 수신 데이터의 위상과 상기 클럭 위상간의 차이를 출력하는 XOR 게이트 특성을 갖는다.

예를 들어, 도 6에서, 선택기(770)의 출력(S)을 살펴보면, X1이 '1'이고 X2가 '0'이면 S가 '1'이 되고, X1이 '1'이고 X2가 '1'이면 S가 '0'이 됨을 알 수 있다.

즉, 상기 S값이 '0'이면 수신 데이터가 클럭보다 빠른 것을 의미하며, 상기 S값이 '1'이면 수신 데이터가 클럭보다 느린 것을 의미한다.

이와 같이, 상기 클럭 복원 회로(700A)는 분주된 수신 데이터(Data/2_1, Data/2_2)를 이용하여 INTCLK0, INTCLK45, INTCLK90, INTCLK135를 각각 샘플링하고 이 클럭들을 이용하여 수신 데이터가 클럭보다 위상이 빠른지 느린지를 결정한다.

한편, 본 실시예에서는 수신 데이터 속도의 1/4 주파수 클럭을 사용하기 위하여 0°, 45°, 90°, 135°위상을 갖는 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하고 그 멀티 위상의 클럭(CK0, CK45, CK90, CK135)의 상승 에지와 하강 에지를 클럭 복원에 사용하였지만, 예를 들어 10Gbps의 데이터에서 10Ghz의 클럭을 사용하는 경우 bang-bang 구조의 클럭 복원 회로에서는 하나의 클럭을 사용해도 충분하며, 이러한 경우 수신 데이터의 상승 에지 또는 하강 에지가 클럭의 에지 부분을 샘플링하여 샘플링 값이 '0'인지 '1'인지에 따라 클럭이 수신 데이터 보다 빠른지 느린지를 결정하면 된다.

예를 들어, 클럭 복원 회로에서 하나의 클럭을 사용하는 경우, 수신 데이터의 상승 에지가 클럭의 상승 에지의 왼쪽 부분 '0'을 샘플링하면 수신 데이터가 클럭보다 빠른것으로 판단할 수 있으며, 이에 따라 클럭의 위상을 수신 데이터의 에지에 맞게 조절하면 된다.

다시 도 1을 참조하면, 상기 데이터 결정 회로(900)는 상기 클럭 복원 회로(700A, 700B)와 위상 보간 회로(300)를 통해 수신 데이터의 가운데를 샘플링할 수 있도록 위상이 조절된 클럭을 이용하여 수신 데이터를 샘플링하기 위한 것으로, 위상이 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 중에서 두개의 클럭(INTCLK45, INTCLK135)만을 이용하여 상기 지연 버퍼 회로(800)를 통해 지연된 수신 데이터(Delayed DATA)를 복원하여 출력 데이터(OUTDATA)로서 출력하며, 이에 대하여 도 7 및 도 8을 참조하여 더 자세히 설명하면 다음과 같다.

도 7은 도 1의 데이터 결정 회로(900)를 나타낸 도면이며, 도 8은 도 7의 데이터 결정 회로의 동작 타이밍도이다.
도 7에 도시된 바와 같이, 상기 데이터 결정 회로(900)는 상기 지연 버퍼 회로(800)를 통해 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하기 위한 제1 내지 제4 D-플립플롭(910,920,930,940)을 구비한다.
상기 제1 D-플립플롭(910) 및 제3 D-플립플롭(930)은 클럭 INTCLK45의 상승 및 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)를 출력하고, 상기 제2 D-플립플롭(920) 및 제4 D-플립플롭(940)은 클럭 INTCLK135의 상승 및 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)를 출력한다.

도 8을 참조하면, 상기 데이터 결정 회로(900)로 클럭 INTCLK45, INTCLK135와 지연된 수신 데이터(Delayed DATA)가 입력되면, 상기 클럭 INTCLK45의 상승 에지와 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)의 가운데가 샘플링되어 '11'의 샘플링값이 출력되며, 상기 클럭 INTCLK135의 상승 에지와 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)의 가운데가 샘플링되어 '01'의 샘플링값이 출력됨을 알 수 있다.

삭제

이 때, 상기 클럭 INTCLK45, INTCLK135는 클럭 복원 회로(700A, 700B)와 위상 보간 회로(300)를 통해 수신 데이터의 가운데를 샘플링할 수 있도록 위상이 조절된 클럭이다.

즉, 상기 위상 보간 회로(300)를 통해 수신 데이터의 가운데를 샘플링할 수 있도록 위상이 조절된 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 중에서 INTCLK45와 INTCLK135가 상기 데이터 결정 회로(900)에서 데이터 복원을 위해 사용되며, 상기 데이터 결정 회로(900)에서 출력된 데이터는 1:4 디멀티플렉싱되어 출력된다.

다시 도 1을 참조하면, 상기 지연 버퍼 회로(800)는 분주회로(500A, 500B)를 통해 분주된 수신 데이터(Data2_1, Data2_2)의 에지와 상기 수신 데이터(DATA)의 에지가 동기화(synchronized) 되도록 분주회로(500A, 500B)의 지연 시간 만큼 수신 데이터(DATA)를 지연시키기 위한 것으로, 이에 대하여 도 9a 및 도 9b를 참조하여 더 자세히 설명하면 다음과 같다.

도 9a는 지연 버퍼 회로를 사용하지 않는 경우의 데이터 복원 과정을 설명하는 도면이며, 도 9b는 본 발명에서와 같이 지연 버퍼 회로를 사용하는 경우의 데이터 복원 과정을 설명하는 도면이다.

도 9a에 도시된 바와 같이, 지연 버퍼 회로를 사용하지 않는 경우, 상기 분주회로(500A, 500B)를 통해 분주된 수신 데이터(DATA/2)는 상기 분주회로 소자의 지연 시간 만큼 지연되어 출력된다. 이러한 경우, 데이터 결정 회로(900)에는 지연되지 않은 수신 데이터(DATA)가 입력되지만, 클럭 복원 회로(700A, 700B)에서는 그 지연된 수신 데이터(DATA/2)의 에지에 맞게 클럭을 복원하기 때문에, 이로 인해 복원된 클럭과 수신 데이터(DATA)의 에지가 맞지 않게 되어 정확한 데이터를 복원할 수 없게 된다.

반면, 도 9b에 도시된 바와 같이, 지연 버퍼 회로를 사용하는 경우, 상기 분주회로(500A, 500B)를 통해 분주된 수신 데이터(DATA/2)가 상기 분주회로 소자의 지연 시간 만큼 지연되어 출력되더라도, 즉, 클럭 복원 회로(700A, 700B)에서 그 지연된 수신 데이터(Delayed DATA)의 에지에 맞게 클럭을 복원하여도, 지연 버퍼 회로(800)를 통해 소정 시간 지연된 수신 데이터(Delayed_DATA)가 데이터 결정 회로(900)로 입력되므로, 분주된 수신 데이터(DATA/2)와 지연된 수신 데이터(Delayed DATA)의 에지가 맞게 되어 정확하게 수신 데이터를 복원할 수 있음을 알 수 있다.

한편, 본 실시예에서는 정확한 수신 데이터 복원을 위해 상기 지연 버퍼 회로(800)를 통해 소정 시간 지연된 수신 데이터(Delayed DATA)가 데이터 결정 회로(900)로 입력되는 것으로 설명하였으나, 상기 지연 버퍼 회로(800)는 구성의 간소화를 위해 생략하는 것도 가능하다.

이와 같이, 본 발명은 데이터 속도의 1/4 클럭 주파수를 이용하여 클럭을 복원해내는 새로운 방식의 클럭 및 데이터 복원 회로 구조를 제시함으로써, 고주파의 클럭을 만들 수 없는 상황에서도 데이터 속도의 1/4 클럭 주파수를 이용하여 고속 의 데이터를 처리할 수 있는 이점이 있다. 또한, 본 발명은 고주파의 클럭 주파수를 발생시킬 수 있는 발진기만 쉽게 설계할 수 있다면, 여러 개의 플립플롭을 사용하지 않고도 간단하게 클럭 및 데이터 복원회로를 구현할 수 있는 이점이 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

상기한 바와 같이, 본 발명에 따르면, 데이터 속도의 1/4 클럭 주파수를 이용하여 클럭을 복원해내는 새로운 방식의 클럭 및 데이터 복원 회로 구조를 제시함으로써, 고주파의 클럭을 만들 수 없는 상황에서도 데이터 속도의 1/4 클럭 주파수를 이용하여 고속의 데이터를 처리할 수 있는 효과가 있다.

또한, 본 발명에 따르면, 인덕터를 사용하지 않고도 고속의 클럭 및 데이터 복원 회로를 구현할 수 있으므로 전체 회로의 크기를 줄일 수 있는 효과가 있다.

Claims

외부 클럭(External Clock)을 입력받아 수신 데이터 속도의 1/4 주파수를 갖는 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력하는 위상 동기 루프 회로;

위상 제어 신호(Vctrl)에 따라 상기 수신 데이터의 가운데를 샘플링할 수 있도록 상기 위상 동기 루프 회로에서 출력된 멀티 위상의 클럭(CK0, CK45, CK90, CK135)의 위상을 조절하여 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 출력하는 위상 보간 회로;

상기 수신 데이터를 1/2로 분주하여 분주된 수신 데이터(Data2_1, Data2_2)를 출력하는 분주 회로;

상기 분주 회로를 통해 분주된 수신 데이터(Data2_1, Data2_2)의 에지와 상기 수신 데이터의 에지가 동기화(synchronized) 되도록 상기 수신 데이터를 소정 시간 지연시켜 지연된 수신 데이터(Delayed DATA)를 출력하는 지연 버퍼 회로;

상기 분주 회로를 통해 분주된 수신 데이터(Data2_1, Data2_2)와 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 클럭 복원 회로; 및

상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 지연 버퍼 회로를 통해 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하는 데이터 결정 회로를 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1항에 있어서, 상기 위상 동기 루프 회로는,

제어 전압에 따라 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력하는 발진기;

상기 발진기로부터 출력된 클럭을 1/4로 분주하는 제1 분주기;

상기 제 1분주기에서 분주된 클럭을 단일-종단형(single-ended) 클럭으로 변환하는 D2S 컨버터(Differential to Single-ended Converter);

상기 D2S 컨버터에서 출력된 클럭을 1/4로 분주하는 제2 분주기;

상기 외부 클럭과 상기 제2 분주기를 통해 분주된 클럭의 위상 및 주파수를 비교하여 위상 및 주파수의 차이를 검출하는 위상 주파수 검출기; 및

상기 위상 주파수 검출기에서 검출된 위상 및 주파수의 차이에 따라 전하를 증감시키고 전하가 증감된 신호에서 고주파 성분을 제거하여 상기 제어 전압을 발생하는 전하 펌프 및 저역 필터를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1 항에 있어서, 상기 위상 보간 회로는,

상기 클럭 복원 회로로부터 출력된 위상 제어 신호(Vctrl)에 따라 상기 위상 동기 루프 회로에서 출력된 멀티 위상의 클럭(CK0, CK45, CK90, CK135)의 위상을 조절하여 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 출력하는 제1 내지 제4 위상 보간 회로를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 3항에 있어서, 상기 위상 보간 회로의 위상 조절 범위는 하나의 수신 데이터의 지속시간(bit duration)과 같거나 더 큰 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 1항에 있어서, 상기 분주 회로는,

상기 수신 데이터의 상승 에지에 동기하여 상기 수신 데이터를 1/2로 분주하고 분주된 수신 데이터(DATA/2_1)를 출력하는 제1 분주 회로; 및

상기 수신 데이터의 하강 에지에 동기하여 상기 수신 데이터를 1/2로 분주하고 분주된 수신 데이터(DATA/2_2)를 출력하는 제2 분주 회로를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 5항에 있어서, 상기 클럭 복원 회로는,

상기 제1 분주 회로를 통해 분주된 수신 데이터(DATA/2_1)와 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 제1 클럭 복원 회로; 및

상기 제2 분주 회로를 통해 분주된 수신 데이터(DATA/2_2)와 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 제2 클럭 복원 회로를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 6항에 있어서,

상기 제1 클럭 복원 회로는,

상기 제1 분주 회로를 통해 분주된 수신 데이터(Data2_1)가 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 보다 위상이 빠른지 느린지를 결정하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하며,

상기 제2 클럭 복원 회로는,

상기 제2 분주 회로를 통해 분주된 수신 데이터(Data2_2)가 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 보다 위상이 빠른지 느린지를 결정하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
제 6항에 있어서, 상기 제1 클럭 복원 회로 및 제2 클럭 복원 회로는,

상기 제1, 2 분주 회로를 통해 분주된 수신 데이터(Data2_1, Data2_2)를 클럭으로 각각 입력받고, 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 데이터로 각각 입력받는 제1 내지 제4 D-플립플롭;

상기 제1 내지 제4 D-플립플롭의 출력을 Exclusive-OR하는 제1, 2 XOR 게이트;

상기 제1, 2 XOR 게이트의 출력에 따라 상기 분주된 수신 데이터(Data2_1, Data2_2)의 위상과 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)의 위상의 차이를 나타내는 전압 신호를 선택하여 출력하는 선택기; 및

상기 선택기에서 출력된 전압 신호를 전류 신호로 변환하는 전압-전류 변환기를 각각 구비하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
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제 1 항에 있어서,

상기 데이터 결정 회로는 제1 내지 제4 D-플립플롭을 포함하며,

상기 제1 내지 제4 D-플립플롭의 데이터로 상기 지연 버퍼 회로를 통해 지연된 수신 데이터(Delayed DATA)가 입력되는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
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제 12 항에 있어서,

상기 제1 D-플립플롭 및 제3 D-플립플롭은 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 중 상기 제2 클럭(INTCLK45)의 상승 및 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하고,

상기 제2 D-플립플롭 및 제4 D-플립플롭은 상기 위상 보간 회로를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 중 상기 제4 클럭(INTCLK135)의 상승 및 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
(a) 외부 클럭(External Clock)을 입력받아 수신 데이터 속도의 1/4 주파수를 갖는 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력하는 단계;

(b) 위상 제어 신호(Vctrl)에 따라 상기 수신 데이터의 가운데를 샘플링할 수 있도록 상기 (a) 단계를 통해 출력된 멀티 위상의 클럭(CK0, CK45, CK90, CK135)의 위상을 조절하여 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 출력하는 단계;

(c) 상기 수신 데이터를 1/2로 분주하여 분주된 수신 데이터(Data2_1, Data2_2)를 출력하는 단계;

(d) 상기 (c) 단계를 통해 분주된 수신 데이터(Data2_1, Data2_2)의 에지와 상기 수신 데이터의 에지가 동기화(synchronized) 되도록 상기 수신 데이터를 소정 시간 지연시켜 지연된 수신 데이터(Delayed DATA)를 출력하는 단계;

(e) 상기 분주된 수신 데이터(Data2_1, Data2_2)와 상기 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 단계; 및

(f) 상기 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135)을 이용하여 상기 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하여 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
제 15항에 있어서, 상기 (a) 단계는,

제어 전압에 따라 멀티 위상의 클럭(CK0, CK45, CK90, CK135)을 생성하여 출력하는 제 1 단계;

상기 멀티 위상의 클럭을 1/4로 분주하는 제 2 단계;

상기 1/4로 분주된 클럭을 단일-종단형(single-ended) 클럭으로 변환한 후 변환된 클럭을 다시 1/4로 분주하는 제 3 단계;

상기 외부 클럭과 상기 제 3 단계를 통해 분주된 클럭의 위상 및 주파수를 비교하여 위상 및 주파수의 차이를 검출하는 제 4 단계; 및

상기 검출된 위상 및 주파수의 차이에 따라 전하를 증감시키고 전하가 증감된 신호에서 고주파 성분을 제거하여 상기 제어 전압을 발생시키는 제 5 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
삭제
제 15항에 있어서, 상기 (c) 단계는,

상기 수신 데이터의 상승 에지에 동기하여 상기 수신 데이터를 1/2로 분주하고 분주된 수신 데이터(DATA/2_1)를 출력하는 단계; 및

상기 수신 데이터의 하강 에지에 동기하여 상기 수신 데이터를 1/2로 분주하고 분주된 수신 데이터(DATA/2_2)를 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
제 15항에 있어서, 상기 (e) 단계는,

상기 분주된 수신 데이터(DATA/2_1, DATA/2_2)가 상기 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 보다 빠른지 느린지를 결정하여 상기 위상 제어 신호(Vctrl)를 생성하여 출력하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
제 15항에 있어서, 상기 (f) 단계는,

상기 (b) 단계를 통해 위상이 조절된 제1 내지 제4 클럭(INTCLK0, INTCLK45, INTCLK90, INTCLK135) 중 제2 클럭 및 제4 클럭(INTCLK45, INTCLK135)의 상승 및 하강 에지에서 상기 지연된 수신 데이터(Delayed DATA)의 가운데를 샘플링하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.