KR100842340B1

KR100842340B1 - 반도체 집적회로 장치

Info

Publication number: KR100842340B1
Application number: KR1020060038159A
Authority: KR
Inventors: 아키오 이와부치
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2005-05-30
Filing date: 2006-04-27
Publication date: 2008-06-30
Anticipated expiration: 2026-04-27
Also published as: KR20060124561A; CN100472786C; CN1873983A; JP2006332539A

Abstract

본 발명은 IGBT(Insulated Gate Bipolar Transister)와 NMOS(N-channel MOS)를 가지는 반도체 집적회로 장치의 면적을 작게 형성하면서, 오동작을 방지하는 것을 과제로 한다.

본 발명에 따르면, IGBT와 NMOS를 가지는 반도체 집적회로 장치가 형성된 기판(50) 상에 다이오드(44)를 설치하고, NMOS의 소스 전극(66)과 백 게이트 전극(70) 및 IGBT의 이미터 전극(57) 사이에, 순방향으로 다이오드(44)를 접속한다. 다이오드(44)를 설치함으로써, 입력 IGBT가 온(on)되어 드리프트 영역(54)으로부터 P-웰(60)을 통하여 NMOS의 소스 영역(61)에 흐르는 전류가, 다이오드(44)에 흐른다. 다이오드(44)의 온 저항이 높기 때문에 기생 트랜지스터(75)의 베이스 전류가 낮게 억제되고, 기생 트랜지스터(75, 76)로 구성되는 사이리스터(thyristor; 실리코 제어 정류기)에 흐르는 전류가 대폭 억제된다.

트랜지스터, 집적회로, 반도체, 사이리스터, 다이오드

Description

반도체 집적회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT APPARATUS}

도 1은 본 발명의 실시예에 따른 반도체 집적회로 장치의 개요를 나타낸 회로도이다.

도 2는 도 1의 반도체 집적회로 장치의 구조를 나타낸 단면도이다.

도 3은 종래의 반도체 집적회로 장치의 회로를 나타낸 회로도이다.

도 4는 도 3의 반도체 집적회로 장치의 구조를 나타낸 단면도이다.

<부호의 설명>

41: IGBT 42, 43: NMOS

44, 45: 다이오드 50: 기판

55: 보디층 56: 이미터 영역

57: 이미터 전극 59: 게이트 전극

60: P-웰 61, 63: 소스 영역

62, 64: 드레인 영역 72, 74: 게이트 전극

일본국 특허 공개 공보 2004-152806호

본 발명은, 바이폴러 트랜지스터를 구비한 반도체 회로 장치에 관한 것이다.

고내압(高耐壓)이며 대전류가 흐를 수 있는 소자로서, 절연 게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transister: 이하, IGBT라 한다)가 알려져 있다.

IGBT는, 반도체 소자이며, 일본국 특허 공개 공보 2004-152806호에 기재된 바와 같이 반도체 기판에 형성되고, 예를 들면 스위칭 소자로서 이용되고 있다.

IGBT가 형성된 기판에, 또한, 인핸스먼트(enhancement)형 및 디프레션형의 N채널 MOS 트랜지스터(N-channel MOS, 이하, NMOS라 한다)를 탑재하고, NMOS에 의해, 제어 회로 등을 구성한 반도체 집적회로 장치도 있다.

도 3은, 종래의 반도체 집적회로 장치의 일례를 나타낸 회로도이다.

도 4a, 4b는, 도 3의 반도체 집적회로 장치의 단면도이다.

이 반도체 집적회로 장치는, 쌍을 이루는 인핸스먼트형의 NMOS(1) 및 디프레션형의 NMOS(2)로 구성되는 직렬 회로가, 전원 VDD와 그라운드 GND 사이에 병렬로 접속되어 있다. 또한, IGBT(3)의 이미터가 그라운드 GND에 접속되어 있다.

NMOS(1), NMOS(2) 및 IGBT(3)는, 기판(10)에 형성되어 있다.

IGBT(3)의 콜렉터 전극(11)은, 기판(10)의 배면 측의 저 저항층 P+로 구성된 콜렉터 영역(12)와 접하고 있다. 콜렉터 영역(12)에는, 저 저항층 N+로 구성된 버퍼 영역(13)과 고저항층 N-로 구성된 드리프트 영역(14)이 적층되어 있다. 드리프트 영역(14)의 표면 측에 저 저항층 P+의 보디층(15)아 복수개 형성되어 있다. 드 리프트 영역(14) 및 보디층(15)이 IGBT(3)의 베이스 영역을 구성하고 있다.

보디층(15)의 표면 측에는, N+층으로 구성된 이미터 영역(16)이 형성되어 있다. 이미터 영역(16)은 기판(10)으로부터 노출되고, 이미터 영역(16)의 상부에 이미터 전극(17)이 접하고 있다.

보디층(15)과 다른 장소에서 드리프트 영역(14)의 기판(10)으로부터 노출된 부분의 상부에는, 게이트 산화막(18)이 형성되고, 게이트 산화막(18) 상에 IGBT(3)의 게이트 전극(19)이 형성되어 있다.

기판(10)의 드리프트 영역(14)에는, 또한, P-웰(20)이 형성되어 있다. P-웰(20)의 표면 측에, 복수개의 N+층이 형성되어 있다. 이들 N+층이, NMOS(2)의 게이트(1)의 드레인 영역(2) 및 소스 영역(22)과, NMOS(1)의 드레인 영역(23) 및 소스 영역(24)과, NMOS(1, 2)의 백 게이트 영역(25)이 된다. NMOS(2)의 드레인 영역(21)과 NMOS(1)의 소스 영역(22) 사이에서 기판(10)으로부터 노출된 P-웰(20) 상에는, 게이트 산화막(26)이 퇴적되고, 그 위에 게이트 전극(27)이 형성되어 있다.

NMOS(1)의 드레인 영역(23)과 NMOS(1)의 소스 영역(24) 사이에서 기판(10)으로부터 노출된 P-웰(20) 상에는, 게이트 산화막(28)이 퇴적되고, 그 위에 NMOS(1)의 게이트 전극(29)이 형성되어 있다.

이와 같은 반도체 집적회로 장치에서는, IGBT(3)가 온(on) 동작함으로써, 홀(hole)인 캐리어(carrier)가 드리프트 영역(14)에 충만하게 된다. 상기 캐리어는, IGBT(3)의 보디층(15)에 빨려들어감과 동시에, P-웰(20)에도 빨려들어간다. 이 현상은, P-웰(20)의 전극 컨택트 방향으로 P-웰(20) 내에 전류가 흐르고, 이 전 류가 P-웰(20) 내의 기생 저항(30)으로 흘러서 발생한 전위차에 의해, NMOS(1)의 소스 영역(22)과 P-웰(20)로 구성되는 기생 다이오드에 순방향 전류가 흐르게 된다.

전술한 동작에 의해, 드리프트 영역(14)과 P-웰(20)과 NMOS(2)의 소스 영역(22)으로 구성되는 기생 트랜지스터(32)가 온(on)된다. 그리고, IGBT(3)의 콜렉터 영역(12)과 버퍼 영역(13)과 드리프트 영역(14)으로 구성되는 기생 트랜지스터(33) 및 드리프트 영역(14)과 P-웰(20)과 소스 영역(22)으로 구성되는 기생 트랜지스터(32)에 의한 사이리스터(thyristor) 현상때문에, 관통 전류가 흐른다. 상기 관통 전류의 전류 량이 많아지면 반도체 집적회로 장치가 파괴된다. 일반적으로, P-웰(20)은, 보디층(15)보다 불순물 농도가 낮으므로, 전술한 현상이 쉽게 발생된다.

관통 전류에 의해 반도체 집적회로 장치가 파괴되는 것을 사전에 방지하기 위해, 종래의 기술에서는, IGBT(3)로부터 P-웰(20)까지 충분한 거리를 두고, P-웰(20)에 빨려들어가는 전류량을 문제가 되지 않는 레벨로 억제하고, 또한, P-웰(20)의 전위가 상승하지 않도록, NMOS(1, 2)의 주변에 다수의 전위 고정용 전극을 배치한다.

IGBT(3)로부터 P-웰(20)까지의 거리를 충분히 확보하거나, 또는 전위 고정용 전극을 배치하기 위해서는, NMOS(1, 2)나 IGBT(3)를 형성하는 면적 이외에, 동작과 관계없는 불필요한 면적이 필요하게 된다. 또한, 드레인 전극이나 소스 전극 및 게이트 전극을 형성하는 전극층이 단층인 경우, NMOS(1, 2)의 주변에 다수의 전위 고정용 전극을 배치하기 곤란하다. 또한, P-웰(20)에 흐른 전류 및 소스 영역(22)을 통하여 NMOS(1)의 소스 전극에 흐른 전류에 의해, 배선 저항에 의한 전압 드롭이 발생하고, 회로가 오동작할 위험이 있다.

본 발명은, 이상과 같은 실정을 감안하여 이루어진 발명이며, 관통 전류에 의한 파괴를 방지하고, 회로의 형성 면적을 작게 할 수 있고, 회로의 오동작 위험성의 적은 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명의 제1 관점에 따른 반도체 집적회로 장치는, 반도체 기판과,

상기 반도체 기판에 형성되고, 주전극과 제어 전극을 가지며, 상기 제어 전극에 인가된 신호에 기초하여 소수 캐리어 및 다수 캐리어가 하나의 상기 주전극 및 그라운드에 접속된 다른 상기 주전극으로부터 주입되는 파워 소자와,

상기 반도체 기판에 형성된 웰 내에 형성되고, 주전극과 제어 전극을 가지고, 상기 제어 전극에 인가된 신호에 기초한 통전(通電) 상태를 나타낸 전계 효과 트랜지스터와,

상기 반도체 기판에 절연막을 통하여 적층된 폴리 실리콘(poly-silicon)에 형성되고, 상기 전계 효과 트랜지스터의 하나의 상기 주전극과 상기 그라운드 사이에 순방향으로 접속된 제1 다이오드

를 구비한 것을 특징으로 한다.

이와 같은 구성을 채용함으로써, 다이오드는, 반도체 기판이 가지는 기생 트랜지스터로 구성되는 사이리스터가 온되는 것을 억제하는 동시에 상기 사이리스터가 온되더라도, 사이리스터에 흐르는 전류를 저감시키도록 기능한다.

그리고, 폴리 실리콘에 형성되고, 전계 효과 트랜지스터의 하나의 주전극과 그라운드 사이에 역 방향으로 접속된 제2 다이오드를 구비하여도 된다.

전계 효과 트랜지스터의 하나의 주전극은, 상기 전계 효과 트랜지스터의 소스 영역에 형성되어도 된다.

파워 소자는, IGBT라도 된다.

전계 효과 트랜지스터는, N채널형 MOS 트랜지스터라도 된다.

이하, 도면에 따라서, 본 발명의 실시예에 대하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 반도체 집적회로 장치의 개요를 나타내는 회로도이다.

도 2는, 도 1의 반도체 집적회로 장치의 구조를 나타내는 단면도이다.

상기 반도체 집적회로 장치는, 대전류를 흐르게 할 수 있는 파워 소자로서의 절연 게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor: 이하, IGBT라 한다)(41)를 구비하는 동시에, 복수개의 인핸스먼트형의 N채널형 MOS 트랜지스터(이하, NMOS라 한다)(42), 복수개의 디프레션형의 NMOS(43), 다이오드(44) 및 다이오드(45)를 구비하고 있다. IGBT(41)는, 예를 들면 스위칭 소자로서 사용되고, NMOS(42, 43)는, 제어 회로 등을 구성하고 있다.

IGBT(41)의 콜렉터는, 임의의 소자에 접속된다. IGBT(41)의 이미터는, 그라 운드 GND에 접속되어 있다.

NMOS(42)와 NMOS(43)는 쌍을 이루어 직렬로 접속되고, 복수개의 직렬 회로를 구성하고 있다. 각각의 직렬 회로에서 NMOS(43)의 소스가 NMOS(42)의 드레인에 접속되어 있다. 복수개의 NMOS(43)의 드레인이, 전원 VDD에 접속되어 있다. 복수개의 직렬 회로의 NMOS(43)의 드레인은, 전원 VDD에 공통적으로 접속되어 있다. 복수개의 직렬 회로의 NMOS(42)의 소스는, 다이오드(44)의 애노드와 다이오드(45)의 음극에 공통적으로 접속되어 있다. 다이오드(44)의 음극 및 다이오드(45)의 애노드는 그라운드 GND에 접속되어 있다.

IGBT(41), NMOS(42) 및 NMOS(43)은, 도 2에 나타낸 바와 같이, 기판(50)에 형성되어 있다.

기판(50)의 최배면 측은, P+층으로 구성된 IGBT(41)의 콜렉터 영역(51)이 되어 있다. 상기 콜렉터 영역(51)은, P형의 불순물이 확산된 것이다. 기판(50)의 배면에, 예를 들면 동(銅) 등으로 형성된 IGBT(41)의 콜렉터 전극(52)이 형성되고, 상기 콜렉터 전극(52)이 콜렉터 영역(51)에 접하고 있다.

콜렉터 영역(5)의 위에는, N+층으로 구성된 버퍼 영역(53)이 적층되고, 버퍼 영역(53)의 위에는, N+층으로 구성된 드리프트 영역(54)이 적층되어 있다.

버퍼 영역(53) 및 드리프트 영역(54)은, N형의 불순물이 확산된 것이며, 버퍼 영역(53)의 불순물 농도는, 드리프트 영역(54)보다 높게 되어 있다.

드리프트 영역(54) 내에는, 복수개의 P+층의 보디층(55)이 형성되어 있다. 보디층(55)은, P형의 불순물이 확산된 것이다. 드리프트 영역(54) 및 보디층(55) 이 IGBT(41)의 베이스 영역을 구성하고 있다.

보디층(55)의 표면 측에는, N+층으로 구성된 이미터 영역(56)이 형성되어 있다. 이미터 영역(56)은, N형 불순물이 확산된 것이다. 이미터 영역(56)의 상부는, 기판(50)으로부터 노출되고, 이미터 영역(56)의 노출된 부분에 동 등으로 형성된 IGBT(41)의 이미터 전극(57)이 접하고 있다.

보디층(55) 사이에서 기판(50)의 표면으로부터 노출된 드리프트 영역(54)의 상부에는, 산화막(58)이 형성되고, 산화막(58)의 상부에, IGBT(41)의 게이트 전극(59)이 동 등으로 형성되어 있다.

상기 기판(50)의 드리프트 영역(54)에는, 또한 P-웰(60)이 형성되어 있다. P-웰(60)은, P형 불순물이 확산된 것이다. P-웰(60)의 불순물 농도는, 콜렉터 영역(51)이나 보디층(55)의 불순물의 농도보다 낮다.

P-웰(60)의 기판(50)의 표면 측에는, 복수개의 N+층이 형성되어 있다. 이들 N+층은, N형 불순물이 확산된 영역이며, NMOS(42)의 소스 영역(61), NMOS(42)의 드레인 영역(62), NMOS(43)의 소스 영역(63), NMOS(43)의 드레인 영역(64), NMOS(42) 및 NMOS(43)의 백 게이트 영역(65)이 된다.

기판(50)의 표면으로부터 노출된 소스 영역(61) 상에, NMOS(42)의 소스 전극(66)이, 동 등으로 형성되어 있다. 기판(50) 표면으로부터 노출된 드레인 영역(62) 상에, NMOS(42)의 드레인 전극(67)이 동 등으로 형성되어 있다. 기판(50)의 표면으로부터 노출된 소스 영역(63) 상에, NMOS(43)의 소스 전극(68)이 동 등으로 형성되어 있다. 기판(50) 표면으로부터 노출된 드레인 영역(64) 상에, NMOS(43)의 드레인 전극(69)이 동 등으로 형성되어 있다. 기판(50)의 표면으로부터 노출된 백 게이트 영역(65) 상에, NMOS(42) 및 NMOS(43)의 백 게이트 전극(70)이 동 등으로 형성되어 있다.

소스 영역(61)과 드레인 영역(62) 사이에서 기판(50)의 표면으로부터 노출된 P-웰(60) 상에는, 게이트 산화막(71)이 형성되고, 게이트 산화막(71) 상에 NMOS(42)의 게이트 전극(72)이 동 등으로 형성되어 있다.

기판(50)의 IGBT(41), 및 NMOS(42, 43)에 대응하는 부분으로부터 떨어진 부분의 표면에는, 절연막을 통하여 다이오드(44, 45)가 폴리 실리콘으로 형성되어 있다.

상기 반도체 집적회로 장치의 IGBT(41)는, 게이트 전극(59)에 인가된 신호에 따라 온/오프되고, 온 시에는 임의의 소자로부터 그라운드 GND에 전류를 흐르게 한다. NMOS(42, 43)는, 각각의 게이트 전극(72, 74)에 인가된 신호에 기초한 온 상태가 되어, 상기 온 상태에 따른 전류를 전원 VDD로부터 그라운드 GND에 다이오드(44)를 통하여 전류를 흐르게 한다. 이로써, 다이오드(44)에는, 순방향으로 전압강하가 발생한다(실온에서 0.6V)정도).

다이오드(44)에서 발생한 전압 강하는, NMOS(42)의 소스 영역(61)과 P-웰(60)의 P-N접합에 대해서, 역바이어스 전압을 인가하게 된다.

한편, IGBT(41)가 온되어 전류를 흐르게함으로써, 콜렉터 영역(51)으로부터 소수 캐리어인 정공(홀)이 주입되어 드리프트 영역(54)에 홀이 충만한다. 상기 홀이 P-웰(60)에 빨려들여가도, 홀이 NMOS(42)의 소스 전극(66)에 흐르는 경로에서, P-웰(60)의 전위는, 소스 전극(66)의 전위보다 부분적으로 높아지게 된다. 상기 P-웰(60)과 소스 전극(66)의 전위차가, 다이오드(44)의 순방향의 전압강하와 NMOS(42)의 소스 영역(61)과 P-웰(60) 사이의 P-N 접합 기생 다이오드에 인가되어 있는 전압의 합을 초과하지 않는 경우에는, NMOS(42)의 소스 영역(61)과 P-웰(60) 사이의 P-N접합 기생 다이오드가 온되지 않고, 통상적인 동작이 유지된다.

P-웰(60)과 소스 전극(66)의 전위차가, 다이오드(44)의 순방향의 전압강하와 NMOS(42)의 소스 영역(61)과 P-웰(60) 사이의 P-N 접합 기생 다이오드에 인가되어 있는 전압의 합을 초과하는 경우에는, NMOS(42)의 소스 영역(61)과 P-웰(60) 사이의 P-N 접합 기생 다이오드가 온된다. 이에 따라, 드리프트 영역(54), P-웰(60), 및 NMOS(42)의 소스 영역(61)으로 구성되는 기생 트랜지스터(75)가 온된다. 이로써, IGBT(41)의 콜렉터 영역(51), 버퍼 영역(53), 및 드리프트 영역(54)으로 구성 되는 기생 트랜지스터(76) 및 드리프트 영역(54)과 P-웰(60)과 NMOS(42)의 소스 영역(61)으로 구성되는 기생 트랜지스터(75)에 의한 사이리스터 현상이 발생하고, 관통 전류가 흐르기 시작하여, NMOS(42)의 소스 영역(61)에 유입된다.

그러나, NMOS(42)의 소스 영역(61)에 유입된 전류는, 다이오드(44)에 흐른다. 다이오드(44)의 온 저항은 비교적 크기 때문에, 다이오드(44)에서의 전압강하가 커지고, 소스 영역(61)과 P-웰(60) 사이의 P-N 접합 기생 다이오드에 부귀환에 의하여, 기생 트랜지스터(75, 76)에 흐르는 전류의 증가가 억제된다. 따라서, 관통 전류에 의해, 소자가 파괴되는 것이 방지된다.

한편, 예를 들면 배선의 인덕턴스 등으로 인하여, NMOS(41, 42)의 백 게이트 전극(70)이나 IGBT(41)의 이미터 전극(57)의 전위가, 그라운드 GND의 전위로부터 상승한 경우, P-웰(60)로부터 NMOS(42)의 소스 영역(61)으로 전류가 흐른다. 이 전류가 흐르면, 기생 트랜지스터(75, 76)에 의한 사이리스터 현상이 발생한다. 이 상태에서, 다이오드(45)가 온되어 전류를 흐르게 하므로, 기생 트랜지스터(75)의 베이스 전류를 감소시킬 수 있고, 기생 트랜지스터(75)의 콜렉터 전류를 대폭 저감할 수 있다.

이상과 같이, 본 실시예의 반도체 집적회로 장치는, 다이오드(44, 45)를 설치하였으므로, 기생 트랜지스터(75, 76)에 의한 사이리스터 현상이 발생하는 것을 억제할 수 있음과 동시에, 사이리스터 현상이 발생한 경우라도, 기생 트랜지스터(75, 76)에 흐르는 전류량을 저감할 수 있다. 따라서, 다음과 같은 이점이 있다.

(1) IGBT(41)로부터 NMOS(42, 43)가 형성된 영역까지의 거리를 필요 이상으로 확보할 필요가 없고, 또, P-웰(60)의 전위를 고정하기 위한 전극을 다수 배치할 필요도 없다. 따라서, 회로 형성면적을 작게 할 수 있고, 디바이스 전체의 면적을 축소시킬 수 있다.

(2) 기생 트랜지스터(75)의 동작을 억제하는 동시에, 사이리스터 현상에 의해 기생 트랜지스터(75, 76)에 흐르는 전류를 저감할 수 있으므로, 소자가 파괴되는 것을 방지할 수 있다.

(3) IGBT(41)가 동작함으로써, P-웰(60)로부터 소스 영역(61)을 통하여 NMOS(42)의 소스 전극(66)에 흐르는 전류를 저감할 수 있으므로, NMOS(42, 43)의 오동작을 방지할 수 있다.

본 발명은, 상기의 실시예에 한정되지 않고, 그 변형 및 응용 등은 임의로 행할 수 있다.

예를 들면, 상기의 실시예에서는, 파워 소자로서 IGBT를 구비한다. 그러나 파워 소자는, IGBT로 한정되지 않고, 소수 캐리어와 다수 캐리어가 주입되는 다른 양극성 트랜지스터를 사용할 수도 있다. 또, NMOS 이외의 전계 효과 트랜지스터를 사용해도 된다.

상기의 실시예에서는, 기판(50)의 표면에 다이오드(44, 45)를 배치한다. 그러나, 다이오드(45) 대신, 폴리 실리콘에 의해 형성된 고저항을 다이오드(44)에 병렬로 접속해도 된다.

본 출원은, 2005년 5월 30일자로 수리된 일본국 특허 출원 2005-157682호에 기초하는 우선권을 주장하고, 상기 특허 출원의 명세서, 특허 청구의 범위, 도면 및 요약에 기재된 내용이 포함된다.

본 발명에 의하면, 반도체 기판의 기생 사이리스터에 흐르는 전류를 저감시킬 수 있으므로, 파워 소자로부터 전계 효과 트랜지스터까지의 거리를 필요 이상으로 확보하거나, 전위 고정용 전극을 배치할 필요가 없어진다. 그러므로, 회로가 형성되는 면적을 작게 할 수 있다. 또한, 회로의 오동작의 위험성이 적은 반도체 집적회로 장치를 실현할 수 있다.

Claims

반도체 기판(50)과,

상기 반도체 기판(50)에 형성되고, 주전극과 제어 전극을 가지며, 상기 제어 전극에 인가된 신호에 기초하여 소수 캐리어(carrier) 및 다수 캐리어가 하나의 상기 주전극 및 그라운드에 접속된 다른 상기 주전극으로부터 주입되는 파워 소자(41)와,

상기 반도체 기판에 형성된 웰(well) 내에 형성되고, 트랜지스터 주전극과 트랜지스터 제어 전극을 가지고, 상기 트랜지스터 제어 전극에 인가된 신호에 기초한 통전(通電) 상태를 나타내는 전계 효과 트랜지스터(42, 43)와,

상기 반도체 기판에 절연막을 통하여 적층된 폴리 실리콘(poly-silicon)에 형성되고, 상기 전계 효과 트랜지스터의 하나의 상기 트랜지스터 주전극과 상기 그라운드 사이에 순방향으로 접속된 제1 다이오드(44)

를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
제1항에 있어서,

상기 폴리 실리콘에 형성되고, 상기 전계 효과 트랜지스터(42, 43)의 상기 하나의 트랜지스터 주전극과 상기 그라운드 사이에 역 방향으로 접속된 제2 다이오드(45)를 구비하는 것을 특징으로 하는 반도체 집적회로 장치.
제1항 또는 제2항에 있어서,

상기 전계 효과 트랜지스터(42, 43)의 하나의 상기 트랜지스터 주전극은, 상기 전계 효과 트랜지스터의 소스 영역(source region)에 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
제1항 또는 제2항에 있어서,

상기 파워 소자(41)는, 절연 게이트형 바이폴라 트랜지스터(insulated gate bipolar transistor)인 것을 특징으로 하는 반도체 집적회로 장치.
제4항에 있어서,

상기 전계 효과 트랜지스터(42, 43)는, N채널형 MOS 트랜지스터인 것을 특징으로하는 반도체 집적회로 장치.