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KR100840653B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR100840653B1
KR100840653B1 KR1020060137366A KR20060137366A KR100840653B1 KR 100840653 B1 KR100840653 B1 KR 100840653B1 KR 1020060137366 A KR1020060137366 A KR 1020060137366A KR 20060137366 A KR20060137366 A KR 20060137366A KR 100840653 B1 KR100840653 B1 KR 100840653B1
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KR
South Korea
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device isolation
region
isolation layer
forming
semiconductor substrate
Prior art date
Application number
KR1020060137366A
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Inventor
신현수
Original Assignee
동부일렉트로닉스 주식회사
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Publication date
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Abstract

본 발명은 소자의 응답속도를 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 형성되는 웰 영역과, 상기 웰 영역의 일부 영역에 형성되며 소정 간격으로 이격되는 드리프트 영역과, 상기 드리프트 영역 사이의 상기 반도체 기판 상에 형성되는 게이트 전극과, 상기 드리프트 영역 중 소스 영역과 대응되는 드리프트 영역을 분리하는 소자 분리 영역의 깊이가 다른 소자 분리 영역의 깊이보다 얕도록 형성되는 소자 분리막을 구비하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{Semiconductor Devices and Method of Manufacturing the Same}
도 1은 종래의 반도체 소자를 나타내는 단면도.
도 2a 내지 도 2k는 도 1에 도시된 반도체 소자의 제조방법을 나타내는 단면도들.
도 3은 본 발명의 실시 예에 따른 반도체 소자를 나타내는 단면도.
도 4a 내지 도 4m은 도 3에 도시된 반도체 소자의 제조방법을 나타내는 단면도들.
도 5a 내지 도 5d는 도 4에 도시된 반도체 소자의 다른 제조방법을 나타내는 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 반도체 기판 104 : 소자 분리막
106 : 게이트 전극 107 : 게이트 절연막
124, 140 : 패드 산화막 126, 142 : 패드 질화막
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 응답속도를 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
전계효과 트랜지스터(Field Effect Transistor : 이하 "FET"라 함)는 다수의 캐리어들이 게이트 전극을 거쳐 소스 전극에서 드레인 전극으로 움직이는 트랜지스터 역할을 하는 소자이다. 이러한 FET 중에서 최근 들어 실리콘 기판 상에 산화막을 형성시키고 그 위에 실리콘 전극을 형성하여 전기장에 의한 실리콘 표면의 전하를 조절할 수 있는 MOSFET(Metal Oxide Semiconductor FET)가 그 특성이 우수하여 널리 이용되고 있는 추세에 있다.
최근 들어, 반도체 소자는 고전압을 사용하는 외부 시스템을 제어하기 위한 고전압 소자인 ED(Extended Drain) MOSFET가 필요하다. 이러한 이디모스 트랜지스터는 P형 MOSFET와 N형 MOSFET로 이루어진다.
도 1을 참조하면, 종래의 ED MOSFET는 반도체 기판(2) 내에 p형 불순물 이온을 주입하여 형성되는 고전압 p-웰 영역(HPWELL)과, 고전압 p-웰 영역(HPWELL)과 인접하여 형성되며 n형 분순물 이온을 주입하여 형성되는 고전압 n-웰 영역(HNWELL)과, 고전압 p-웰 영역(HPWELL)과 고전압 n-웰 영역(HNWELL)의 간섭을 방지하기 위하여 형성되는 고전압 p-웰 영역(HPWELL) 내에 n형 불순물 이온을 주입하여 형성되는 딥 고전압 n-웰 영역(DHNWELL)과, 딥 고전압 n-웰 영역(DHNWELL) 내에 n-형 불순물 이온을 주입하여 형성되며 소정 간격을 두고 이격되도록 형성되는 n-형 드리프트(drift) 영역(NDT)과, 고전압 n-웰 영역(HNWELL) 내에 p-형 불순물 이온을 주입하여 형성되며 소정 간격을 두고 이격되도록 형성되는 p-형 드리프트 영 역(PDT)과, 반도체 기판(2)의 활성 영역과 비활성 영역을 분리하는 소자 분리막(4)과, n-형 드리프트 영역(NDT) 사이와 p-형 드리프트 영역(PDT) 사이에 형성되는 게이트 절연막(8) 및 게이트 전극(6)을 구비한다.
이러한 ED MOSFET의 제조방법을 도 2a 내지 도 2k와 결부하여 살펴보자.
도 2a에 도시된 바와 같이, 반도체 기판(2) 상에 p형 MOSFET 영역이 노출되도록 포토레지스트 패턴(10)을 형성한 후, 노출된 반도체 기판(2)에 인(phosphorus, P) 또는 비소(arsenic, As)와 같은 n형 불순물 이온을 주입한다. 이어서, 스트립 공정을 실시하여 포토레지스트 패턴(10)을 제거한다.
이어서, 도 2b에 도시된 바와 같이 반도체 기판(2) 상에 n형 MOSFET 영역이 노출되도록 포토레지스트 패턴(12)을 형성한 후, 노출된 반도체 기판(2)에 보론(boron, B)과 같은 p형 불순물 이온을 주입한다. 이어서, 스트립 공정을 실시하여 포토레지스트 패턴(10)을 제거한다.
이 후, 도 2c에 도시된 바와 같이 드라이브 인(drive in) 공정을 실시하여 반도체 기판(2) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 n형 MOSFET 영역에는 고전압 p-웰 영역(HPWELL)을 형성하고, p형 MOSFET 영역에는 고전압 n-웰 영역(HNWELL)을 형성한다.
이어서, 도 2d에 도시된 바와 같이 고전압 p-웰 영역(HPWELL)과 고전압 n-웰 영역(HNWELL) 사이의 고전압 p-웰 영역(HPWELL)의 일부 영역이 노출되도록 포토레지스트 패턴(14)을 형성한다. 이 후, 포토레지스트 패턴(14)을 이용하여 노출된 고전압 p-웰 영역(HPWELL) 내에 n형 불순물 이온을 주입한다. 이에 따라, 고전압 p-웰 영역(HPWELL) 내에 딥 고전압 n-웰 영역(DHNWELL)이 형성된다. 이 후, 포토레지스트 패턴(14)을 스트립 공정으로 제거한다.
이어서, 도 2e에 도시된 바와 같이 딥 고전압 n-웰 영역(DHNWELL) 내에 n형 드리프트 영역(NDT)이 형성된다.
이를 상세히 하면, 딥 고전압 n-웰 영역(DHNWELL)의 일부가 노출되도록 포토레지스트 패턴(16)을 형성한 후, 노출된 딥 고전압 n-웰 영역(DHNWELL) 내에 n형 불순물 이온을 주입한다. 이 후, 포토레지스트 패턴(16)을 스트립 공정으로 제거한다.
이 후, 도 2f와 같이 고전압 n-웰 영역(HNWELL)의 일부 영역이 노출되도록 포토레지스트 패턴(18)을 형성한 후, 노출된 고전압 n-웰 영역(HNWELL) 내에 p형 불순물 이온을 주입한다.
이어서, 드라이브 인 공정을 실시하여 반도체 기판(2) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 도 2g에 도시된 바와 같이 n형 드리프트 영역(NDT)과 p형 드리프트 영역(PDT)을 형성한다.
이어서, 반도체 기판(2) 전면에 산화 공정을 실시하여 패드 산화막(20)을 형성한 후, 패드 산화막(20) 상에 패드 질화막(22)을 증착한다.
이 후, 후술될 소자 분리막(4)이 형성될 영역이 노출되도록 포토레지스트 패턴(24)을 형성한다.
이 포토레스트 패턴(24)을 이용한 습식 식각 공정으로 도 2h와 같이 패드 질화막(22)을 패터닝한다. 이어서, 스트립 공정을 이용하여 포토레지스트 패턴(24) 을 제거한다.
이 후, 패드 질화막(22)을 마스크로 하여 LOCOS 공정, 즉 산화공정을 실시하여 도 2i에 도시된 바와 같이 소자 분리막(4)을 형성한다.
이어서, 습식 식각 공정을 실시하여 패드 질화막(22)을 제거한 후, 습식 식각 공정을 실시하여 패드 산화막(20)을 제거한다. 이때, 패드 산화막(20) 측면에 형성된 소자분리막(4)의 상부 영역도 함께 제거됨으로써 도 2j에 도시된 바와 같이 소자분리막(4)이 완성된다.
이어서, 도 2k에 도시된 바와 같이 반도체 기판(2) 상에 게이트 절연막(8) 및 게이트 전극(6)을 형성한다.
이를 상세히 하면, 소자 분리막(4)이 형성된 반도체 기판(2) 상에 산화 공정을 실시하여 게이트 절연층을 형성한다. 이 후, 증착 방법을 통해 게이트 절연층 상에 게이트 금속층을 형성한다.
이어서, 마스크를 이용한 포토리쏘그래피 공정에 의해 게이트 절연층 및 게이트 금속층이 패터닝됨으로써 게이트 절연막(8) 및 게이트 전극(6)이 형성된다.
이러한 ED MOSFET는 소자 분리막(4)의 깊이가 너무 깊어 트랜지스터의 전류가 낮아지게 된다. 이에 따라, 소자의 응답속도가 느리게 되는 문제점을 가진다.
따라서, 본 발명의 목적은 소자의 응답속도를 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판 내에 형성되는 웰 영역과, 상기 웰 영역의 일부 영역에 형성되며 소정 간격으로 이격되는 드리프트 영역과, 상기 드리프트 영역 사이의 상기 반도체 기판 상에 형성되는 게이트 전극과, 상기 드리프트 영역 중 소스 영역과 대응되는 드리프트 영역을 분리하는 소자 분리 영역의 깊이가 다른 소자 분리 영역의 깊이보다 얕도록 형성되는 소자 분리막을 구비하는 것을 특징으로 한다.
상기 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 더 구비하는 것을 특징으로 한다.
상기 소자 분리막은 상기 드리프트 영역 중 소스 영역과 일부 중첩되어 형성되는 제1 소자 분리막과, 상기 제1 소자 분리막의 깊이보다 깊도록 형성되는 제2 소자 분리막으로 구성되는 것을 특징으로 한다.
상기 제1 소자 분리막은 1000Å의 깊이를 가지며, 제2 소자 분리막은 3000Å의 깊이를 가지는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 내에 웰 영역을 형성하는 단계와, 상기 웰 영역의 일부 영역에 소정 간격으로 이격되도록 형성되는 드리프트 영역과, 상기 드리프트 영역 중 소스 영역과 대응되는 드리프트 영역을 분리하는 소자 분리 영역의 깊이가 다른 소자 분리 영역의 깊이보다 얕도록 소자 분리막을 형성하는 단계와, 상기 드리프트 영역 사이의 상기 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 기판과 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상기 소자 분리막을 형성하는 단계는 상기 드리프트 영역 중 소스 영역과 일부 중첩되는 제1 소자 분리막을 형성하는 단계와, 상기 제1 소자 분리막의 깊이보다 깊도록 형성되는 제2 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소자 분리막을 형성하는 단계는 제1 소자 분리막이 형성될 영역에 대응하여 상기 포토리쏘그래피 방법을 이용하여 상기 반도체 기판을 식각하여 트렌치홀을 형성하는 단계와, 상기 트렌치홀이 형성된 상기 반도체 기판 전면에 산화 공정을 실시하여 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 패드 질화막을 형성하는 단계와, 상기 제2 소자 분리막이 형성될 영역에 대응되도록 상기 패드 질화막을 패터닝하는 단계와, 상기 패터닝된 패드 질화막을 마스크로 하여 산화 공정을 실시하여 제1 및 제2 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 습식 식각 공정을 실시하여 제거하는 단계와, 상기 패드 산화막을 습식 식각 공정을 실시하여 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 소자 분리막은 1000Å의 깊이를 가지며, 제2 소자 분리막은 3000Å의 깊이를 가지는 것을 특징으로 한다.
상기 소자 분리막을 형성하는 단계는 상기 반도체 기판 전면에 산화 공정을 실시하여 패드 산화막을 형성하는 단계와, 상기 패드 산화막 상에 패드 질화막을 형성하는 단계와, 상기 패드 질화막 상에 제1 선폭이 제2 선폭보다 좁도록 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 패드 질화막을 패터닝하는 단계와, 상기 포토레지스트 패턴을 스트립 공정으로 제거하는 단계와, 상기 패드 질화막을 마스크로 한 산화공정을 실시하여 제1 선폭에 대응되는 영역이 깊이가 얕으며 상기 제2 선폭에 대응되는 영역이 깊이가 깊도록 소자 분리막을 형성하는 단계와, 상기 패드 질화막을 습식 식각 공정을 실시하여 제거하는 단계와, 상기 패드 산화막을 습식 식각 공정을 실시하여 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 3 내지 도 5d를 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 3을 참조하면, 본 발명의 실시 예에 따른 ED MOSFET는 반도체 기판(102) 내에 p형 불순물 이온을 주입하여 형성되는 고전압 p-웰 영역(HPWELL)과, 고전압 p-웰 영역(HPWELL)과 인접하여 형성되며 n형 분순물 이온을 주입하여 형성되는 고전압 n-웰 영역(HNWELL)과, 고전압 p-웰 영역(HPWELL)과 고전압 n-웰 영역(HNWELL)의 간섭을 방지하기 위하여 형성되는 고전압 p-웰 영역(HPWELL) 내에 n형 불순물 이온을 주입하여 형성되는 딥 고전압 n-웰 영역(DHNWELL)과, 딥 고전압 n-웰 영역(DHNWELL) 내에 n-형 불순물 이온을 주입하여 형성되며 소정 간격으로 이격되는 n-형 드리프트(drift) 영역(NDT)과, 고전압 n-웰 영역(HNWELL) 내에 p-형 불순물 이온을 주입하여 형성되며 소정 간격으로 이격되는 p-형 드리프트 영역(PDT)과, 반도체 기판(102)의 활성 영역과 비활성 영역을 분리하며 서로 다른 깊이를 가지도록 형성되는 소자 분리막(104)과, n-형 드리프트 영역(NDT) 사이와 p-형 드리프트 영역(PDT) 사이의 반도체 기판(102) 상에 형성되는 게이트 절연막(108) 및 게이트 전극(106)을 구비한다.
소자 분리막(104)은 소스 영역의 드리프트 영역(NDT, PDT) 영역과 중첩되어 게이트 유전막으로 사용되는 제1 소자 분리막(104a)과, 상기 제1 소자 분리막(104a)의 깊이보다 깊도록 형성되는 제2 소자 분리막(104b)으로 구성된다. 이때, 제1 소자 분리막(104a)은 1000Å의 깊이를 가지며, 제2 소자 분리막(104b)은 3000Å의 깊이를 가진다.
이와 같이, 게이트 유전막으로 이용되는 제1 소자 분리막(104a)을 종래보다 얕은 깊이를 가지도록 형성하면 트랜지스터의 전류가 높아지게 된다. 이에 따라, 소자의 응답속도가 빠르게 된다.
이와 같이 서로 다른 깊이를 가지도록 소자 분리막(104)을 형성하기 위하여, 본 발명에 따른 ED MOSFET의 제1 제조방법을 도 4a 내지 도 4m과 결부하여 살펴보자.
도 4a에 도시된 바와 같이, 반도체 기판(102) 상에 p형 MOSFET 영역이 노출되도록 포토레지스트 패턴(110)을 형성한 후, 노출된 반도체 기판(102)에 인(phosphorus, P) 또는 비소(arsenic, As)와 같은 n형 불순물 이온을 주입한다. 이어서, 스트립 공정을 실시하여 포토레지스트 패턴(110)을 제거한다.
이어서, 도 4b에 도시된 바와 같이 반도체 기판(102) 상에 n형 MOSFET 영역이 노출되도록 포토레지스트 패턴(112)을 형성한 후, 노출된 반도체 기판(102)에 보론(boron, B)과 같은 p형 불순물 이온을 주입한다. 이어서, 스트립 공정을 실시하여 포토레지스트 패턴(110)을 제거한다.
이 후, 도 4c에 도시된 바와 같이 드라이브 인(drive in) 공정을 실시하여 반도체 기판(102) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 n형 MOSFET 영역에는 고전압 p-웰 영역(HPWELL)을 형성하고, p형 MOSFET 영역에는 고전압 n-웰 영역(HNWELL)을 형성한다.
이어서, 도 4d에 도시된 바와 같이 고전압 p-웰 영역(HPWELL)과 고전압 N-웰 영역(HNWELL) 사이의 고전압 p-웰 영역(HPWELL)의 일부 영역이 노출되도록 포토레지스트 패턴(114)을 형성한다. 이 후, 포토레지스트 패턴(114)을 이용하여 노출된 고전압 p-웰 영역(HPWELL) 내에 n형 불순물 이온을 주입한다. 이에 따라, 고전압 p-웰 영역(HPWELL) 내에 딥 고전압 n-웰 영역(DHNWELL)이 형성된다. 이 후, 포토레지스트 패턴(114)을 스트립 공정으로 제거한다.
이어서, 도 4e에 도시된 바와 같이 딥 고전압 n-웰 영역(DHNWELL) 내에 n형 드리프트 영역(NDT)이 형성된다.
이를 상세히 하면, 딥 고전압 n-웰 영역(DHNWELL)의 일부가 노출되도록 포토레지스트 패턴(116)을 형성한 후, 노출된 딥 고전압 n-웰 영역(DHNWELL) 내에 n형 불순물 이온을 주입한다. 이 후, 포토레지스트 패턴(116)을 스트립 공정으로 제거한다.
이 후, 도 4f와 같이 고전압 n-웰 영역(HNWELL)의 일부 영역이 노출되도록 포토레지스트 패턴(118)을 형성한 후, 노출된 고전압 n-웰 영역(HNWELL) 내에 p형 불순물 이온을 주입한다.
이어서, 드라이브 인 공정을 실시하여 반도체 기판(102) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 도 4g에 도시된 바와 같이 n형 드리프트 영역(NDT)과 p형 드리프트 영역(PDT)을 형성한다.
이어서, 후술될 소자 분리막(104)의 제1 소자 분리막(104a)이 형성될 영역이 노출되도록 반도체 기판(102) 상에 포토레지스트 패턴(120)을 형성한다. 이 후, 포토레지스트 패턴(120)을 이용한 건식 식각 방법을 실시하여 반도체 기판(102)을 1000Å의 깊이로 식각하여 트렌치홀(122)을 형성한다.
이어서, 도 4h에 도시된 바와 같이 트렌치홀(122)이 형성된 반도체 기판(102) 전면에 산화 공정을 실시하여 패드 산화막(124)을 형성한 후, 패드 산화막(124) 상에 패드 질화막(126)을 증착한다.
이 후, 후술될 제2 소자 분리막(104b)이 형성될 영역이 노출되도록 도 4i에 도시된 바와 같이 포토레지스트 패턴(128)을 형성한다.
이 포토레스트 패턴(128)을 이용한 습식 식각 공정으로 패드 질화막(126)을 패터닝하여 도 4j와 같이 패드 산화막(124)을 노출시킨다. 이어서, 스트립 공정을 이용하여 포토레지스트 패턴(128)을 제거한다.
이 후, 패드 질화막(126)을 마스크로 하여 LOCOS 공정, 즉 산화공정을 실시하여 도 4k에 도시된 바와 같이 제2 소자 분리막(104b)을 형성한다.
이어서, 습식 식각 공정을 실시하여 패드 질화막(126)을 제거한 후, 습식 식각 공정을 실시하여 패드 산화막(124)을 제거한다. 이때, 패드 산화막(124) 측면 에 형성된 소자분리막(104)의 상부 영역도 함께 제거됨으로써 도 4l에 도시된 바와 같이 소자분리막(104)이 완성된다.
이어서, 도 4m에 도시된 바와 같이 반도체 기판(102) 상에 게이트 절연막(108) 및 게이트 전극(106)을 형성한다.
이를 상세히 하면, 소자 분리막(104)이 형성된 반도체 기판(102) 상에 산화 공정을 실시하여 게이트 절연층을 형성한다. 이 후, 증착 방법을 통해 게이트 절연층 상에 게이트 금속층을 형성한다.
이어서, 마스크를 이용한 포토리쏘그래피 공정에 의해 게이트 절연층 및 게이트 금속층이 패터닝됨으로써 게이트 절연막(108) 및 게이트 전극(106)이 형성된다.
한편, 서로 다른 깊이를 가지는 소자 분리막(104)을 형성하기 위하여, 본 발명에 따른 ED MOSFET의 제2 제조방법을 도 5a 내지 도 5d와 결부하여 살펴보자. 여기서, 제2 제조방법은 제1 제조방법의 도 4f까지의 공정과 동일하므로 이에 대한 설명은 생략하고, 도 4f 이후의 공정에 대한 설명만 하기로 한다.
도 5a에 도시된 바와 같이, 드라이브 인 공정을 실시하여 반도체 기판(102) 내에 주입된 n형 및 p형 불순물 이온을 확산시켜 n형 드리프트 영역(NDT)과 p형 드리프트 영역(PDT)을 형성한다.
이 후, 반도체 기판(102) 전면에 산화 공정을 실시하여 패드 산화막(140)을 형성한 후, 패드 산화막(140) 상에 패드 질화막(142)을 증착한다.
이어서, 후술될 제1 소자 분리막(104a)과 제2 소자 분리막(104b)이 형성될 영역이 노출되도록 포토레지스트 패턴(144)을 형성한다. 여기서, 포토레지스트 패턴(144)은 제1 소자 분리막(104a)과 대응되는 제1 선폭(W1)이 제2 소자 분리막(104b)과 대응되는 제2 선폭(W2)보다 좁다.
이러한 포토레스트 패턴(144)을 이용한 습식 식각 공정으로 도 5b와 같이 패드 질화막(142)을 패터닝한다. 이때, 패드 질화막(142)도 제1 소자 분리막(104a)과 대응되는 제1 선폭(W1)이 제2 소자 분리막(104b)과 대응되는 제2 선폭(W2)보다 좁도록 형성된다. 이어서, 스트립 공정을 이용하여 포토레지스트 패턴(144)을 제거한다.
이 후, 패드 질화막(142)을 마스크로 하여 LOCOS 공정, 즉 산화공정을 실시하여 도 5c에 도시된 바와 같이 서로 다른 높이를 가지는 소자 분리막(104)을 형성한다. 여기서, 패드 질화막(142)의 제1 선폭(W1)과 대응되는 영역에서 형성된 제1 소자 분리막(104a)은 깊이가 얕게 형성되며, 패드 질화막(142)의 제2 선폭(W2)과 대응되는 영역에 형성된 제2 소자 분리막(104b)은 제1 소자 분리막(104a)보다 깊게 형성된다.
이어서, 습식 식각 공정을 실시하여 패드 질화막(142)을 제거한 후, 습식 식각 공정을 실시하여 패드 산화막(140)을 제거한다. 이때, 패드 산화막(140) 측면에 형성된 소자분리막(104)의 상부 영역도 함께 제거됨으로써 도 5d에 도시된 바와 같이 소자분리막(104)이 완성된다.
이어서, 도 5d에 도시된 바와 같이 소자 분리막(104)이 형성된 반도체 기판(102) 상에 게이트 절연막(108) 및 게이트 전극(106)을 형성한다.
이를 상세히 하면, 소자 분리막(104)이 형성된 반도체 기판(102) 상에 산화 공정을 실시하여 게이트 절연층을 형성한다. 이 후, 증착 방법을 통해 게이트 절연층 상에 게이트 금속층을 형성한다.
이어서, 마스크를 이용한 포토리쏘그래피 공정에 의해 게이트 절연층 및 게이트 금속층이 패터닝됨으로써 게이트 절연막(108) 및 게이트 전극(106)이 형성된다.
본 발명의 기술사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 전술한 실시 예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조방법은 소스 영역의 드리프트 영역에 형성되는 소자 분리막의 깊이를 얕게 함으로써 트랜지스터의 전류 높일 수 있다. 이에 따라, 본 발명에 따른 반도체 소자 및 그의 제조방법은 소자의 응답속도가 빠르게 된다.

Claims (10)

  1. 반도체 기판 내에 형성되는 웰 영역과,
    상기 웰 영역의 일부 영역에 형성되며 소정 간격으로 이격되는 드리프트 영역과,
    상기 드리프트 영역 사이의 상기 반도체 기판 상에 형성되는 게이트 전극과,
    상기 드리프트 영역 중 소스 영역과 대응되는 드리프트 영역을 분리하는 소자 분리 영역의 깊이가 다른 소자 분리 영역의 깊이보다 얕도록 형성되는 소자 분리막을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 소자 분리막은
    상기 드리프트 영역 중 소스 영역과 일부 중첩되어 형성되는 제1 소자 분리막과,
    상기 제1 소자 분리막의 깊이보다 깊도록 형성되는 제2 소자 분리막으로 구성되는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 소자 분리막은 1000Å의 깊이를 가지며, 제2 소자 분리막은 3000Å의 깊이를 가지는 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판 내에 웰 영역을 형성하는 단계와,
    상기 웰 영역의 일부 영역에 소정 간격으로 이격되도록 형성되는 드리프트 영역과,
    상기 드리프트 영역 중 소스 영역과 대응되는 드리프트 영역을 분리하는 소자 분리 영역의 깊이가 다른 소자 분리 영역의 깊이보다 얕도록 소자 분리막을 형성하는 단계와,
    상기 드리프트 영역 사이의 상기 반도체 기판 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판과 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 소자 분리막을 형성하는 단계는
    상기 드리프트 영역 중 소스 영역과 일부 중첩되는 제1 소자 분리막을 형성하는 단계와,
    상기 제1 소자 분리막의 깊이보다 깊도록 형성되는 제2 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 소자 분리막을 형성하는 단계는
    제1 소자 분리막이 형성될 영역에 대응하여 포토리쏘그래피 방법을 이용하여 상기 반도체 기판을 식각하여 트렌치홀을 형성하는 단계와,
    상기 트렌치홀이 형성된 상기 반도체 기판 전면에 산화 공정을 실시하여 패드 산화막을 형성하는 단계와,
    상기 패드 산화막 상에 패드 질화막을 형성하는 단계와,
    상기 제2 소자 분리막이 형성될 영역에 대응되도록 상기 패드 질화막을 패터닝하는 단계와,
    상기 패터닝된 패드 질화막을 마스크로 하여 산화 공정을 실시하여 제1 및 제2 소자 분리막을 형성하는 단계와,
    상기 패드 질화막을 습식 식각 공정을 실시하여 제거하는 단계와,
    상기 패드 산화막을 습식 식각 공정을 실시하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 제1 소자 분리막은 1000Å의 깊이를 가지며, 제2 소자 분리막은 3000Å의 깊이를 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 5 항에 있어서,
    상기 소자 분리막을 형성하는 단계는
    상기 반도체 기판 전면에 산화 공정을 실시하여 패드 산화막을 형성하는 단계와,
    상기 패드 산화막 상에 패드 질화막을 형성하는 단계와,
    상기 패드 질화막 상에 제1 선폭이 제2 선폭보다 좁도록 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 이용한 식각 공정으로 상기 패드 질화막을 패터닝하는 단계와,
    상기 포토레지스트 패턴을 스트립 공정으로 제거하는 단계와,
    상기 패드 질화막을 마스크로 한 산화공정을 실시하여 제1 선폭에 대응되는 영역이 깊이가 얕으며 상기 제2 선폭에 대응되는 영역이 깊이가 깊도록 소자 분리막을 형성하는 단계와,
    상기 패드 질화막을 습식 식각 공정을 실시하여 제거하는 단계와,
    상기 패드 산화막을 습식 식각 공정을 실시하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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