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KR100292939B1 - 반도체장치및그의제조방법 - Google Patents

반도체장치및그의제조방법 Download PDF

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KR100292939B1
KR100292939B1 KR1019980010519A KR19980010519A KR100292939B1 KR 100292939 B1 KR100292939 B1 KR 100292939B1 KR 1019980010519 A KR1019980010519 A KR 1019980010519A KR 19980010519 A KR19980010519 A KR 19980010519A KR 100292939 B1 KR100292939 B1 KR 100292939B1
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semiconductor substrate
type
junction region
gate electrode
high concentration
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윤종용
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Abstract

본 발명은, 콘택 저항의 증가와 누설 전류를 방지하는 반도체 장치 및 그의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 전극층이 형성된다. 상기 게이트 전극층을 포함하여, 반도체 기판상에 제 1 및 제 2 절연막이 차례로 형성된다. 그리고, 상기 제 2 절연막이 식각되어, 상기 게이트 전극층의 양측벽에 제 1 스페이스가 형성된다. 제 1 차 고농도 불순물 이온 주입이 수행된다. 상기 제 1 스페이서 및 제 2 절연막이 차례로 식각되어, 제 2 스페이서가 상기 게이트 전극층의 양측벽에 형성된다. 제 2 차 고농도 불순물 이온 주입이 수행된다. 열처리 공정을 통해 상기 제 1 차 주입된 이온이 콘택 형성 부위의 반도체 기판내에 고농도 깊은 접합영역을 형성하고, 상기 2 차 주입된 이온은 반도체 기판내에 고농도 얕은 접합영역을 형성한다. 이와같은 반도체 장치 및 그의 제조방법에 의해서, 이중 스페이서를 사용하여, 채널 영역에 인접한 고농도 불순물층을 얕은 접합으로 형성할 수 있고, 따라서 숏 채널 효과를 방지할 수 있다. 또한, 콘택 형성 부위에 고농도 깊은 접합영역을 형성할 수 있고, 따라서 콘택 전극 형성시 고농도 접합영역의 과식각으로 발생되는 누설 전류와 콘택 저항의 증가를 방지할 수 있다.

Description

반도체 장치 및 그의 제조 방법(SEMICONDUCTOR DEVICE AND METHOD OF THE SAME)
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 콘택 전극 형성 부위에 깊은 고농도 접합영역을 형성하여, 콘택 저항의 증가와 누설 전류를 방지하는 반도체 장치 및 그의 제조 방법 관한 것이다.
DRAM 장치는 셀 영역과 주변 회로 영역으로 구성된다. 상기 셀 영역은 MOS 트랜지스터와 그의 소오스/드레인 영역과 전기적으로 연결되는 스토리지 노드(도면 미도시)를 포함하고, 상기 주변 회로 영역은 PMOS 및 NMOS 트랜지스터로 구성된 CMOS 영역을 포함한다. 근래에 DRAM 장치의 집적 밀도는 급격히 증가 하고 있고, 상기 DRAM 장치의 고밀도화는 셀 영역과 주변 회로 영역의 크기가 축소됨으로써 성취된다.
주변 회로 영역의 축소는 이 영역내에 있는 MOS 트랜지스터의 채널 폭을 감소 시키고, 상기 채널 폭의 감소는 MOS 트랜지스터에서 숏 채널 효과(short channel effect)등의 문제점을 발생시킨다.
이러한 문제점을 해결하기 위해 제안된 반도체 장치 및 그의 제조 방법 중에서, MOS 트랜지스터의 소오스/드레인 접합영역이 얕은(shallow) 접합구조로 형성되게 하는 방법이다.
도 1은 종래의 DRAM 장치를 나타내는 단면도이다.
도 1을 참조 하면, DRAM 장치는 셀 영역 및 주변 회로 영역으로 구성되고, 상기 주변 회로 영역은 PMOS 및 NMOS 영역, 즉 CMOS 트랜지스터 영역을 포함한다. 이러한 DRAM 장치의 제조방법은, 반도체 기판(10)내에 활성영역 및 비활성영역을 정의하여 소자 격리 영역(12)이 형성된다. PMOS 영역의 반도체 기판(10)내에 p형 도전형 웰(14)이 형성된다. 반도체 기판(10)상의 각각의 영역에 게이트 산화막(도면 미도시)을 사이에 두고 게이트 전극층(16)이 형성된다.
상기 게이트 전극층(16)은 제 1 도전층(16a), 제 2 도전층(16b), 절연막(16c)이 차례로 적층된 다층 구조로 구성된다. NMOS 영역에서, 상기 게이트 전극층(16)의 양측의 웰(14) 표면층에 얕은 소오스/드레인 접합영역(18, 20)이 형성된다.
상기 절연막(22)이 식각되어 소오스/드레인 접합영역(18, 20)이 노출 되도록 콘택 홀(23)이 형성 되고, 상기 콘택 홀(23)에 도전물이 채워져, 전기적으로 소오스/드레인 접합영역(18, 20)과 접하도록 콘택 전극(24)이 형성된다.
상기 콘택 홀(23) 형성 공정에서, 절연막(22)의 두께가 위치에 따라 다르기 때문에, 절연막(22)의 두께가 얇은 영역에 콘택 홀(23)이 형성되는 경우, 상기 콘택 홀 하부의 고농도 접합영역(20)이 과식각(over etch) 되는 문제점이 발생된다.
따라서, 콘택 홀을 형성하기 위한 건식 식각 공정은 절연막 대 반도체 기판의 선택비를 높혀 수행되지만, 고농도 접합영역의 일부가 식각 되는 것은 피할 수 없게 된다.
이럴 경우, 얕은 소오스/드레인 접합영역(shallow S/D)에서는 옴성(ohmic) 콘택을 형성하기 위한 고농도 도핑 영역이 식각되어, 콘택 저항이 증가하게 된다. 또한, 식각시 유발되는 식각 손상(etch demage)이 접합 부위까지 영향을 미치게 되어, 접합 누설 전류(junction leakage current)가 증가하게 된다.
이와 같이, 소오스/드레인 접합영역에서의 얕은 고농도 접합 구조는 콘택 공정을 어렵게 할 뿐만 아니라, 고농도 활성 영역의 두께가 얇기 때문에 면 저항(sheet resistance)이 크고, 상기 면 저항이 MOS 트랜지스터의 전류를 감소시키게 된다.
또한 메탈 콘택과 MOS 트랜지스터의 게이트가 어느 정도 거리를 두고 레이 아웃(layout) 되어 있을 경우, 기생 저항을 증가 시키게 되고, 상기 기생 저항은 트랜지스터의 전류를 감소 시키게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 전극층과 인접한 고농도 깊은 접합영역으로 발생하는 숏 채널 효과를 방지하고, 콘택 형성시, 콘택 하부의 고농도 접합영역이 식각되어 발생되는 콘택 저항 증가와 누설 전류가 방지되는 반도체 장치 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1은 종래의 DRAM 장치를 나타내는 단면도;
도 2a 내지 2g는 본 발명의 실시예에 따른 DRAM 장치의 제조 공정을 순차적으로 나타내는 단면도;
도 3은 본 발명의 실시예에 따른 DRAM 장치를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자 격리영역
14, 104 : p형 웰 16, 106 : 게이트 전극층
23, 125 : 콘택 홀 24, 126 : 콘택 전극
108, 116, 118 : n형 불순물 이온층 110 : 실리콘 질화막
112 : 산화막 110a, 112a : 스페이서
108a, 116a, 118a : n형 접합영역 120, 122 : p형 불순물 이온층
120a, 122a : p형 접합영역
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체 기판상에 게이트 산화막을 사이에 두고 게이트 전극층을 형성하는 공정과; 상기 반도체 기판상에 제 1 불순물 이온을 주입하여, 상기 게이트 전극층 양측의 반도체 기판내에 제 1 깊이의 제 1 불순물 이온층을 형성하는 공정과; 상기 게이트 전극층을 포함하여 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 공정과; 상기 제 2 절연막을 식각하여, 상기 게이트 전극층의 양측벽에 제 1 스페이서를 형성하는 공정과; 상기 반도체 기판상에 제 2 불순물 이온을 주입하여, 상기 제 1 스페이서 양측의 반도체 기판내에 제 1 깊이 보다 상대적으로 깊은 제 2 깊이의 제 2 불순물 이온층을 형성하는 공정과; 상기 제 1 스페이서을 제거 하는 공정과; 제 1 절연막을 식각하여 상기 게이트 전극층의 양측벽에 제 2 스페이서를 형성하는 공정과; 상기 반도체 기판상에 상기 제 2 불순물 이온과 동일 도전형의 제 3 불순물 이온을 주입하여, 상기 제 2 스페이서 양측의 반도체 기판내에 제 1 깊이 보다 상대적으로 얕은 제 3 깊이의 제 3 불순물 이온층을 형성하는 공정과; 열처리 공정을 실행하여, 상기 제 1 불순물 이온층 및 제 2 불순물 이온층과 상기 제 3 불순물 이온층을 확산시켜, 저농도 얕은 접합영역과, 상기 저농도 얕은 접합영역보다 상대적으로 깊게 형성된 고농도 깊은 접합영역과, 상기 고농도 깊은 접합영역과 상기 저농도 얕은 접합영역 사이의 깊이를 갖는 고농도 얕은 접합영역을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 제조 방법은, 상기 확산 공정 후, 반도체 기판상에 층간 절연막을 형성하는 공정과; 상기 층간 절연막을 식각하여 상기 깊은 고농도 접합영역의 일부가 노출 되도록 콘택 홀을 형성하는 공정과; 상기 콘택 홀을 도전막으로 채워서 콘택 전극을 형성하는 공정을 더 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, PMOS 영역과 NMOS영역을 갖는 CMOS 트랜지스터의 제조 방법은, 반도체 기판상에 게이트 산화막을 사이에 두고 게이트 전극층을 형성하는 공정과; 상기 반도체 기판상에 n형 제 1 불순물 이온을 주입하여, 상기 게이트 전극층 양측의 반도체 기판내에 제 1 깊이의 n형 제 1 불순물 이온층을 형성하는 공정과; 상기 게이트 전극층을 포함하여 상기 반도체 기판상에 제 1 절연막 및 제 2 절연막을 차례로 형성하는 공정과; 제 2 절연막을 식각하여 상기 게이트 전극층의 양측벽에 제 1 스페이서를 형성하는 공정과; 상기 NMOS 영역이 노출 되도록 포토레지스트막 패턴을 형성하는 공정과; 상기 반도체 기판상에 n형 제 2 불순물 이온을 주입하여, 상기 제 1 스페이서 양측의 반도체 기판내에 상기 제 1 깊이 보다 상대적으로 깊은 제 2 깊이의 n형 제 2 불순물 이온층을 형성하는 공정과; 상기 게이트 전극층 양측벽의 상기 제 1 스페이서를 제거 하는 공정과; 제 1 절연막을 식각하여, 상기 게이트 전극층의 양측벽에 제 2 스페이서를 형성하는 공정과; 상기 반도체 기판상에 n형 제 3 불순물 이온을 주입하여, 상기 제 2 스페이서 양측의 반도체 기판내에 상기 제 1 깊이 보다 상대적으로 얕은 제 3 깊이의 n형 제 3 불순물 이온층을 형성하는 공정과; 상기 n형 제 1 불순물 이온층 및 n형 제 2 불순물 이온층 그리고, n형 제 3 불순물 이온층을 열처리 공정을 통해 확산 시켜서, 각각 저농도의 얕은 n형 접합영역 및 상기 저농도의 얕은 n형 접합영역보다 상대적으로 깊은 고농도 깊은 n형 접합영역 그리고, 상기 고농도 깊은 n형 접합영역과 상기 저농도의 얕은 n형 접합영역 사이의 깊이를 갖는 고농도 얕은 접합영역을 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 CMOS 트랜지스터의 제조방법은, 확산 공정 후, 반도체 기판상에 절연막을 형성하는 공정과; 상기 절연막을 식각하여 상기 깊은 고농도 접합영역의 일부가 노출 되도록 콘택 홀을 형성하는 공정과; 상기 콘택 홀을 도전막으로 채워서 콘택 전극을 형성하는 공정을 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 CMOS 트랜지스터의 제조방법은, 상기 n형 제 3 불순물 이온을 주입하여 n형 제 3 불순물 이온층이 형성된 후에, 상기 포토레지스트막 패턴을 제거하는 공정과; PMOS영역이 노출 되도록 반도체 기판상에 포토레지스트막 패턴을 형성하는 공정과;상기 반도체 기판상에 p형 제 1 불순물 이온을 주입하여, 상기 제 1 스페이서 양측의 반도체 기판내에 상기 제 2 깊이의 p형 제 1 불순물 이온층을 형성하는 공정과; 상기 게이트 전극층의 양측벽의 상기 제 1 스페이서을 제거 하는 공정과; 제 1 절연막을 식각 하여 상기 게이트 전극층의 양측벽에 제 2 스페이서를 형성하는 공정과; 상기 반도체 기판상에 p형 제 2 불순물 이온을 주입하여, 상기 제 2 스페이서 양측의 반도체 기판내에 상기 제 3 깊이의 p형 제 2 불순물 이온층을 형성하는 공정을 더 포함하고, 상기 p형 제 1 불순물 이온층 그리고, p형 제 2 불순물 이온층을 상기 열처리를 통해 확산 시켜서, 각각 상기 저농도의 얕은 n형 접합영역보다 상대적으로 고농도의 깊은 p형 접합영역 그리고, 상기 고농도 깊은 p형 접합영역과 상기 저농도의 얕은 n형 접합영역 사이의 깊이를 갖는 고농도의 얕은 p형 접합영역을 형성한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, NMOS 트랜지스터는, 반도체 기판상에 게이트 산화막을 사이에 두고 형성된 게이트 전극층과; 상기 게이트 전극층의 양측벽에 형성된 스페이서와; 상기 게이트 전극층 양측의 반도체 기판내에 형성된 저농도의 얕은 n형 접합영역과; 상기 스페이서 양측의 반도체 기판내에 상기 저농도의 얕은 n형 접합영역보다 상대적으로 깊게 형성된 고농도의 얕은 n형 접합영역과; 상기 스페이서에서 어느 정도 거리를 갖는 반도체 기판내에 상기 고농도의 얕은 n형 접합영역보다 상대적으로 깊은 고농도의 깊은 n형 접합영역을 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, PMOS 트랜지스터는, 반도체 기판상에 게이트 산화막을 사이에 두고 형성된 게이트 전극층과; 상기 게이트 전극층 양측벽에 형성된 스페이서와; 상기 게이트 전극층 양측의 반도체 기판내에 형성된 저농도의 얕은 n형 접합영역과; 상기 게이트 전극층 양측의 반도체 기판내에 상기 저농도의 얕은 n형 접합영역보다 상대적으로 깊게 형성된 고농도의 얕은 p형 접합영역과; 상기 스페이서와 어느 정도 거리를 갖는 반도체 기판내에 상기 고농도의 얕은 p형 접합영역보다 상대적으로 깊게 형성된 고농도의 깊은 p형 접합영역을 포함한다.
도 3을 참조하면, 본발명의 실시예에 따른 신규한 반도체 장치 및 그의 제조 방법은, 상기 게이트 전극층의 양측벽에 제 1 스페이스가 형성된 후, 제 1 차 고농도 불순물 이온 주입이 수행된다. 제 2 스페이서가 상기 게이트 전극층의 양측벽에 형성된 후, 제 2 차 고농도 불순물 이온 주입이 수행된다. 열처리 공정을 통해 상기 제 1 차 주입된 이온이 콘택 형성 부위의 반도체 기판내에 고농도 깊은 접합영역을 형성 하고, 상기 2 차 주입된 이온은 반도체 기판내에 고농도 얕은 접합영역을 형성한다. 이와같은 반도체 장치 및 그의 제조방법에 의해서, 이중 스페이서가 사용되어, 채널 영역에 인접한 고농도 불순물층이 얕은 접합으로 형성될 수 있고, 따라서 숏 채널 효과가 방지될 수 있다. 또한, 콘택 전극 형성 부위에 고농도 깊은 접합영역이 형성될 수 있어, 콘택 전극 형성시 고농도 접합영역의 과식각으로 발생 되는 누설 전류와 콘택 저항의 증가가 방지될 수 있다.
이하, 도 2a 내지 도 2g을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 2g는 본 발명의 실시예에 따른 DRAM의 제조 공정을 순차적으로 나타내는 단면도이다.
도 2a를 참조하면, 반도체 장치의 제조 방법은, 활성영역과 비활성영역을 정의 하여 소자 격리 영역(102)이 반도체 기판내(100)에 형성되고, cell 영역과 주변 회로 영역을 갖는 반도체 기판(100)상에 PMOS영역과 NMOS 영역이 형성된다. 상기 NMOS 영역의 반도체 기판(100)내에 p형 웰(104)이 형성된다.
상기 반도체 기판(100)상에 게이트 산화막(도면에는 미도시)을 사이에 두고 각각의 게이트 전극층(106)이 형성된다. 상기 게이트 전극층(106)은 게이트 산화막상에 제 1 도전층(106a), 제 2 도전층(106b), 절연층(106c)이 차례로 적층되어 구성된다. 상기 제 2 도전층은, 후속 공정에서, 금속과의 접속을 향상시키기 위해 형성된다.
상기 게이트 전극층(106)이 마스크로 사용되어 저농도 제 1 차 n형 불순물 이온 주입이 수행 된다. 상기 이온 주입에는 1E12-1E14 atoms/cm2도즈의 p 및 As 이온 중 어느 한 이온이 사용된다. 상기 이온 주입은 10-30 keV의 에너지 조건으로 수행된다.
이로써, 반도체 기판(100)내에 제 1 깊이의 n형 제 1 불순물 이온층(108)이 형성된다. 이는 활성영역에 LDD(lightly doped drain)구조가 형성되도록 하기 위한 것이다.
도 2b를 참조하면, 상기 게이트 전극층(106)을 포함하여 상기 반도체 기판(100)상에 제 1 절연막(110)과 제 2 절연막(112)이 차례로 형성된다. 이 경우, 상기 절연막들(110, 112)은 서로 다른 식각 선택비를 갖는다. 상기 제 1 절연막은 실리콘 질화막(SiN)(110)이고, 상기 제 2 절연막은 산화막(112)이다. 상기 실리콘 질화막(110)과 산화막(112)은 20-100nm의 두께로 형성된다.
도 2c를 참조하면, 상기 산화막(112)이 건식 식각되어, 상기 게이트 전극층(106)의 양측벽에 제 1 스페이서(112a)가 형성된다. 이 경우, 상기 제 1 스페이서(112a)는 이 분야에서 잘 알려진 식각장비 및 방법이 사용되어 형성된다.
도 2d를 참조하면, NMOS영역이 노출되도록 반도체 기판(100)상에 제 1 포토레지스트막 패턴(114a)이 형성된다. 즉, 상기 셀 영역과 PMOS영역이 마스킹(masking) 되도록 상기 제 1 포토레지스막 패턴(114a)이 형성된다.
상기 포토레지스트막 패턴(114a)이 마스크로 사용되어 고농도 제 2 차 n형 불순물 이온 주입이 수행된다. 상기 이온 주입에는 1E15-5E15 atoms/cm2도즈의 As 이온이 사용된다. 상기 이온 주입은 20-40 keV의 에너지 조건으로 수행 된다. 상기 이온 주입에 의해 반도체 기판(100)내에 제 1 깊이 보다 깊은 제 2 깊이의 n형 제 2 불순물 이온층(116)이 형성된다. 이 경우, 게이트 전극층(106), 상기 게이트 전극층(106)의 양측벽에 형성된 실리콘 질화막(110) 그리고, 제 1 스페이서(112a)는 마스크로서의 역활을 한다.
도 2e를 참조하면, 상기 제 1 스페이서(112a)가 습식 식각으로 제거되고, 상기 질화막(110)이 건식 식각으로 제거되어, 게이트 전극층(106)의 양측벽에 제 2 스페이서(110a)가 형성된다. 반도체 기판(100)상에 고농도 제 3 차 n형 불순물 이온 주입이 수행 된다. 상기 이온주입에는 상기 제 2 차 불순물 이온 주입에 사용된 이온과 동일 도전형의 이온이 사용 된다.
상기 이온 주입에는 1E15-5E15 atoms/cm2도즈의 As 이온이 사용된다. 상기 이온 주입은 5-20 keV의 에너지 조건으로 수행된다. 상기 이온 주입에 의해 반도체 기판(100)내에 제 1 깊이 보다 얕은 제 3 깊이의 n형 제 3 불순물 이온층(118)이 형성된다. 이 경우, 게이트 전극층(106) 및 제 2 스페이서(110a)는 마스크로서의 역활을 한다.
도 2f를 참조하면, 상기 제 1 포토레지스트막 패턴(114a)이 제거된 후, PMOS영역이 노출 되도록 제 2 포토레지스트막 패턴(114b)이 형성된다. 즉 상기 셀 영역과 NMOS영역이 마스킹 되도록 상기 제 2 포토레지스막 패턴(114b)이 형성된다.
상기 제 2 포토레지스트막이 마스크로 사용되어, 상기 반도체 기판(100)상에 고농도 제 1 차 p형 불순물 이온 주입이 수행된다. 상기 이온 주입에는 1E15-5E15 atoms/cm2도즈의 BF2이온이 사용된다. 상기 이온 주입은 20-40 keV의 에너지 조건으로 수행 된다. 상기 이온 주입에 의해 반도체 기판(100)내에 제 2 깊이의 p형 제 1 불순물 이온층(120)이 형성된다. 이 경우, 게이트 전극층(106), 상기 게이트 전극층(106)의 양측벽의 실리콘 질화막(110), 제 1 스페이서(112a)는 마스크로서의 역활을 한다.
도 2g를 참조하면, 상기 제 1 스페이서(112a)가 습식 식각으로 제거된 후, 상기 질화막(110)이 건식 식각 되어, 게이트 전극층(106)의 양측벽에 제 2 스페이서(110a)가 형성된다. 상기 반도체 기판(100)상에 고농도 제 2 차 p형 불순물 이온 주입이 수행 된다. 상기 제 2 차 이온 주입는 제 1 차 p형 불순물 이온 주입에 사용된 이온과 동일 도전형의 이온이 사용된다.
상기 이온 주입에는 1E15-5E15 atoms/cm2도즈의 BF2이온(122)이 사용된다. 상기 이온 주입은 5-20 keV의 에너지 조건으로 수행된다. 상기 이온 주입에 의해 반도체 기판(100)내에 제 3 깊이의 p형 제 2 불순물 이온층(122)이 형성된다. 이 경우 게이트 전극층(106) 및 제 2 스페이서(110a)는 마스크로서의 역활을 한다. 상기 제 4 차 이온 주입에 사용된 이온과 동일 도전형의 이온이 사용된다.
후속 공정으로, 상기 반도체 기판(100)에 주입된 상기 불순물 이온층(108, 116, 118, 120, 122)들에 대한 열처리 공정이 수행된다(도면은 미도시). 상기 열처리 공정은 확산로에서 700-800℃ 범위를 갖는 온도 조건으로 약 30분간 수행 되거나, 900-1500℃ 범위를 갖는 온도 조건의 RTP공정으로 수행된다.
상기 게이트 전극층(106)을 포함하여 반도체 기판(100)상에 절연막(124)이 형성되고, NMOS 트랜지스터의 고농도 깊은 n형 접합영역(116a)의 일부가 노출되도록 상기 절연막이 식각되어 콘택 홀(125)이 형성된다. 도전막이 상기 콘택 홀(125)에 채워져 콘택 전극(126)이 형성된다.
도 3은 본 발명의 실시예에 따른 DRAM 장치를 나타내는 단면도이다.
도 3을 참조 하면, NMOS는, 게이트 전극층(106), 스페이서(110a), 소오스/드레인영역, 절연막(124), 금속 콘택(126)으로 구성된다. 상기 소오스/드레인 영역은 저농도의 얕은 n형 접합영역(108a)과, 고농도의 얕은 n형 접합영역(118a) 그리고, 고농도의 깊은 n형 접합영역(116a)을 포함한다.
상기 게이트 전극층(106)은 상기 반도체 기판(100)상 게이트 산화막(도면 미도시)을 사이에 두고 형성된다. 상기 게이트 전극층은 제 1 도전층(106a), 제 2 도전층(106b), 절연층(106c)이 차례로 적층되어 구성 된다.
상기 스페이서(112a)는 상기 게이트 전극층(106) 양측벽에 형성된다.
상기 저농도의 얕은 n형 접합영역(108a)은 게이트 전극층(106) 양측의 반도체 기판(100)내에 형성된다.
상기 저농도 얕은 n형 접합영역(108a)은 1E12-5E14 atoms/cm2도즈의 p 및 As 이온 중 어느 한 이온이 10-30 keV의 에너지로(claim 30)주입되어 형성된 불순물 이온층(108)이 열처리 되어 형성된다. 이는 LDD구조의 활성 영역 영역을 형성하기 위한 것이다.
상기 고농도의 얕은 n형 접합영역(118a)은 상기 스페이서(112a) 양측의 반도체 기판(100)내에 상기 저농도 얕은 n형 접합영역(108a)보다 깊게 형성된다.
상기 고농도의 얕은 n형 접합영역(118a)은 1E15-5E15 atoms/cm2도즈의 As 이온(118)이 5-20 keV의 에너지로 주입되어 형성된 불순물 이온층(118)이 열처리 되어 형성된다.
상기 고농도의 깊은 n형 접합영역(116a)은 상기 스페이서(112a)와 어느 정도 거리를 갖는 상기 반도체 기판(100)내에 상기 고농도 얕은 n형 점합 영역(118a)보다 상대적으로 깊게 형성된다.
상기 고농도의 깊은 n형 접합영역(116a)은 1E15-5E15 atoms/cm2도즈의 As 이온이 20-40 keV의 에너지로 주입되어 형성된 불순물 이온층(116)이 열처리 되어 형성된다.
상기 절연막(124)은 게이트 전극층(106)을 포함하여 반도체 기판(100)상에 형성된다.
상기 금속 콘택(126)은 상기 절연막(124)을 뚫고, 상기 고농도 깊은 n형 접합영역과 전기적으로 접속된다.
PMOS는 게이트 전극층(106), 소오스/드레인영역으로 구성되고, 상기 소오스/드레인 영역은, 저농도의 얕은 n형 접합영역(108a), 고농도의 얕은 p형 접합영역(122a) 그리고, 고농도의 깊은 p형 접합영역(120a)을 포함한다.
상기 게이트 전극층(106)은 상기 반도체 기판(100)상 게이트 산화막(도면 미도시)을 사이에 두고 형성된다. 상기 게이트 전극층은 제 1 도전층(106a), 제 2 도전층(106b), 절연층(106c)이 차례로 적층되어 구성된다.
상기 스페이서(112a)는 상기 게이트 전극층(106) 양측벽에 형성된다.
상기 저농도의 얕은 n형 접합영역(108a)은 게이트 전극층(106) 양측의 반도체 기판(100)내에 형성된다.
상기 저농도 얕은 n형 접합영역(108a)은 1E12-5E14 atoms/cm2도즈의 p및 As 이온 중 어느 한 이온이 10-30 keV의 에너지로 주입되어 형성된 불순물 이온층(108)이 열처리 되어 형성된다. 이는 LDD구조의 활성 영역 영역을 형성하기 위한 것이다.
상기 고농도 얕은 p형 접합영역(122a)은 상기 게이트 전극층(106) 양측의 반도체 기판(100)내에 상기 저농도 얕은 접합영역(108a)보다 깊게 형성된다. 이는 BF2이온이 p및 As 불순물 이온보다 상대적으로 큰 확산을 하기 때문에 상기 게이트 전극층(106) 양측에 형성된다.
상기 고농도 얕은 p형 접합영역(122a)은 1E15-5E15 atoms/cm2도즈의 BF2이온이 5-20 keV의 에너지로 주입되어 형성된 불순물 이온층(122)이 열처리 되어 형성된다.
상기 고농도 깊은 p형 접합영역(120a)은 상기 스페이서(112a)에서 어느 정도 거리를 갖는 반도체 기판(100)내에 상기 고농도 얕은 점합 영역(122a)보다 깊게 형성된다. 상기 고농도 깊은 p형 접합영역(120a)은 1E15-5E15 atoms/cm2도즈의 BF2이온이 20-40 keV의 에너지로 주입되어 형성된 불순물 이온층(120)이 열처리 되어 형성된다.
본 발명은, 이중 스페이서를 사용하여, 채널 영역과 인접한 고농도 불순물층을 얕은 접합으로 형성할 수 있고, 따라서 숏 채널 효과를 방지할 수 있다. 또한, 콘택 형성 부위에 고농도 깊은 접합영역을 형성할 수 있고, 따라서 콘택 전극 형성시 고농도 접합영역의 과식각으로 발생 되는 누설 전류와 콘택 저항의 증가를 방지할 수 있고, 고농도 접합영역의 면 저항을 감소시켜 트랜지스터의 전류가 증가될 수 있는 효과가 있다.

Claims (36)

  1. 반도체 기판(100)상에 게이트 산화막을 사이에 두고 게이트 전극층(106)을 형성하는 공정과;
    상기 반도체 기판(100)상에 제 1 불순물 이온을 주입하여, 상기 게이트 전극층(106) 양측의 반도체 기판(100)내에 제 1 깊이의 제 1 불순물 이온층(108)을 형성하는 공정과;
    상기 게이트 전극층(106)을 포함하여 반도체 기판(100)상에 제 1 절연막(110) 및 제 2 절연막(112)을 차례로 형성하는 공정과;
    상기 제 2 절연막(112)을 식각하여, 상기 게이트 전극층(106)의 양측벽에 제 1 스페이서(112a)를 형성하는 공정과;
    상기 반도체 기판(100)상에 제 2 불순물 이온을 주입하여, 상기 제 1 스페이서(112a) 양측의 반도체 기판(100)내에 제 1 깊이 보다 상대적으로 깊은 제 2 깊이의 제 2 불순물 이온층(116, 120)을 형성하는 공정과;
    상기 제 1 스페이서(112a)을 제거 하는 공정과;
    제 1 절연막(110)을 식각하여 상기 게이트 전극층(106)의 양측벽에 제 2 스페이서(110a)를 형성하는 공정과;
    상기 반도체 기판(100)상에 상기 제 2 불순물 이온과 동일 도전형의 제 3 불순물 이온을 주입하여, 상기 제 2 스페이서(110a) 양측의 반도체 기판내에 제 1 깊이 보다 상대적으로 얕은 제 3 깊이의 제 3 불순물 이온층(118, 122)을 형성하는 공정과;
    열처리 공정을 실행하여, 상기 제 1 불순물 이온층(108) 및 제 2 불순물 이온층(116, 120)과 상기 제 3 불순물 이온층(118, 122)을 확산시켜, 저농도 얕은 접합영역(108a)과, 상기 저농도 얕은 접합영역(108a)보다 상대적으로 깊게 형성된 고농도 깊은 접합영역(116a, 120a)과, 상기 고농도 깊은 접합영역(116a,120a)과 상기 저농도 얕은 접합영역(108a)사이의 깊이를 갖는 고농도 얕은 접합영역(118a, 122a)을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    제 1 절연막(110)과 제 2 절연막(112)은 서로 다른 식각 선택비를 갖는 물질로 형성되는 반도체 장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 1 절연막(110)은 실리콘 질화막이고, 제 2 절연막(112)은 산화막인 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막(110)의 두께는 20-100nm의 범위를 갖는 반도체 장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 제 2 절연막(112)의 두께는 20-100nm의 범위를 갖는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 불순물 이온 및 제 3 불순물 이온은 동일 도전형 이온인 반도체 장치의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 1 불순물 이온 주입은 1E12-1E14 atoms/cm2도즈의 P 및 As 이온 중 어느 한 이온을 사용하여, 10-30keV의 에너지로 수행되는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 2 불순물 이온 주입은 1E15-5E15 atoms/cm2도즈의 As 이온 및 BF2이온 중 어느 한 이온을 사용하여, 20-40keV의 에너지로 수행되는 반도체 장치의 제조방법.
  9. 제 1 항에 있어서,
    상기 제 3 불순물 이온 주입은 1E15-5E15 atoms/cm2도즈의 As 이온 및 BF2이온 중 어느 한 이온을 사용하여 5-20keV의 에너지로 수행되는 반도체 장치의 제조방법.
  10. 제 1 항에 있어서,
    상기 열처리 공정은 확산로(furnace)에서 700-800℃의 온도 범위에서 약 30분 수행되는 반도체 장치의 제조방법.
  11. 제 1 항에 있어서,
    상기 열처리 공정은 RTP공정으로서, 900-1500℃의 온도에서 10-30초의 시간 범위로 수행되는 반도체 장치의 제조방법.
  12. 제 1 항에 있어서,
    상기 반도체 장치의 제조 방법은, 상기 열처리 공정후, 반도체 기판(100)상에 층간 절연막(124)을 형성하는 공정과;
    상기 층간 절연막(124)을 식각하여 상기 고농도 깊은 접합영역(116b)의 일부가 노출 되도록 콘택 홀(126a)을 형성하는 공정과;
    상기 콘택 홀(126a)을 도전막(126b)으로 채워서 콘택 전극(126)을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  13. PMOS 영역과 NMOS영역을 갖는 CMOS 트랜지스터의 제조 방법에 있어서,
    반도체 기판상(100)에 게이트 산화막을 사이에 두고 게이트 전극층(106)을 형성하는 공정과;
    상기 반도체 기판(100)상에 n형 제 1 불순물 이온을 주입하여, 상기 게이트 전극층(106) 양측의 반도체 기판(100)내에 제 1 깊이의 n형 제 1 불순물 이온층(108)을 형성하는 공정과;
    상기 게이트 전극층(106)을 포함하여 상기 반도체 기판(100)상에 제 1 절연막(110) 및 제 2절연막(112)을 차례로 형성하는 공정과;
    제 2 절연막(112)을 식각하여 상기 게이트 전극층(106)의 양측벽에 제 1 스페이서(112a)를 형성하는 공정과;
    상기 NMOS 영역이 노출 되도록 포토레지스트막 패턴(114a)을 형성하는 공정과;
    상기 반도체 기판(100)상에 n형 제 2 불순물 이온을 주입하여, 상기 제 1 스페이서(112a) 양측의 반도체 기판(100)내에 상기 제 1 깊이 보다 상대적으로 깊은 제 2 깊이의 n형 제 2 불순물 이온층(116)을 형성하는 공정과;
    상기 게이트 전극층(106) 양측벽의 상기 제 1 스페이서(112a)를 제거 하는 공정과;
    제 1 절연막(110)을 식각하여, 상기 게이트 전극층(106)의 양측벽에 제 2 스페이서(110a)를 형성하는 공정과;
    상기 반도체 기판(100)상에 n형 제 3 불순물 이온을 주입하여, 상기 제 2 스페이서(110a) 양측의 반도체 기판(100)내에 상기 제 1 깊이 보다 상대적으로 얕은 제 3 깊이의 n형 제 3 불순물 이온층(118)을 형성하는 공정과;
    상기 n형 제 1 불순물 이온층(108) 및 n형 제 2 불순물 이온층(116) 그리고, n형 제 3 불순물 이온층(118)을 열처리 공정을 통해 확산 시켜서, 각각 저농도의 얕은 n형 접합영역(108a) 및 상기 저농도의 얕은 n형 접합영역(108a)보다 상대적으로 깊은 고농도 깊은 n형 접합영역(116a) 그리고, 상기 고농도 깊은 n형 접합영역(116a)과 상기 저농도의 얕은 n형 접합영역(108a) 사이의 깊이를 갖는 고농도 얕은 접합영역(118a)을 형성하는 공정을 포함하는 CMOS 트랜지스터의 제조 방법.
  14. 제 13 항에 있어서,
    제 1 절연막(110)은 실리콘 질화막인 CMOS 트랜지스터의 제조방법.
  15. 제 13 항에 있어서,
    제 2 절연막(112)은 산화막인 CMOS 트랜지스터의 제조방법.
  16. 제 13 항에 있어서,
    상기 제 1 절연막(110)의 두께는 20-100nm의 범위를 갖는 CMOS 트랜지스터의 제조방법.
  17. 제 13 항에 있어서,
    상기 제 2 절연막(112)의 두께는 20-100nm의 범위를 갖는 CMOS 트랜지스터의 제조방법.
  18. 제 13 항에 있어서,
    상기 n형 제 1 불순물 이온 주입은 1E12-1E14 atoms/cm2도즈의 P 및 As 이온 중 어느 한 이온을 사용하여, 10-30keV의 에너지로 수행되는 반도체 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 n형 제 2 불순물 이온 주입은 1E15-5E15 atoms/cm2도즈의 As이온을 사용하여, 20-40keV의 에너지로 수행되는 CMOS 트랜지스터의 제조방법.
  20. 제 13 항에 있어서
    상기 n형 제 3 불순물 이온 주입은 1E15-5E15 atoms/cm2도즈의 As 이온을 사용하여 5-20keV의 에너지로 수행되는 CMOS 트랜지스터의 제조방법.
  21. 제 13 항에 있어서,
    상기 열처리 공정은 확산로(furnace)에서 700-800℃의 온도 범위에서 약 30분 정도 수행되는 하는 CMOS 트랜지스터의 제조방법.
  22. 제 13 항에 있어서,
    상기 열처리 공정은 900-1500℃의 온도의 RTP 공정으로서, 10-30초 사이의 시간으로 수행되는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  23. 제 13 항에 있어서,
    상기 CMOS 트랜지스터의 제조방법은, 열처리 공정 후, 반도체 기판(100)상에 절연막(124)을 형성하는 공정과;
    상기 절연막(124)을 식각하여 상기 고농도 깊은 접합영역(116a)의 일부가 노출 되도록 콘택 홀(125)을 형성하는 공정과;
    상기 콘택 홀(125)을 도전막으로 채워서 콘택 전극(126)을 형성하는 공정을 더 포함하는 CMOS 트랜지스터의 제조 방법;
  24. 상기 제 13항에 있어서,
    상기 CMOS 트랜지스터의 제조방법은, 상기 n형 제 3 불순물 이온(116)을 주입하여 n형 제 3 불순물 이온(118a)층이 형성된 후에, 상기 포토레지스트막 패턴(114a)을 제거하는 공정과;
    PMOS영역이 노출 되도록 반도체 기판(100)상에 포토레지스트막 패턴(114b)을 형성하는 공정과;
    상기 반도체 기판(100)상에 p형 제 1 불순물 이온(120)을 주입하여, 상기 제 1 스페이서(112a) 양측의 반도체 기판(100)내에 상기 제 2 깊이의 p형 제 1 불순물 이온층(120)을 형성하는 공정과;
    상기 게이트 전극층(106)의 양측벽의 상기 제 1 스페이서(112a)을 제거 하는 공정과;
    제 1 절연막(110)을 식각 하여 상기 게이트 전극층(106)의 양측벽에 제 2 스페이서(110a)를 형성하는 공정과;
    상기 반도체 기판(100)상에 p형 제 2 불순물 이온(122)을 주입하여, 상기 제 2 스페이서(110a) 양측의 반도체 기판(100)내에 상기 제 3 깊이의 p형 제 2 불순물 이온층을 형성하는 공정을 더 포함하고,
    상기 p형 제 1 불순물 이온층(118) 그리고, p형 제 2 불순물 이온층을 상기 열처리를 통해 확산 시켜서, 각각 상기 저농도의 얕은 n형 접합영역(108a)보다 상대적으로 고농도의 깊은 p형 접합영역(120a) 그리고, 상기 고농도 깊은 p형 접합영역(122a)과 상기 저농도의 깊은 n형 접합영역(108a) 사이의 깊이를 갖는 고농도의 얕은 p형 접합영역(122a)을 형성하는 CMOS 트랜지스터의 제조 방법.
  25. 제 24 항에 있어서,
    제 1 스페이서는 20-100nm의 범위를 갖는 산화막을 식각하여 형성되는 CMOS 트랜지스터의 제조방법.
  26. 제 24 항에 있어서,
    상기 제 1 절연막(110)의 두께는 20-100nm의 범위를 갖는 CMOS 트랜지스터의 제조방법.
  27. 제 24 항에 있어서,
    상기 p형 제 1 불순물 이온 주입은 1E15-5E15 atoms/cm2도즈의 BF2를 사용하여 20-40 keV의 에너지로 수행되는 CMOS 트랜지스터의 제조방법.
  28. 제 24 항에 있어서
    상기 p 형 제 2 불순물 이온(122) 주입은 1E15-5E15 atoms/cm2도즈의 BF2를 사용하여 5-20keV에너지로 수행되는 CMOS 트랜지스터의 제조방법.
  29. 반도체 기판(100)상에 게이트 산화막을 사이에 두고 형성된 게이트 전극층(106)과;
    상기 게이트 전극층(106)의 양측벽에 형성된 스페이서(110a)와;
    상기 게이트 전극층(106) 양측의 반도체 기판(100)내에 형성된 저농도의 얕은 n형 접합영역(108a)과;
    상기 스페이서(110a) 양측의 반도체 기판(100)내에 상기 저농도의 얕은 n형 접합영역(108a)보다 상대적으로 깊게 형성된 고농도의 얕은 n형 접합영역(118a)과;
    상기 스페이서(110a)에서 어느 정도 거리를 갖는 반도체 기판(100)내에 상기 고농도의 얕은 n형 접합영역(118a)보다 상대적으로 깊게 형성된 고농도의 깊은 n형 접합영역(116a)을 포함하는 NMOS 트랜지스터.
  30. 제 29 항에 있어서,
    상기 저농도 얕은 n형 접합영역(108a)은 1E12-1E14 atoms/cm2도즈의 P 및 As 이온 중 어느 한 이온이 10-30keV의 에너지로 주입 되어 형성되는 NMOS 트랜지스터.
  31. 제 29 항에 있어서,
    상기 고농도의 얕은 n형 접합영역(118a)은 1E15-5E15 atoms/cm2도즈의 As 이온이 5-20keV의 에너지로 주입 되어 형성되는 NMOS 트랜지스터.
  32. 제 29 항에 있어서,
    상기 고농도의 깊은 n형 접합영역(116a)은 1E15-5E15 atoms/cm2도즈의 As 이온이 20-40keV의 에너지로 주입 되어 형성되는 NMOS 트랜지스터.
  33. 반도체 기판(100)상에 게이트 산화막을 사이에 두고 형성된 게이트 전극층(106)과;
    상기 게이트 전극층(106) 양측벽에 형성된 스페이서(110a)와;
    상기 게이트 전극층(106) 양측의 반도체 기판(100)내에 형성된 저농도의 얕은 n형 접합영역(108a)과;
    상기 게이트 전극층(106) 양측의 반도체 기판(100)내에 상기 저농도의 얕은 n형 접합영역(108a)보다 상대적으로 깊게 형성된 고농도의 얕은 p형 접합영역(122a)과;
    상기 스페이서(110a)와 어느 정도 거리를 갖는 반도체 기판(100)내에 상기 고농도의 얕은 p형 접합영역(122a)보다 상대적으로 깊게 형성된 고농도의 깊은 p형 접합영역(120a)을 포함하는 PMOS 트랜지스터.
  34. 제 33 항에 있어서,
    상기 저농도의 얕은 n형 접합영역(108a)은 1E12-1E14 atoms/cm2도즈의 P 및 As 이온 중 어느 한 이온이 10-30keV의 에너지로 주입 되어 형성되는 PMOS 트랜지스터.
  35. 제 33 항에 있어서,
    상기 고농도의 얕은 p형 접합영역(122a)은 1E15-5E15 atoms/cm2도즈의 BF2이온이 5-20keV의 에너지로 주입 되어 형성되는 PMOS 트랜지스터.
  36. 제 33 항에 있어서,
    상기 고농도의 깊은 p형 접합영역(120a)은 1E15-5E15 atoms/cm2도즈의 BF2이온이 20-40keV의 에너지로 주입 되어 형성되는 PMOS 트랜지스터.
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