KR100830329B1 - 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 - Google Patents
비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 Download PDFInfo
- Publication number
- KR100830329B1 KR100830329B1 KR1020060114585A KR20060114585A KR100830329B1 KR 100830329 B1 KR100830329 B1 KR 100830329B1 KR 1020060114585 A KR1020060114585 A KR 1020060114585A KR 20060114585 A KR20060114585 A KR 20060114585A KR 100830329 B1 KR100830329 B1 KR 100830329B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- sio
- memory device
- insulating film
- sioxny
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 229920005591 polysilicon Polymers 0.000 claims abstract description 47
- 229910020286 SiOxNy Inorganic materials 0.000 claims abstract description 35
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000011521 glass Substances 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 22
- 239000010703 silicon Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000001272 nitrous oxide Substances 0.000 claims abstract description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 45
- 230000015654 memory Effects 0.000 claims description 44
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 27
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 10
- 238000009616 inductively coupled plasma Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 150000003376 silicon Chemical class 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 abstract description 9
- 230000001678 irradiating effect Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 87
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 230000005527 interface trap Effects 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- -1 silicon oxy nitride Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
- H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
- H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
Landscapes
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 비휘발성 메모리 소자에 있어서, 기존의 제 1산화막 및 제 2산화막을 아산화질소(N2O) 플라즈마를 이용한 실리콘 옥시 나이트라이드(SiOxNy)층으로 형성함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 한편 기존의 산화막보다 얇으면서 향상된 블로킹 기능을 구현하는 유리기판 상의 비휘발성 메모리 소자 및 그 제조 방법과 이를 포함하는 메모리 장치를 제공한다.
Description
도 1은 종래의 반도체 기판 상에 형성된 비휘발성 메모리 소자 구조를 도시한 단면도.
도 2는 종래의 유리기판 상에 형성된 비휘발성 메모리 소자 구조를 도시한 단면도.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조 공정을 나타내는 공정 단면도.
도 4a 및 도 4b는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 설명하는 그래프.
도 5a는 NAND형 구조의 비휘발성 메모리 장치를 나타내는 평면도.
도 5b는 도 5a에 대한 등가 회로도.
도 6a는 NOR형 구조의 비휘발성 메모리 장치를 나타내는 평면도.
도 6b는 도 6a에 대한 등가 회로도.
도 7은 본 발명의 실시예에 의한 평판 표시장치의 구성을 나타내는 블록도.
<도면 주요 부분에 대한 부호의 설명>
100 : 유리 기판 101 : 완충 산화막
102 : 비정질 실리콘 103 : 폴리 실리콘 층
110 : 제 1 절연막 106 : 질화막
120 : 제 2 절연막 108 : 게이트 전극
130 : 소오스 140 : 드레인
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 특히 유리기판 상에 형성되는 비휘발성 메모리 소자 및 그 제조방법과 이를 포함하는 메모리 장치에 관한 것이다.
일반적으로 비휘발성 메모리 소자는 플로팅 게이트형과 전하 트랩형 메모리 소자로 구분되는데, 플로팅 게이트형 메모리는 포텐셜 우물을 사용하여 기억을 유지하는 소자이고, 전하 트랩형 메모리는 질화막 내의 트랩 영역이나 질화막과 절연막 사이의 계면에 존재하는 트랩 영역에 전하를 트랩하여 기억을 유지하는 소자이다.
상기의 비휘발성 메모리 소자 중 전하 트랩형 메모리 소자의 대표적인 형태는 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 구조이다.
도 1은 종래의 반도체 기판 상에 형성된 SONOS 구조의 비휘발성 메모리 소자의 단면을 나타낸 도면이다.
도 1을 참조하면, 종래 SONOS 구조의 비휘발성 메모리 소자는 반도체 기판(10) 상에 제1산화막(13), 질화막(14), 그리고 제2산화막(15)의 ONO 구조를 형성하고 상기 증착된 구조 위에 게이트 전극(16)을 형성하고, 게이트 전극(16) 양측의 반도체 기판(10) 표면에 소오스(17), 드레인(18)으로 구성된다.
상기 제1산화막(13)은 터널링 산화막이라고 하며, 비휘발성 메모리에서 질화막(14) 내의 트랩 영역이나 질화막(14) 계면의 트랩 영역으로 전자들이 터널링할 수 있는 역할을 한다. 제2산화막(15)은 블로킹 산화막이라고 하며, 질화막(14)과 게이트 전극(16) 간의 전하 이동을 막는 블로킹 역할을 한다. 상기 질화막(14)은 전하 저장을 위하여 사용되며, 전하의 저장 위치는 질화막(14) 내의 트랩 영역이나 질화막(14) 계면의 트랩 영역이다.
최근 들어 상기 비휘발성 메모리 소자를 도 1에 도시된 바와 같이 반도체 기판 상에 형성하는 것 외에 유리 기판 상에 형성하는 것이 널리 사용되고 있다.
도 2는 종래의 유리기판 상에 형성된 비휘발성 메모리 구조를 도시한 단면도이다.
도 2를 참조하면, 종래의 유리기판 상에 형성된 비휘발성 메모리 소자는 유리기판(20) 위에 유리기판(20)을 보호할 수 있도록 완충 산화막(21)을 증착하고, 플라즈마 CVD(Chemical Vapoer Deposition) 방법을 사용하여 비정절 실리콘 층을 형성한다. 상기 비정질 실리콘 층을 폴리실리콘 층(22)으로 변화시키기 위하여 상기 비정질 실리콘 층에 레이저를 조사하여 다결정화 시킨다.
또한, 상기 폴리실리콘 층(22) 상에 제1산화막(23)을 형성하고, 상기 형성된 제1산화막(23) 상에 질화막(24)을 형성하고, 상기 질화막(24) 상에 제2산화막(25)을 형성하고, 상기 제2산화막(25) 상에 게이트 전극(26)을 형성하고, 게이트 전극(26) 양측의 폴리실리콘 층(22) 표면에 고농도 불순물을 도핑함으로써 형성된 소오스(27), 드레인(28)으로 구성된다.
단, 이 경우 상기 형성된 폴리실리콘 층(22)의 표면은 매우 거칠고, 불균일하여 유리기판 상에 비휘발성 메모리 제작시에 매우 큰 누설전류를 발생시키는 원인이 된다는 문제가 있다.
즉, 도 2에 도시된 유리기판(20) 상에서 구성된 SONOS 구조의 비휘발성 메모리 소자의 경우 폴리실리콘 층(22) 표면의 불균일과 거칠기로 인하여 누설전류가 매우 커지게 되며, 이로 인하여 프로그래밍/소거 시에 정상적인 기능이 수행되지 않는다는 단점이 있다.
또한, 상기와 같은 종래의 구조는 제 1산화막(23) 및 제 2산화막(25)의 두께가 두꺼워 메모라 소자의 축소화 추세에 반하게 되는 문제가 있다.
본 발명은 비휘발성 메모리 소자에 있어서, 기존의 제 1산화막 및 제 2산화막을 아산화질소(N2O) 플라즈마를 이용한 실리콘 옥시 나이트라이드(SiOxNy)층이 포함되도록 형성함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 한편 기존의 산화막보다 얇으면서 향상된 블로킹 기능을 구현하는 유리기판 상의 비휘발성 메모리 소자 및 그 제조 방법과 이를 포함하는 메모리 장치를 제공함에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과; 상기 완충 산화막 상에 형성된 폴리실리콘층과; 상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과; 상기 제 1 절연막 상에 형성된 질화막과; 상기 질화막 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 2절연막과; 상기 제 2 절연막 상에 형성된 게이트 전극과; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
이 때, 상기 SiOxNy층 및 SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 비휘발성 메모리 소자 제조방법은, 유리기판 상에 완충 산화막이 형성되는 단계와; 상기 완충 산화막 상에 폴리실리콘층이 형성되는 단계와; 상기 폴리실리콘층 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(SiOxNy층) 및 산화실리콘층(SiO2층)의 적층 구조로 구현되는 제 1절연막이 형성되는 단계와; 상기 제 1 절연막 상에 질화막이 형성되는 단계와; 상기 질화막 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드 층(SiOxNy층) 및 산화실리콘층(SiO2층)의 적층 구조로 구현되는 제 2절연막이 형성되는 단계와; 상기 제 2 절연막 상에 게이트 전극이 형성되는 단계와; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 소오스/드레인이 형성되는 단계가 포함되어 구성됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 비휘발성 메모리 장치는, 활성영역을 정의하는 필드영역과; 상기 활성영역 및 필드영역을 가로지르는 워드라인이 형성되며, 상기 워드라인과 활성영역의 교차지점에 형성되는 비휘발성 메모리 소자가 구비되는 비휘발성 메모리 장치에 있어서,
상기 비휘발성 메모리 소자는, 유리기판 상에 형성된 완충 산화막과; 상기 완충 산화막 상에 형성된 폴리실리콘층과; 상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과; 상기 제 1 절연막 상에 형성된 질화막과; 상기 질화막 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 2절연막과; 상기 제 2 절연막 상에 형성된 게이트 전극과; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
또한, 본 발명의 실시예에 의한 평판표시장치는, 전원부, 메모리부, 프로그램부, 버퍼부 및 패널부가 포함되어 구성되는 평판표시장치에 있어서,
상기 메모리부는 비휘발성 메모리 소자를 포함하며, 상기 비휘발성 메모리 소자는,
유리기판 상에 형성된 완충 산화막과; 상기 완충 산화막 상에 형성된 폴리실리콘층과; 상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과; 상기 제 1 절연막 상에 형성된 질화막과; 상기 질화막 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 2절연막과; 상기 제 2 절연막 상에 형성된 게이트 전극과; 상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 제조 공정을 나타내는 공정 단면도이다.
먼저 도 3a를 참조하면, 유리기판(100) 상에 CVD 방법을 사용하여 완충 산화막(101)을 증착한다.
이 때, 상기 완충 산화막(101)은 유리기판과 추후 형성될 비휘발성 메모리 소자 사이의 불순물을 차단하기 위하여 3,000Å 정도의 두께로 증착하는 것이 바람직하다.
다음으로 도 3b에 도시된 바와 같이 상기 완충 산화막(101) 상에 비정질 실리콘층(102)을 CVD 방법을 사용하여 500~600Å 정도 증착하고, 상기 증착된 비정질 실리콘층(102)에 레이저를 조사한다.
상기 공정을 거치게 되면 도 3c에 도시된 바와 같이 상기 비정질 실리콘(102)층은 폴리실리콘층(103)으로 변환된다. 단, 상기 공정을 통해 형성된 폴리실리콘층(103)의 표면은 균일하지 않고 거친 상태를 나타내게 된다.
이에 도 3d에 도시된 바와 같이 상기 표면이 거친 폴리실리콘층(103) 상에 제 1절연막(110)을 형성한다.
이 때, 상기 제 1절연막(110)은 500℃ 이하의 저온 공정을 유지 하기 위해 유도 결합 플라즈마 CVD 장비 내에서 아산화질소(N2O) 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 한다.
또한, 상기 공정을 통해 상기 제 1절연막(110)은 실리콘 옥시 나이트라이드(SiOxNy)층(112)과 산화실리콘층(SiO2층)(114)의 적층구조로 형성될 수 있다.
이 때, 상기 SiOxNy층(112)의 두께는 10~20Å 정도의 두께로 형성될 수 있으며, 15Å 정도로 형성되는 것이 바람직하며, SiO2층(114)의 두께는 10~25Å 정도의 두께로 형성될 수 있으며, 15Å 정도로 형성되는 것이 바람직하다.
즉, 상기 제 1절연막을 구성하는 SiOxNy층(112) 및 SiO2층(114)은 동일한 장비에 의해 순차적으로 형성되는데, 폴리실리콘층(103) 표면 상에 아산화질소 플라즈마를 이용한 산화 공정을 수행할 경우 상기 폴리실리콘 상에 형성되는 절연층에 포함된 질소의 농도가 상기 폴리실리콘 표면으로부터 점차적으로 저하되기 때문에, 상기 폴리실리콘 표면 상에 형성되는 SiOxNy층(112)은 고 농도의 질소가 포함되어 있고, 상기 SiOxNy층(112) 상에 형성된 SiO2층(114)에는 질소가 거의 포함되어 있지 않게 되는 것이다.
보다 상세히 설명하면, 폴리실리콘 표면 상에 아산화질소 플라즈마를 이용한 산화 공정의 초기 단계에서는 폴리실리콘 표면에서 Si3N4 결합이 매우 빠르게 형성되면서 폴리실리콘 표면에서는 질소의 농도가 높으며, 이후 상기 절연층이 성장하면서 N2O로부터 형성된 원자화된 산소가 질소를 대처하는 현상이 나타나게 된다.
이에 따라 상기 절연층은 질소가 포함된 층의 농도를 기준으로 SiOxNy층(112) 및 SiO2층(114)으로 구분할 수 있게 되는 것이다.
즉, 증착된 상기 절연층의 두께가 30Å이라 가정할 경우 폴리실리콘 표면으로부터 15Å이상에서는 질소 농도가 거의 0에 가까우므로 상기 15Å 두께 이전의 절연층은 SiOxNy층(112)이 되는 것이고, 그 이상의 절연층은 SiO2층(114)이 되는 것이다.
이와 같이 형성되는 상기 SiOxNy층(112)과 SiO2층(114)은 기존의 폴리실리콘의 표면특성에 의해 발생되는 누설 전류를 저감토록 함으로써 전하의 프로그래밍/소거 시에 정상적인 기능이 수행되도록 한다.
다음으로 도 3e에서와 같이 상기 제 1 절연막(110) 상에 유도 결합 플라즈마 CVD를 사용하여 질화막(106)을 형성한다.
상기 질화막(106)은 50~350Å 정도의 두께로 형성될 수 있으며, 150Å 정도 로 형성되는 것이 바람직하다. 또한, 상기 질화막(106)은 암모니아(NH3) 가스를 이용하거나 질소(N2) 가스를 사용하여 형성시킬 수 있으며, 질화막(106) 내의 트랩영역이나 제 1 절연막(110)와 질화막(106) 사이의 계면 트랩 영역이나 질화막(106)과 추후 형성될 제 2 절연막(도 3f의 120) 사이의 계면 트랩 영역에 전하를 트랩하여 저장할 수 있다.
그 다음 도 3f를 참조하면, 상기 질화막(106) 상에 유도 결합 플라즈마 CVD를 사용하여 제 2 절연막(120)을 형성한다.
본 발명의 실시예의 경우 상기 제 2절연막(120)이 앞서 설명한 제 1절연막(110)과 동일한 공정을 통해 형성됨을 특징으로 한다.
즉, 상기 제 2절연막(120)은 500℃ 이하의 저온 공정을 유지 하기 위해 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하며, 이에 따라 상기 제 2절연막(120)은 상기 제 1절연막(110)과 같이 실리콘 옥시 나이트라이드(SiOxNy)층(122)과 산화실리콘층(SiO2층)(124)의 적층 구조로 형성될 수 있다.
즉, 상기 제 2절연막(120)을 구성하는 SiOxNy층(122) 및 SiO2층(124)은 동일한 장비에 의해 순차적으로 형성되며, 이에 상기 질화막(106) 표면 상에 아산화질소 플라즈마를 이용한 산화 공정을 수행할 경우 상기 질화막 상에 형성되는 절연층에 포함된 질소의 농도가 상기 질화막 표면으로부터 점차적으로 저하되기 때문에, 상기 질화막 표면 상에 형성되는 SiOxNy층(122)은 고 농도의 질소가 포함되어 있 고, 상기 SiOxNy층(122) 상에 형성된 SiO2층(124)에는 질소가 거의 포함되어 있지 않게 되는 것이다.
이와 같이 형성되는 상기 제 2절연막(120)으로서의 SiOxNy층(122)과 SiO2층(124)은 유리 기판 상에 형성된 비휘발성 메모리에서 게이트 전극과 전하 트랩 영역을 가진 질화막(106) 사이에서 전하의 이동을 블로킹함으로써, 블로킹 산화막의 역할을 함에 있어, 본 발명의 실시예에 의한 도 4a의 C-V 전기적 특성은 종래의 기술로 제작 되어진 도 4b와 비교해 볼 때 상기 블로킹 산화막이 SiO2층만으로 구현된 종래 기술과 비교할 때, 동일한 두께로 구현됨에도 불구하고, 더 넓은 평탄 밴드 전압 변화 폭을 갖음을 특징으로 한다.
여기서, 상기 질화막(106) 표면 상에 형성되는 SiOxNy층(122)은 기판 내에 플라즈마 효과에 의한 표면 개질로 인하여 약 50Å 두께로 형성 될 수 있으며, 이는SiNx 층에서의 결합이 기판보다 촘촘하지 못하기 때문에 플라즈마 증착으로 인한 산소와의 결합에 쉽게 반응하므로 기판에 비하여 질화막 내로 더욱 깊게 개질 되어질 수 있다.
따라서, 박막 내에 고 농도의 질소가 포함되어 있게 되며, 이에 비해 상기 SiOxNy층(122) 상에 형성된 SiO2층(124)은 약 30Å 두께로 형성될 수 있으며, 상기 SiO2층(124)에는 실리콘, 산소, 극소량의 질소 원자만을 포함 하게 되는 것이다.
이와 같이 형성되는 상기 제 2절연막(120)으로서의 SiOxNy층(122)과 SiO2층(124)은 유리기판 상에 형성된 비휘발성 메모리에서 게이트 전극과 전하 트랩 영 역을 가진 질화막(106) 사이에서 전하의 이동을 블로킹함으로써 제 2절연막인 블로킹 산화막의 역할을 함을 특징으로 한다.
그 다음 도 3g에 도시된 바와 같이 상기 제 2 절연막(120) 상에 게이트 전극의 증착 공정 후에 사진 및 식각 공정을 수행하여 패터닝을 실행함으로써 게이트 전극(108)을 형성하며, 마지막으로 도 3h에 도시된 바와 같이 상기 형성된 박막 상에서 사진 및 식각 공정을 수행하고, 상기 노출된 폴리실리콘층(103) 상에 불순물 이온 주입을 통하여 소오스(130)/드레인(140)을 형성한다.
도 4a 및 도 4b는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 설명하는 그래프이다.
즉, 도 4a는 본 발명의 실시예에 의한 비휘발성 메모리 소자의 C-V 특성을 나타내고, 도 4b는 종래 기술에 의한 비휘발성 메모리 소자의 C-V 특성을 나타낸다.
도 4a 및 도 4b를 참조하면, 본 발명의 실시예에 의한 도 4a의 C-V 전기적 특성은 종래의 기술로 제작 되어진 도 4b와 비교해 볼 때 상기 블로킹 산화막이 SiO2층만으로 구현된 종래 기술과 비교할 때, 동일한 두께로 구현됨에도 불구하고, 평탄밴드 전압의 변화 폭이 2V이상 상승한 것을 알 수 있다.
이는 본 발명의 실시예에 의한 제 2절연막(120)으로서의 SiOxNy층(122)과 SiO2층(124)은 유전 상수 값이 약 4.6정도이고, 도 4b에 도시된 종래 기술에 의한 제 2절연막으로서의 SiO2층은 유전 상수 값이 약 3.9 정도 이므로, 본 발명의 실시 예에 의할 경우 더 높은 유전 상수 값을 갖게 되기 때문에, 비록 에너지 장벽은 9eV보다 작아 진다 하더라도 더 얇은 박막이지만 높은 양질의 블로킹 산화막이 형성될 수 있다.
또한, SiOxNy층(122)과 SiO2층(124)의 적층 구조는 플라즈마 산화법에 의해 자연적으로 형성되기 때문에 계면 사이의 결함이 적어 진다. 그로 인하여 질화막층(106)으로 전하가 포획 되었을 때 게이트 쪽으로 전하의 이동이 적층을 통하여 견고하게 블로킹 됨을 알 수 있다.
앞서 도 3을 통해 설명한 비휘발성 메모리 소자를 이용하여 비휘발성 메모리를 구현할 수 있다.
상기 비휘발성 메모리는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory)와 함께 중요한 위치를 차지하는 것으로, 사용하는 데이터가 일시적으로 기억되는 휘발성의 RAM(Random Access Memory)에 비해 상기 비휘발성 메모리는 전원을 끊어도 기억하고 있는 정보를 잃지 않는 특성을 가지고 있다.
상기 비휘발성 메모리 중에서도, EEPROM(Electrically Erasable and Programmable Read Only Memory)은 전기적으로 데이터의 프로그램과 소거가 가능하고, 시스템에 넣은 채로 손쉽게 데이터의 고쳐 쓰기가 가능하기 때문에 시스템측에서의 요구가 강하다.
디지털 데이터를 전기적으로 읽고 쓸 수 있는 비휘발성 메모리에는 셀 단위로 소거와 읽기가 가능한 바이트 소거 메모리와, 수십 또는 수백 바이트 이상의 블록 단위로만 데이터를 소거하고 바이트 단위로 기록할 수 있는 플래시 메모리로 크 게 분류할 수 있다.
바이트 소거 메모리는 바이트 단위로 선택적으로 소거, 프로그램되기 때문에 사용하기 쉽고 응용면에서도 유리하지만, 2개의 트랜지스터 셀을 필 요로 하기 때문에 칩사이즈가 커지고 가격이 높다. 플래시 메모리는 프로그램은 비트마다 가능하지만, 소거는 전비트 일괄 또는 블록단위로 한다.
플래시 메모리는 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적으며, 기억정보가 전원이 꺼지더라도 없어지지 않는 비휘발성 메모리이다.
현재 가장 일반적인 플래시 메모리의 구조는 크게 비트라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있다.
도 5a는 NAND형 구조의 비휘발성 메모리 셀을 나타내는 평면도이며, 도 5b는 이에 대한 등가 회로도이다.
도 5a를 참조하면, 활성영역(2)을 정의하는 필드영역이 형성되어 있다. 상기 활성영역(2) 및 필드영역을 가로지르는 워드라인(4)이 형성되어 있으며, 상기 워드라인(4)이 활성영역(2)을 가로지르는 영역은 메모리 소자 즉, 트랜지스터의 게이트전극(6)이 된다. 상기 워드라인(4)과 수직하여 비트라인(8)이 형성되어 있다. 도면부호 A는 하나의 기억 정보 단위인 셀을 나타낸다.
이 때, 상기 셀은 앞서 도 3을 통해 설명한 바와 같은 본 발명의 실시예에 의한 비휘발성 메모리 소자로 구현됨을 특징으로 한다.
도 6a는 NOR형 구조의 비휘발성 메모리 셀을 나타내는 평면도이며, 도 6b는 이에 대한 등가 회로도이다.
도 6a를 참조하면, 활성영역을 정의하는 필드영역(62)이 형성되어 있다. 상기 활성영역 및 필드영역(62)을 가로질러 워드라인(64)이 형성되어 있으며, 상기 워드라인(64)이 활성영역을 가로지르는 영역은 메모리 소자 즉, 트랜지스터의 게이트전극(66)이 된다. 상기 게이트전극(66)의 양 측면의 활성영역은 불순물이 이온주입되어 소오스 영역(68) 및 드레인 영역(70)이 되며, 상기 드레인 영역(70)에는 상기 워드라인(64)과 수직하여 형성된 비트라인(72)과 연결되는 콘택(74)이 형성되어 있다. 도면부호 B는 하나의 기억 정보 단위인 셀을 나타낸다.
이 때, 상기 셀은 앞서 도 3을 통해 설명한 바와 같은 본 발명의 실시예에 의한 비휘발성 메모리 소자로 구현됨을 특징으로 한다.
기능적으로는, NAND형 플래시는 랜덤 읽어냄의 속도가 NOR형에 비해 늦고, 또 데이터 써넣기와 소거를 NAND형셀 어레이에 직렬 접속한 복수의 셀을 하나의 집단으로 해야 하는 제한이 붙는다.
반면에, NAND형 플래시는 셀 면적을 작게 할 수 있기 때문에, 비트당 단가를 싸게 할 수 있는 이점을 갖는다. 이는 셀의 구조에서 1비트 당 콘택이 차지하는 면적을 작게 할 수 있기 때문이다.
또한, 이와 같이 본 발명의 실시예에 의한 비휘발성 메모리 소자가 구비된 메모리는 유기 전계발광 표시장치와 같은 평판 표시장치에 구비될 수 있다.
도 7은 본 발명의 실시예에 의한 평판 표시장치의 구성을 나타내는 블록도이다.
단, 도 7에서는 평판 표시장치 중 유기 전계발광 표시장치를 그 예로 설명하 나, 본 발명의 실시예에 의한 평판 표시장치가 반드시 이에 한정되는 것은 아니다.
도 7을 참조하면, 본 발명의 실시예에 의한 유기 전계발광 표시장치(700)는, 전원부(710), 메모리부(720), 프로그램부(FPGA : 730), 버퍼부(Buffer : 740) 및 패널부(Panel : 750)로 구성된다.
먼저, 상기 전원부(710)는 전원 공급원으로부터 전원을 공급 받아 스탭 다운(step down)시켜 상기 전원이 분할된 전원 전압을 각 내장 회로부별로 전달한다.
즉, 상기 전원부(710)는 메모리부(720), 프로그램부(730), 버퍼부(740) 및 패널부(750)로 상기 전원 전압으로 가변하여 각 내장 회로부에 전달하도록 설계된다.
여기서, 상기 내장 회로부는 메모리부(720), 프로그램부(730), 버퍼부(740) 및 패널부(750)를 총칭하여 명명하며, 상기 전원부(710)도 내장 회로부에 포함된다.
다음, 상기 메모리부(720)는 앞서 도 5 및 도 6을 통해 설명한 비휘발성 메모리로 구현되는 것으로, 상기 메모리부를 구성하는 메모리 소자는 앞서 도 3을 통해 설명된 본 발명의 실시예에 의한 비휘발성 메모리 소자임을 특징으로 한다.
특히, 최근 들어 상기 메모리부의 데이터 처리 속도가 계속적으로 빨라짐에 따라, 상기 메모리부(720)에 저장된 데이터는 상기 프로그램부(730)로 신속하게 전달된다.
또한, 상기 프로그램부(Field Programmable Gate Array : 730)는 이미 이식된 프로그램 로직에 따라 상기 메모리부(720)로부터 데이터를 전달받고 상기 메모 리부(720)에 커맨드 신호(command signal) 및 어드레스 신호(address signal)를 전달한다. 즉, 상기 메모리부(720)는 상기 커맨드 신호 및 어드레스 신호에 따라 상기 메모리부(720)의 어드레스(address)를 지정하고, 상기 어드레스에 상응하는 데이터를 상기 프로그램부(730)에 출력한다.
따라서, 상기 프로그램부(730)에 수신된 데이터(Data)는 상기 프로그램 로직에 의해 프로그램 신호 및 컨트롤 신호로 생성및 변환되어 버퍼부(140)에 전달된다.
여기서, 상기 컨트롤 신호는 패널부(750)의 유기전계 발광소자를 동작시키는 상기 프로그램 신호를 제어한다.
또한, 상기 버퍼부(740)는 일시적인 정보를 저장하는 기억 장소이며 한 장치에서 다른 장치로 정보를 송신할 때 일어나는 시간의 차이나 정보 흐름 속도의 차이를 보상하기 위해 사용하는 장치이다.
또한, 상기 패널부(750)는 픽셀부(780), 데이터 구동부(760) 및 스캔 구동부(770)를 구비하며 상기 픽셀부(780)는 유기전계 발광소자를 구비한다.
또한, 상기 패널부(750)는 상기 버퍼부(740)로부터 프로그램 신호 및 컨트롤 신호를 입력받아 상기 유기전계 발광소자가 자발광되게 한다.
이상에서 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하였으나, 본 발명은 이에 한정되는 것이 아니며 본 발명의 기술적 사상의 범위 내에서 당업자에 의해 그 개량이나 변형이 가능하다.
이상에서 살펴본 바와 같이, 본 발명은 유리기판 상에 형성되는 비휘발성 메모리 소자의 소형화, 축소화를 위하여 기존의 제 2산화막으로 사용되는 실리콘 산화막 대신에 아산화질소(N2O) 플라즈마를 이용한 실리콘 옥시 나이트라이드(SiOxNy)층으로 형성함으로써, 비정질 실리콘 층의 레이저 조사에 의해 발생되는 폴리실리콘 층의 표면 불균일과 거칠기에 의해 야기되는 과도한 누설 전류를 저감시킬 수 있는 한편 기존의 산화막보다 얇으면서 향상된 블로킹 기능을 구현할 수 있다는 장점이 있다.
또한, 이를 통해 고온 공정을 사용하지 않으면서도 유리기판 상에 비휘발성 메모리 소자를 제조할 수 있게 되어, 결과적으로 유기 전계발광 표시장치 등의 평판 표시장치에 적용 가능하다는 장점이 있다.
Claims (16)
- 유리기판 상에 형성된 완충 산화막과;상기 완충 산화막 상에 형성된 폴리실리콘층과;상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과;상기 제 1 절연막 상에 형성된 질화막과;상기 질화막 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 2절연막과;상기 제 2 절연막 상에 형성된 게이트 전극과;상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 SiOxNy층 및 SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1절연막 내의 SiOxNy층의 두께는 10 내지 20Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 1절연막 내의 SiO2층의 두께는 10 내지 25Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 질화막은 50 내지 350Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 제 2절연막 내의 SiOxNy층의 두께는 50Å의 두께로 형성되고, 제 2절연막 내의 SiO2층의 두께는 30Å의 두께로 형성됨을 특징으로 하는 비휘발성 메모리 소자.
- 유리기판 상에 완충 산화막이 형성되는 단계와;상기 완충 산화막 상에 폴리실리콘층이 형성되는 단계와;상기 폴리실리콘층 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(SiOxNy층) 및 산화실리콘층(SiO2층)의 적층 구조로 구현되는 제 1절연막이 형성되는 단계와;상기 제 1 절연막 상에 질화막이 형성되는 단계와;상기 질화막 상에 아산화질소 플라즈마를 사용하여 실리콘 옥시나이트라이드층(SiOxNy층) 및 산화실리콘층(SiO2층)의 적층 구조로 구현되는 제 2절연막이 형성되는 단계와;상기 제 2 절연막 상에 게이트 전극이 형성되는 단계와;상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 소오스/드레인이 형성되는 단계가 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 7항에 있어서,상기 폴리실리콘층은 상기 완충 산화막에 증착된 비정질 실리콘층에 레이저가 조사되어 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
- 제 7항에 있어서,상기 SiOxNy층 및 (SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 소자 제조방법.
- 제 7항에 있어서,상기 SiOxNy층은 고 농도의 질소가 포함되어 있음을 특징으로 하는 비휘발성 메모리 소자 제조방법.
- 활성영역을 정의하는 필드영역과; 상기 활성영역 및 필드영역을 가로지르는 워드라인이 형성되며, 상기 워드라인과 활성영역의 교차지점에 형성되는 비휘발성 메모리 소자가 구비되는 비휘발성 메모리 장치에 있어서,상기 비휘발성 메모리 소자는,유리기판 상에 형성된 완충 산화막과;상기 완충 산화막 상에 형성된 폴리실리콘층과;상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과;상기 제 1 절연막 상에 형성된 질화막과;상기 질화막 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 2절연막과;상기 제 2 절연막 상에 형성된 게이트 전극과;상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 비휘발성 메모리 장치.
- 제 11항에 있어서,상기 SiOxNy층 및 SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 비휘발성 메모리 장치.
- 제 11항에 있어서,상기 비휘발성 메모리 장치는 NAND형 구조 또는 NOR형 구조로 이루어짐을 특징으로 하는 비휘발성 메모리 장치.
- 전원부, 메모리부, 프로그램부, 버퍼부 및 패널부가 포함되어 구성되는 평판표시장치에 있어서,상기 메모리부는 비휘발성 메모리 소자를 포함하며,상기 비휘발성 메모리 소자는,유리기판 상에 형성된 완충 산화막과;상기 완충 산화막 상에 형성된 폴리실리콘층과;상기 폴리실리콘층 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 1절연막과;상기 제 1 절연막 상에 형성된 질화막과;상기 질화막 상에 적층 구조의 실리콘옥시나이트라이드층(SiOxNy층)과 산화실리콘층(SiO2층)으로 형성된 제 2절연막과;상기 제 2 절연막 상에 형성된 게이트 전극과;상기 폴리실리콘층의 노출 영역에 불순물 이온 주입을 통해 형성된 소오스/드레인이 포함되어 구성됨을 특징으로 하는 평판표시장치.
- 제 14항에 있어서,상기 SiOxNy층 및 SiO2층은 유도 결합 플라즈마 CVD 장비 내에서 아산화질소 플라즈마를 이용한 산화에 의해 형성됨을 특징으로 하는 평판표시장치.
- 제 14항에 있어서,상기 평판표시장치는 유기 전계발광 표시장치임을 특징으로 하는 평판표시장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060114585A KR100830329B1 (ko) | 2006-11-20 | 2006-11-20 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
| US11/777,613 US7880220B2 (en) | 2006-11-20 | 2007-07-13 | Non-volatile memory device and fabrication method of non-volatile memory device and memory apparatus including non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060114585A KR100830329B1 (ko) | 2006-11-20 | 2006-11-20 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100830329B1 true KR100830329B1 (ko) | 2008-05-19 |
Family
ID=39416044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060114585A Active KR100830329B1 (ko) | 2006-11-20 | 2006-11-20 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7880220B2 (ko) |
| KR (1) | KR100830329B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090073158A1 (en) * | 2007-09-18 | 2009-03-19 | Sharp Kabushiki Kaisha | Semiconductor element and device using the same |
| US9991463B2 (en) * | 2012-06-14 | 2018-06-05 | Universal Display Corporation | Electronic devices with improved shelf lives |
| KR20160053001A (ko) | 2014-10-30 | 2016-05-13 | 삼성디스플레이 주식회사 | 투명 표시 기판, 투명 표시 장치 및 투명 표시 장치의 제조 방법 |
| JP2021044315A (ja) * | 2019-09-09 | 2021-03-18 | キオクシア株式会社 | 不揮発性半導体記憶装置 |
| US11342496B2 (en) * | 2020-04-29 | 2022-05-24 | HeFeChip Corporation Limited | Semiconductor memory structure with magnetic tunneling junction stack and method for forming the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001021A (ko) * | 2000-06-23 | 2002-01-09 | 윤종용 | 고상 에피택시를 사용한 반도체 직접회로의 트렌치소자분리 방법 |
| KR20020003761A (ko) * | 2000-07-03 | 2002-01-15 | 윤종용 | 이중 스페이서를 갖는 비휘발성 메모리 소자 제조 방법 |
| KR20050056067A (ko) * | 2003-12-09 | 2005-06-14 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
| KR100719680B1 (ko) * | 2005-11-28 | 2007-05-17 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605826B2 (en) * | 2000-08-18 | 2003-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and display device |
| TWI242680B (en) * | 2002-07-30 | 2005-11-01 | Hitachi Displays Ltd | Liquid crystal display device |
| US6893920B2 (en) * | 2002-09-12 | 2005-05-17 | Promos Technologies, Inc. | Method for forming a protective buffer layer for high temperature oxide processing |
| US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US7122488B2 (en) * | 2004-03-15 | 2006-10-17 | Sharp Laboratories Of America, Inc. | High density plasma process for the formation of silicon dioxide on silicon carbide substrates |
| US7154779B2 (en) * | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| TW200541079A (en) * | 2004-06-04 | 2005-12-16 | Adv Lcd Tech Dev Ct Co Ltd | Crystallizing method, thin-film transistor manufacturing method, thin-film transistor, and display device |
| US20070054505A1 (en) * | 2005-09-02 | 2007-03-08 | Antonelli George A | PECVD processes for silicon dioxide films |
| KR100836426B1 (ko) * | 2006-11-24 | 2008-06-09 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
| KR100873073B1 (ko) * | 2006-11-24 | 2008-12-09 | 삼성모바일디스플레이주식회사 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
-
2006
- 2006-11-20 KR KR1020060114585A patent/KR100830329B1/ko active Active
-
2007
- 2007-07-13 US US11/777,613 patent/US7880220B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020001021A (ko) * | 2000-06-23 | 2002-01-09 | 윤종용 | 고상 에피택시를 사용한 반도체 직접회로의 트렌치소자분리 방법 |
| KR20020003761A (ko) * | 2000-07-03 | 2002-01-15 | 윤종용 | 이중 스페이서를 갖는 비휘발성 메모리 소자 제조 방법 |
| KR20050056067A (ko) * | 2003-12-09 | 2005-06-14 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
| KR100719680B1 (ko) * | 2005-11-28 | 2007-05-17 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7880220B2 (en) | 2011-02-01 |
| US20080116460A1 (en) | 2008-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100873073B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 | |
| JP4923318B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US6005270A (en) | Semiconductor nonvolatile memory device and method of production of same | |
| US6717860B1 (en) | Method of erasing non-volatile semiconductor memory device and such non-volatile semiconductor memory device | |
| US6903968B2 (en) | Nonvolatile memory capable of storing multibits binary information and the method of forming the same | |
| KR100987505B1 (ko) | 메모리 워드라인 하드 마스크 확장 | |
| KR100634266B1 (ko) | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 | |
| US20050184337A1 (en) | 4f2 eeprom nrom memory arrays with vertical devices | |
| US6400610B1 (en) | Memory device including isolated storage elements that utilize hole conduction and method therefor | |
| US7692233B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7563676B2 (en) | NOR-type flash memory cell array and method for manufacturing the same | |
| JP2005197624A (ja) | 不揮発性記憶装置 | |
| US20080093646A1 (en) | Non-volatile memory device and method for fabricating the same | |
| KR100830329B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 | |
| JP4665368B2 (ja) | 不揮発性半導体メモリ装置、その動作方法および半導体装置の製造方法 | |
| US7141850B2 (en) | Gated semiconductor assemblies and methods of forming gated semiconductor assemblies | |
| US20090096010A1 (en) | Nonvolatile memory device and fabrication method thereof | |
| KR101188551B1 (ko) | 플래시 메모리 소자 및 플래시 메모리 소자의 제조 방법 | |
| KR100836426B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 | |
| US7145802B2 (en) | Programming and manufacturing method for split gate memory cell | |
| US7227216B2 (en) | Mono gate memory device and fabricating method thereof | |
| KR100719680B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100678295B1 (ko) | 반도체 소자 제조 방법 | |
| US20060073702A1 (en) | Memory structure and manufacturing as well as programming method thereof | |
| KR100660286B1 (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20061120 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20071128 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20080430 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20080509 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20080509 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20110502 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120427 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130430 Start annual number: 6 End annual number: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140430 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140430 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150430 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20150430 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180502 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180502 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190429 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20190429 Start annual number: 12 End annual number: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200428 Start annual number: 13 End annual number: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210503 Start annual number: 14 End annual number: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220425 Start annual number: 15 End annual number: 15 |
|
| PR1001 | Payment of annual fee |
Payment date: 20230502 Start annual number: 16 End annual number: 16 |
|
| PR1001 | Payment of annual fee |
Payment date: 20240423 Start annual number: 17 End annual number: 17 |