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KR100825782B1 - 멀티-포트 상변화 메모리 셀 및 상기 멀티-포트 상변화 메모리 셀을 구비하는 멀티-포트 상변화 메모리 장치 - Google Patents

멀티-포트 상변화 메모리 셀 및 상기 멀티-포트 상변화 메모리 셀을 구비하는 멀티-포트 상변화 메모리 장치 Download PDF

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KR100825782B1
KR100825782B1 KR1020060097601A KR20060097601A KR100825782B1 KR 100825782 B1 KR100825782 B1 KR 100825782B1 KR 1020060097601 A KR1020060097601 A KR 1020060097601A KR 20060097601 A KR20060097601 A KR 20060097601A KR 100825782 B1 KR100825782 B1 KR 100825782B1
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KR
South Korea
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phase change
change memory
read
memory device
write
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이광진
김두응
이창수
왕치
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삼성전자주식회사
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Abstract

멀티-포트 상변화 메모리 셀 및 멀티-포트 상변화 메모리 장치가 개시된다. 본 발명에 따른 멀티-포트 상변화 메모리 셀은 상변화 물질을 포함하는 상변화 메모리 소자, 기입 제어수단, 독출 제어수단 및 디벨롭 수단을 구비한다. 기입 제어수단은 기입 워드라인의 활성화에 응답하여 동작하고, 기입 비트라인을 통하여 공급되는 데이터를 상기 상변화 메모리 소자로 기입한다. 독출 제어수단은 독출 워드라인의 활성화에 응답하여 동작하고, 상기 상변화 메모리 소자의 데이터를 독출 비트라인으로 출력한다. 디벨롭 수단은 상기 상변화 메모리 소자로부터 데이터를 독출시키기 위한 디벨롭 전류를 상기 상변화 메모리 소자로 공급한다.

Description

멀티-포트 상변화 메모리 셀 및 상기 멀티-포트 상변화 메모리 셀을 구비하는 멀티-포트 상변화 메모리 장치{Multi-port phase random access memory cell and phase random access memory device including the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 멀티-포트 상변화 메모리 셀의 개념도이다.
도 2는 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제1실시예를 나타내는 도면이다.
도 3은 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제2실시예를 나타내는 도면이다.
도 4는 복수개의 멀티-포트 상변화 메모리 셀들(400_1, 400_2)이 디벨롭 수단(DEVTR)을 공유하는 모습을 나타내는 도면이다.
도 5는 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제3실시예를 나타내는 도면이다.
도 6은 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제4실시예를 나타내는 도면이다.
도 7은 본 발명에 따른 멀티-포트 상변화 메모리 장치의 개념도이다.
도 8은 본 발명에 따른 멀티-포트 상변화 메모리 장치의 예를 나타내는 블록도이다.
본 발명은 멀티-포트 상변화 메모리 셀 및 멀티-포트 상변화 메모리 장치에 관한 것으로써, 특히 상변화 메모리 소자를 이용하여 구현되는 멀티-포트 상변화 메모리 셀 및 멀티-포트 상변화 메모리 장치에 관한 것이다.
일반적인 멀티-포트 메모리 셀은 DRAM(Dynamic Random Access Memory)을 이용하여 구현되거나 또는 SRAM(Static Random Access Memory)을 이용하여 구현된다.
그러나, DRAM을 이용하여 구현된 멀티-포트 메모리 셀은, 작은 셀 크기를 갖지만, 느린 동작 속도를 가지는 문제가 있다. 또한, 주기적인 리프레쉬를 필요로 하는 DRAM의 특성 때문에, DRAM을 이용하여 구현된 멀티-포트 메모리 셀은, 큰 스탠바이 전류를 가지는 문제가 있다. 그리고, SRAM을 이용하여 구현된 멀티-포트 메모리 셀은, 빠른 동작 속도를 갖지만, 셀 크기가 큰 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 상변화 메모리 소자를 이용하여 구현되는 멀티-포트 상변화 메모리 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상변화 메모리 소자를 이용하여 구현되는 멀티-포트 상변화 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 멀티-포트 상변화 메모리 셀은 상변화 물질을 포함하는 상변화 메모리 소자; 기입 워드라인의 활성화에 응답하여 동작하고, 기입 비트라인을 통하여 공급되는 데이터를 상기 상변화 메모리 소자로 기입하는 기입 제어수단; 및 독출 워드라인의 활성화에 응답하여 동작하고, 상기 상변화 메모리 소자의 데이터를 독출 비트라인으로 출력하는 독출 제어수단을 구비한다.
상기 기입 제어수단은, 상기 상변화 메모리 소자로 데이터를 기입하는 기입 모드에서, 상기 상변화 저항소자로 기입 전류를 공급할 수 있다. 상기 독출 제어수단은, 상기 상변화 메모리 소자로부터 데이터를 독출하는 독출 모드에서, 상기 상변화 저항소자로 독출 전류를 공급할 수 있다.
상기 기입 제어수단은, 상기 기입 워드라인에 게이트가 연결되고 상기 기입 비트라인에 제1단이 연결되고 상기 상변화 메모리 소자에 제2단이 연결되는 기입 억세스 트랜지스터를 구비할 수 있다. 상기 독출 제어수단은, 상기 독출 워드라인에 게이트가 연결되고 상기 독출 비트라인에 제1단이 연결되고 상기 상변화 메모리 소자에 제2단이 연결되는 독출 억세스 트랜지스터를 구비할 수 있다.
본 발명의 다른 면에 따른 멀티-포트 상변화 메모리 셀은 상변화 물질을 포함하는 상변화 메모리 소자; 기입 워드라인의 활성화에 응답하여 동작하고, 기입 비트라인을 통하여 공급되는 데이터를 상기 상변화 메모리 소자로 기입하는 기입 제어수단; 독출 워드라인의 활성화에 응답하여 동작하고, 상기 상변화 메모리 소자 의 데이터를 독출 비트라인으로 출력하는 독출 제어수단; 및 상기 상변화 메모리 소자로부터 데이터를 독출시키기 위한 디벨롭 전류를 상기 상변화 메모리 소자로 공급하는 디벨롭 수단을 구비한다.
상기 디벨롭 수단은, 상기 독출 워드라인의 활성화 여부에 따라, 상기 상변화 메모리 소자에 상기 디벨롭 전류를 인가하거나 인가하지 않을 수 있다. 상기 디벨롭 수단은, 상기 독출 워드라인의 활성화 여부에 따라, 턴-온 또는 턴-오프되는 디벨롭 트랜지스터를 구비할 수 있다. 상기 디벨롭 트랜지스터의 턴-온 저항은 상기 상변화 메모리 소자의 최소 저항보다 크고 상기 상변화 메모리 소자의 최대 저항보다 작을 수 있다.
상기 디벨롭 전류는, 상기 상변화 메모리 소자로부터 데이터를 독출할 수 있는 최소 전류량보다 크고, 상기 상변화 메모리 소자의 상태에 영향을 주는 전류량보다 작은 전류량을 가질 수 있다. 상기 디벨롭 수단은, 상변화 메모리 셀 어레이에 포함되는 복수개의 멀티-포트 상변화 메모리 셀들에 의하여 공유되고, 상기 복수개의 멀티-포트 상변화 메모리 셀들로 상기 디벨롭 전류를 공급할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
상변화 메모리(PRAM: Phase Random Access Memory)는 온도 변화에 의한 상 전이에 따라서 저항 값이 변화되는 상변화 물질(Ge-Sb-Te)과 같은 물질을 이용하여 데이터를 저장하는 비휘발성 메모리 소자이다. 상변화 메모리 소자의 상변화 물질(Ge-Sb-Te)은 온도 및 가열시간에 따라 상변화 물질을 결정화하거나 비결정화 시킴으로써 정보를 저장한다. 상변화 물질의 상변화를 위해서 일반적으로 900??이상의 고온이 필요하며 이는 상변화 메모리 소자에 흐르는 전류를 이용한 주울 열(Joule Heating)에 의하여 얻게 된다.
기입 동작을 설명한다. 상변화 물질에 전류를 흐르게 하여 상변화 물질을 용융점(Melting Temperature)이상으로 가열한 뒤 급속히 냉각시키면 상변화 물질이 비결정화(Amorphous) 형태로 정보 "1"를 저장한다. 이러한 상태를 리셋(Reset) 상태라고 한다. 상변화 물질을 결정화온도(Crystallization Temperature) 이상으로 가열하여 일정 시간동안 유지한 뒤 냉각을 시키면 상변화 물질이 결정화 형태로 정보 "0"을 저장한다. 이를 셋(Set) 상태라고 한다.
독출 동작은 비트라인과 워드라인을 선택하여 특정 상변화 저항 소자를 선택한 후, 외부에서 전류를 흘려 상변화 물질의 저항 상태에 따른 전압 변화의 차이로서 "1"과 "0"을 구분한다.
도 1은 본 발명에 따른 멀티-포트 상변화 메모리 셀의 개념도이다.
도 1을 참조하면, 본 발명에 따른 멀티-포트 상변화 메모리 셀(100)은 상변화 메모리 소자를 구비한다. 그에 따라, DRAM을 이용하여 구현되는 멀티-포트 메모리 셀에 비하여 메모리 셀의 크기를 줄일 수 있다. 또한, SRAM을 이용하여 구현되는 멀티-포트 메모리 셀에 비하여 동작 속도를 향상시킬 수 있다.
그리고, 본 발명에 따른 멀티-포트 상변화 메모리 셀(100)은 m 개의 데이터 기입 경로와 n 개의 데이터 독출 경로를 구비한다. 또한, 본 발명에 따른 멀티-포트 상변화 메모리 셀(100)은 m(m은 자연수) 개의 기입 워드라인들(WWL[m:1]), m 개의 기입 비트라인들(RBL[m:1]), n 개의 독출 워드라인들(RWL[n:1]), n 개의 독출 비트라인들(RBL[n:1])에 연결될 수 있다. 그에 따라, 기입 포트와 독출 포트를 별도로 구비함으로써, 독출 속도에 비하여 느린 기입 속도를 가지는 상변화 메모리 소자의 특성을 최대한 이용할 수 있다.
도 2는 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제1실시예를 나타내는 도면이다.
본 발명의 제1실시예에 따른 멀티-포트 상변화 메모리 셀(200)은 데이터 독출 경로와 데이터 기입 경로를 하나씩 가진다. 본 발명의 제1실시예에 따른 멀티-포트 상변화 메모리 셀(200)은 상변화 물질을 포함하는 상변화 메모리 소자(GST), 기입 제어수단(WTR) 및 독출 제어수단(RTR)을 구비한다. 기입 제어수단(WTR)은 기입 워드라인(WWL)의 활성화에 응답하여 동작하고, 기입 비트라인(WBL)을 통하여 공급되는 데이터를 상변화 메모리 소자(GST)로 기입한다. 독출 제어수단(RTR)은 독출 워드라인(RWL)의 활성화에 응답하여 동작하고, 상변화 메모리 소자(GST)의 데이터를 독출 비트라인(RBL)으로 출력한다.
기입 제어수단(WTR)은 상변화 메모리 소자(GST)로 데이터를 기입하는 기입 모드에서, 상변화 메모리 소자(GST)로 기입 전류를 공급한다. 독출 제어수단(RTR)은 상변화 메모리 소자(GST)로부터 데이터를 독출하는 독출 모드에서, 상변화 메모리 소자(GST)로 독출 전류를 공급한다. 기입 제어수단(WTR)은 기입 워드라인(WWL)에 게이트가 연결되고 기입 비트라인(WBL)에 제1단이 연결되고 상변화 메모리 소자(GST)에 제2단이 연결되는 기입 억세스 트랜지스터일 수 있다. 독출 제어수단(RTR)은 독출 워드라인(RWL)에 게이트가 연결되고 독출 비트라인(RBL)에 제1단이 연결되고 상변화 메모리 소자(GST)에 제2단이 연결되는 독출 억세스 트랜지스터일 수 있다.
기입 모드에서, 기입 워드라인(WWL)이 활성화되면 기입 억세스 트랜지스터(WTR)가 턴-온 된다. 그 다음, 기입 비트라인(WBL)을 통하여, 기입하고자 하는 데이터의 논리 레벨에 대응되는 기입 전류가 상변화 메모리 소자(GST)로 공급된다. 그에 따라, 상변화 메모리 소자(GST)로 데이터가 기입된다. 독출 모드에서, 독출 워드라인(RWL)이 활성화되면 독출 억세스 트랜지스터(RTR)가 턴-온 된다. 그 다음, 독출 비트라인(RBL)을 통하여, 상변화 메모리 소자(GST)로부터 데이터를 독출할 수 있는 독출 전류가 상변화 메모리 소자(GST)로 공급된다. 그에 따라, 상변화 메모리 소자(GST)에 저장된 데이터가 독출 비트라인(RBL)을 통하여 독출된다.
도 3은 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제2실시예를 나타내는 도면이다.
본 발명의 제2실시예에 따른 멀티-포트 상변화 메모리 셀(300)은 데이터 독출 경로와 데이터 기입 경로를 하나씩 가진다.
본 발명의 제2실시예에 따른 멀티-포트 상변화 메모리 셀(300)은, 디벨롭 수단(DEVTR)을 구비하는 점을 제외하면, 도 2에 도시된 본 발명의 제1실시예에 따른 멀티-포트 상변화 메모리 셀(200)에 구성 및 동작이 대응된다. 그러므로, 이하에서 디벨롭 수단(DEVTR)을 자세히 설명한다.
본 발명의 제2실시예에 따른 멀티-포트 상변화 메모리 셀(300)은 상변화 물질을 포함하는 상변화 메모리 소자(GST), 기입 제어수단(WTR), 독출 제어수단(RTR) 및 디벨롭 수단(DEVTR)을 구비한다. 디벨롭 수단(DEVTR)은 상변화 메모리 소자(GST)로부터 데이터를 독출시키기 위한 디벨롭 전류(IDEV)를 상변화 메모리 소자(GST)로 공급한다.
디벨롭 수단(DEVTR)은 독출 워드라인(RWL)의 활성화 여부에 따라, 상변화 메모리 소자(GST)에 디벨롭 전류(IDEV)를 인가하거나 인가하지 않는다. 디벨롭 수단(DEVTR)은 독출 워드라인(RWL)의 활성화 여부에 따라, 턴-온 또는 턴-오프되는 디벨롭 트랜지스터(DEVTR)일 수 있다. 디벨롭 트랜지스터(DEVTR)의 턴-온 저항은 상변화 메모리 소자(GST)의 최소 저항보다 크고 상변화 메모리 소자(GST)의 최대 저항보다 작을 수 있다. 디벨롭 전류(IDEV)는 상변화 메모리 소자(GST)로부터 데이터를 독출할 수 있는 최소 전류량보다 크고, 상변화 메모리 소자(GST)의 상태에 영향을 주는 전류량보다 작은 전류량을 가질 수 있다.
독출 모드에서, 독출 워드라인(RWL)이 활성화되면 제2독출 억세스 트랜지스터(RTR2)와 디벨롭 트랜지스터(DEVTR)가 턴-온 된다. 그에 따라, 상변화 메모리 소자(GST)로 디벨롭 전류(IDEV)가 공급되고, 상변화 메모리 소자(GST)에 저장된 데이터가 제1독출 억세스 트랜지스터(RTR1)와 독출 비트라인(RBL)을 통하여 독출된다.
본 발명의 제1실시예에 따른 멀티-포트 상변화 메모리 셀(200)은 독출 비트라인(RBL)을 통하여 독출 전류를 인가한다. 그런데, 일반적으로, 상변화 저항 소자(GST)로부터 데이터를 독출하기 위한 독출 전류는 작은 전류량을 가지므로, 독출 비트라인(RBL)을 통하여 독출 전류를 공급하는 것은 다소 어려울 수 있다. 반면에, 본 발명의 제2실시예에 따른 멀티-포트 상변화 메모리 셀(300)은 디벨롭 수단(DEVTR)을 이용하여 상변화 저항 소자(GST)로 독출 전류의 역할을 하는 디벨롭 전류(IDEV)를 공급한다. 그럼으로써, 작은 전류량을 가지는 독출 전류(디벨롭 전류)를 상변화 저항 소자(GST)로 쉽게 공급할 수 있다.
도 4는 복수개의 멀티-포트 상변화 메모리 셀들(400_1, 400_2)이 디벨롭 수단(DEVTR)을 공유하는 모습을 나타내는 도면이다.
도 4를 참조하면, 디벨롭 수단(DEVTR)은 멀티-포트 상변화 메모리 셀(400_1)이 포함되는 상변화 메모리 셀 어레이의 다른 멀티-포트 상변화 메모리 셀(400_2)에 의하여 공유될 수 있다. 디벨롭 수단(DEVTR)은 복수개의 멀티-포트 상변화 메모리 셀들(400_1, 400_2)로 디벨롭 전류(IDEV)를 공급한다. 이 경우, 일부 멀티-포트 상변화 메모리 셀(400_1)만이 디벨롭 수단(DEVTR)을 구비하면 되므로, 상변화 메모리 셀 어레이의 면적을 줄일 수 있다.
도 4에는 2개의 멀티-포트 상변화 메모리 셀들(400_1, 400_2)이 하나의 디벨롭 수단(DEVTR)을 공유하는 것으로 도시되어 있으나, 하나의 디벨롭 수단(DEVTR)을 공유하는 멀티-포트 상변화 메모리 셀들의 숫자는 2개에 한정되지 않는다.
도 5는 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제3실시예를 나타내는 도면이다.
도 5를 참조하면, 본 발명의 제3실시예에 따른 멀티-포트 상변화 메모리 셀(500)은 상변화 물질을 포함하는 상변화 메모리 소자(GST), 제1 및 제2기입 제어수단(WTR1, WTR2) 및 제1 및 제2독출 제어수단(RTR1, RTR2)을 구비한다.
본 발명의 제3실시예에 따른 멀티-포트 상변화 메모리 셀(500)은 데이터 독출 경로와 데이터 기입 경로를 2개씩 가지는 점을 제외하면, 도 2에 도시된 본 발명의 제1실시예에 따른 멀티-포트 상변화 메모리 셀(200)에 구성 및 동작이 서로 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명의 제3실시예에 따른 멀티-포트 상변화 메모리 셀(500)에 대해서 이해할 수 있을 것이므로, 그에 대한 자세한 설명은 생략된다.
도 6은 본 발명에 따른 멀티-포트 상변화 메모리 셀의 제4실시예를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제4실시예에 따른 멀티-포트 상변화 메모리 셀(600)은 상변화 물질을 포함하는 상변화 메모리 소자(GST), 제1 및 제2기입 제어수단(WTR1, WTR2), 제1 및 제2독출 제어수단(RTR1, RTR2) 및 제1 및 제2디벨롭 수단(DEVTR1, DEVTR2)을 구비한다.
도 7은 본 발명에 따른 멀티-포트 상변화 메모리 장치의 개념도이다.
도 7을 참조하면, 본 발명에 따른 멀티-포트 상변화 메모리 장치(700)가 k(k는 자연수)개의 상변화 메모리 셀들(710_1~710_k)을 구비한다. 또한, 각각의 상변화 메모리 셀(710_1~710_k)은 m(m은 자연수)개의 기입 어드레스들(WADDR), m개의 기입 데이터들(WDATA) 및 대응되는 기입 제어신호(WCTRL)를 각각 수신한다. 또한, 각각의 상변화 메모리 셀(710_1~710_k)은 n(n은 자연수)개의 독출 어드레스들(RADDR), m개의 독출 데이터들(RDATA) 및 그에 대응되는 독출 제어신호(RCTRL)를 각각 수신한다.
도 8은 본 발명에 따른 멀티-포트 상변화 메모리 장치의 예를 나타내는 블록도이다.
도 8을 참조하면, 본 발명에 따른 멀티-포트 상변화 메모리 장치(800)는, 멀티-포트 상변화 메모리 셀 어레이(810), 데이터 기입부(820, 840, 850, 860, 870) 및 데이터 독출부(825, 845, 855, 865, 867, 876)를 구비한다.
멀티-포트 상변화 메모리 셀 어레이(810)는, 본 발명의 제1 내지 제4 멀티-포트 상변화 메모리 셀들을 다수개 구비할 수 있다. 데이터 기입부(820, 840, 850, 860, 870)는 멀티-포트 상변화 메모리 셀 어레이(810)로 데이터를 기입한다. 데이터 독출부(825, 845, 855, 865, 867, 876)는 멀티-포트 상변화 메모리 셀 어레이(810)로부터 데이터를 독출한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해 져야 할 것이다.
상술한 바와 같이 본 발명에 따른 멀티-포트 상변화 메모리 셀 및 멀티-포트 상변화 메모리 장치는, 상변화 메모리 소자를 이용하여 구현됨으로써, DRAM을 이용하여 구현되는 멀티-포트 메모리 셀에 비하여 메모리 셀의 크기를 줄일 수 있는 장점이 있다. 또한, SRAM을 이용하여 구현되는 멀티-포트 메모리 셀에 비하여 동작 속도를 향상시킬 수 있는 장점이 있다.
또한, 본 발명에 따른 멀티-포트 상변화 메모리 셀 및 멀티-포트 상변화 메모리 장치는, 기입 포트와 독출 포트를 별도로 구비함으로써, 독출 속도에 비하여 느린 기입 속도를 가지는 상변화 메모리 소자의 특성을 최대한 이용할 수 있는 장점이 있다.

Claims (21)

  1. 상변화 메모리 셀 어레이에 포함되는 멀티-포트 상변화 메모리 셀에 있어서,
    상변화 물질을 포함하는 상변화 메모리 소자;
    기입 워드라인의 활성화에 응답하여 동작하고, 기입 비트라인을 통하여 공급되는 데이터를 상기 상변화 메모리 소자로 기입하는 기입 제어수단; 및
    독출 워드라인의 활성화에 응답하여 동작하고, 상기 상변화 메모리 소자의 데이터를 독출 비트라인으로 출력하는 독출 제어수단을 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  2. 제1항에 있어서,
    상기 기입 제어수단은, 상기 상변화 메모리 소자로 데이터를 기입하는 기입 모드에서, 상기 상변화 메모리 소자로 기입 전류를 공급하고,
    상기 독출 제어수단은, 상기 상변화 메모리 소자로부터 데이터를 독출하는 독출 모드에서, 상기 상변화 메모리 소자로 독출 전류를 공급하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  3. 제2항에 있어서,
    상기 기입 제어수단은, 상기 기입 워드라인에 게이트가 연결되고 상기 기입 비트라인에 제1단이 연결되고 상기 상변화 메모리 소자에 제2단이 연결되는 기입 억세스 트랜지스터를 구비하고,
    상기 독출 제어수단은, 상기 독출 워드라인에 게이트가 연결되고 상기 독출 비트라인에 제1단이 연결되고 상기 상변화 메모리 소자에 제2단이 연결되는 독출 억세스 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  4. 상변화 메모리 셀 어레이에 포함되는 멀티-포트 상변화 메모리 셀에 있어서,
    상변화 물질을 포함하는 상변화 메모리 소자;
    기입 워드라인의 활성화에 응답하여 동작하고, 기입 비트라인을 통하여 공급되는 데이터를 상기 상변화 메모리 소자로 기입하는 기입 제어수단;
    독출 워드라인의 활성화에 응답하여 동작하고, 상기 상변화 메모리 소자의 데이터를 독출 비트라인으로 출력하는 독출 제어수단; 및
    상기 상변화 메모리 소자로부터 데이터를 독출시키기 위한 디벨롭 전류를 상기 상변화 메모리 소자로 공급하는 디벨롭 수단을 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  5. 제4항에 있어서, 상기 디벨롭 수단은,
    상기 독출 워드라인의 활성화 여부에 따라, 상기 상변화 메모리 소자에 상기 디벨롭 전류를 인가하거나 인가하지 않는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  6. 제4항에 있어서, 상기 디벨롭 수단은,
    상기 독출 워드라인의 활성화 여부에 따라, 턴-온 또는 턴-오프되는 디벨롭 트랜지스터를 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  7. 제6항에 있어서, 상기 디벨롭 트랜지스터의 턴-온 저항은,
    상기 상변화 메모리 소자의 최소 저항보다 크고 상기 상변화 메모리 소자의 최대 저항보다 작은 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  8. 제4항에 있어서, 상기 디벨롭 전류는,
    상기 상변화 메모리 소자로부터 데이터를 독출할 수 있는 최소 전류량보다 크고, 상기 상변화 메모리 소자의 상태에 영향을 주는 전류량보다 작은 전류량을 가지는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  9. 제4항에 있어서, 상기 디벨롭 수단은,
    상기 상변화 메모리 셀 어레이에 포함되는 복수개의 멀티-포트 상변화 메모리 셀들에 의하여 공유되고, 상기 복수개의 멀티-포트 상변화 메모리 셀들로 상기 디벨롭 전류를 공급하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  10. 상변화 메모리 셀 어레이에 포함되는 멀티-포트 상변화 메모리 셀에 있어서,
    상변화 물질을 포함하는 상변화 메모리 소자;
    복수개의 기입 워드라인들에 의하여 각각 동작하고, 기입 비트라인들을 통하여 공급되는 데이터를 상기 상변화 메모리 소자로 각각 기입하는 기입 제어수단들; 및
    복수개의 독출 워드라인들에 의하여 각각 동작하고, 상기 상변화 메모리 소자의 데이터를 독출 비트라인들로 각각 출력하는 독출 제어수단을 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  11. 제10항에 있어서,
    상기 상변화 메모리 소자로부터 데이터를 독출시키기 위한 디벨롭 전류를 상기 상변화 메모리 소자로 각각 공급하는 디벨롭 수단들을 더 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  12. 제11항에 있어서, 상기 각각의 디벨롭 수단은,
    상기 각각의 독출 워드라인의 활성화 여부에 따라, 상기 상변화 메모리 소자에 상기 디벨롭 전류를 인가하거나 인가하지 않는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  13. 제11항에 있어서, 상기 각각의 디벨롭 수단은,
    상기 각각의 독출 워드라인의 활성화 여부에 따라, 턴-온 또는 턴-오프되는 디벨롭 트랜지스터를 각각 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  14. 제13항에 있어서, 상기 디벨롭 트랜지스터의 턴-온 저항은,
    상기 상변화 메모리 소자의 최소 저항보다 크고 상기 상변화 메모리 소자의 최대 저항보다 작은 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  15. 제11항에 있어서, 상기 디벨롭 전류는,
    상기 상변화 메모리 소자로부터 데이터를 독출할 수 있는 최소 전류량보다 크고, 상기 상변화 메모리 소자의 상태에 영향을 주는 전류량보다 작은 전류량을 가지는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  16. 제11항에 있어서, 상기 디벨롭 수단은,
    상기 상변화 메모리 셀 어레이에 포함되는 복수개의 멀티-포트 상변화 메모리 셀들에 의하여 공유되고, 상기 복수개의 멀티-포트 상변화 메모리 셀들로 상기 디벨롭 전류를 공급하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  17. 제10항에 있어서,
    상기 기입 제어수단들은, 상기 상변화 메모리 소자로 데이터를 기입하는 기입 모드에서, 상기 상변화 메모리 소자로 기입 전류를 각각 공급하고,
    상기 독출 제어수단들은, 상기 상변화 메모리 소자로부터 데이터를 독출하는 독출 모드에서, 상기 상변화 메모리 소자로 독출 전류를 각각 공급하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  18. 제17항에 있어서,
    상기 기입 제어수단들은, 상기 기입 워드라인들에 게이트가 연결되고 상기 기입 비트라인들에 제1단이 연결되고 상기 상변화 메모리 소자에 제2단이 연결되는 기입 억세스 트랜지스터들을 각각 구비하고,
    상기 독출 제어수단들은, 상기 독출 워드라인들에 게이트가 연결되고 상기 독출 비트라인들에 제1단이 연결되고 상기 상변화 메모리 소자에 제2단이 연결되는 독출 억세스 트랜지스터들을 각각 구비하는 것을 특징으로 하는 멀티-포트 상변화 메모리 셀.
  19. 복수개의 제1항의 멀티-포트 상변화 메모리 셀들;
    상기 멀티-포트 상변화 메모리 셀들로 데이터를 기입하는 데이터 기입부; 및
    상기 멀티-포트 상변화 메모리 셀로부터 데이터를 독출하는 데이터 독출부를 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  20. 복수개의 제4항의 멀티-포트 상변화 메모리 셀들;
    상기 멀티-포트 상변화 메모리 셀들로 데이터를 기입하는 데이터 기입부; 및
    상기 멀티-포트 상변화 메모리 셀로부터 데이터를 독출하는 데이터 독출부를 구비하는 것을 특징으로 하는 상변화 메모리 장치.
  21. 복수개의 제10항의 멀티-포트 상변화 메모리 셀들;
    상기 멀티-포트 상변화 메모리 셀들로 데이터를 기입하는 데이터 기입부; 및
    상기 멀티-포트 상변화 메모리 셀로부터 데이터를 독출하는 데이터 독출부를 구비하는 것을 특징으로 하는 상변화 메모리 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8400822B2 (en) 2010-03-22 2013-03-19 Qualcomm Incorporated Multi-port non-volatile memory that includes a resistive memory element
US8315081B2 (en) * 2010-03-22 2012-11-20 Qualcomm Incorporated Memory cell that includes multiple non-volatile memories
US9208870B2 (en) * 2012-09-13 2015-12-08 Adesto Technologies Corporation Multi-port memory devices and methods having programmable impedance elements
US9779807B2 (en) * 2014-07-31 2017-10-03 Nxp Usa, Inc. Non-volatile memory using bi-directional resistive elements
KR102684076B1 (ko) 2019-07-29 2024-07-10 삼성전자주식회사 저항성 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040036556A (ko) * 2002-10-23 2004-04-30 엔이씨 일렉트로닉스 코포레이션 반도체 기억 장치 및 그 제어 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5204841A (en) 1990-07-27 1993-04-20 International Business Machines Corporation Virtual multi-port RAM
JPH0752586A (ja) 1993-08-20 1995-02-28 Osaka Sealing Insatsu Kk 折り畳み物の製造方法
US5742557A (en) * 1996-06-20 1998-04-21 Northern Telecom Limited Multi-port random access memory
US6834024B2 (en) * 2001-10-23 2004-12-21 Ip-First, Llc Reduced size multi-port register cell
KR20050118332A (ko) 2004-06-14 2005-12-19 삼성전자주식회사 반도체 메모리 장치
JP4528044B2 (ja) * 2004-07-13 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP2006031795A (ja) 2004-07-14 2006-02-02 Renesas Technology Corp 不揮発性半導体記憶装置
JP2006190402A (ja) * 2005-01-07 2006-07-20 Renesas Technology Corp 半導体装置
US7474555B2 (en) * 2006-03-17 2009-01-06 Thomas Nirschl Integrated circuit including resistivity changing material element

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040036556A (ko) * 2002-10-23 2004-04-30 엔이씨 일렉트로닉스 코포레이션 반도체 기억 장치 및 그 제어 방법

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