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KR100825769B1 - 온-칩 기준전류 발생회로 및 기준전압 발생회로 - Google Patents

온-칩 기준전류 발생회로 및 기준전압 발생회로 Download PDF

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KR100825769B1
KR100825769B1 KR1020020009324A KR20020009324A KR100825769B1 KR 100825769 B1 KR100825769 B1 KR 100825769B1 KR 1020020009324 A KR1020020009324 A KR 1020020009324A KR 20020009324 A KR20020009324 A KR 20020009324A KR 100825769 B1 KR100825769 B1 KR 100825769B1
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이승훈
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Abstract

디지털적으로 교정할 수 있으며 온도 및/또는 공급전압의 변화에 독립적인 기준전류를 발생하는 온-칩 기준전류 발생회로가 개시된다. 상기 온-칩 기준전류 발생회로는 음의 온도계수를 갖는 제1전류와 양의 온도계수를 갖는 제2전류를 수신하고 상기 제1전류와 상기 제2전류의 합인 제3전류를 출력하는 가산회로; 및 디지털 제어신호에 응답하여 소정의 기준전류를 기준으로 수신된 상기 제3전류를 상기 기준전류로 교정하는 디지털 교정회로를 구비하다. 상기 온-칩 기준전류 발생회로는 온도 및/또는 공급전압의 변화에 따른 전류 오프셋을 디지털적으로 정밀하게 교정하는 효과가 있다.
기준전압

Description

온-칩 기준전류 발생회로 및 기준전압 발생회로{On-chip reference current and voltage generating circuits}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 기준전류 발생회로 및 기준전압 발생회로를 구비하는 집적회로의 블락도를 나타낸다.
도 2는 본 발명의 실시예에 따른 기준전류 발생회로를 나타낸다.
도 3은 본 발명의 실시예에 따른 기준전압 발생회로를 나타낸다.
도 4는 본 발명의 실시예에 따른 전압 구동회로를 개략적으로 나타낸다.
도 5a는 온도의 변화에 따른 기준전류의 변화를 나타낸다.
도 5b는 공급전압의 변화에 따른 기준전류의 변화를 나타낸다.
도 6a는 온도의 변화에 따른 기준전압의 변화를 나타낸다.
도 6b는 공급전압의 변화에 따른 기준전압의 변화를 나타낸다.
도 7은 교정전후의 공급전압의 변화에 따른 기준전류의 변화를 나타낸다.
도 8은 전압구동회로의 출력파형을 나타낸다.
도 9는 기준전류 발생회로 및 기준전압 발생회로를 온-칩으로 구현하는 경우와 오프-칩으로 구현하는 경우의 각 기준전압의 출력파형을 나타낸다.
도 10은 본 발명의 실시예에 따른 온-칩 기준전류 발생회로 및 기준전압 발생회로의 특성을 나타낸다.
본 발명은 집적회로에 관한 것으로, 보다 상세하게는 디지털적으로 교정된 기준전류를 발생하는 기준전류 발생회로와 전력소모와 칩 면적을 최소화시키기 위한 온-칩 기준전압 구동회로를 구비하는 기준전압 발생회로를 구비하는 집적회로에 관한 것이다.
일반적으로 기준전류 발생회로와 기준전압 발생회로는 온도 및/또는 공급전압 등의 변화에 무관하게 또는 독립적으로 원하는 정확한 기준전류와 기준전압을 발생하는 회로이다.
상기 기준전류 발생회로와 기준전압 발생회로는 아날로그 신호를 처리하는 데이터 변환기, 메모리, 고감도 센서 등을 구비하는 장치 또는 시스템에서 필수적으로 사용된다. 그리고 상기 전압발생회로는 상기 기준전압을 상기 전압발생회로의 출력단에 접속되는 데이터 변환기로 구동하기(driving)위한 전압 구동회로를 구비한다.
또한, 외부에서 공급되는 공급전압 및/또는 주위온도의 변화에 무관하게 소정의 전류 및/또는 전압을 오랜 시간 동안 발생하고 전력을 적게 소모하는 기준전류 발생회로와 기준전압 발생회로는 시스템 설계에 있어서 중요한 요소들 중의 하 나이다.
또한, 고속 고해상도(high speed and high resolution)의 A/D변환기 및 D/A변환기는 해상도의 증가에 따라 외부전원 및/또는 온도 등의 변화에 무관하게 또는 독립적으로 정확한 기준전류와 기준전압을 요구한다.
CMOS 공정을 사용하는 제조된 기준전류 발생회로와 기준전압 발생회로를 구비하는 집적회로는 제조공정에서 발생할 수 있는 제조공정변수의 변화 때문에 설계된 기준전류와 서로 다른 기준전류를 발생한다. 즉, 상기 기준전류 발생회로에 의하여 발생된 기준전류와 설계된 기준전류사이에 오프셋이 발생한다.
따라서 종래에는 상기 오프셋을 제거하기 위하여 집적회로의 외부에 저항을 접속시켜 아날로그적으로 상기 오프셋을 제거한다. 그러나 이러한 방법은 상기 오프셋을 정확하게 제거하지 못하는 문제점이 있다. 또한 상기 저항이 접속되는 집적회로의 핀을 통하여 외부의 잡음이 상기 집적회로로 유입되어 집적회로가 오작동을 일으킬 수 있는 문제점이 있다.
또한, 상기 전압 구동회로의 출력단(기준전압 발생회로의 출력단)에 CMOS 스위치드 커패시터(switched capacitor)가 접속되는 경우, 전압구동회로의 출력노드에 상기 CMOS 스위치드 커패시터의 턴-온(turn-on), 턴-오프 (turn-off)시에 발생하는 글리치 에너지 (glitch energy)에 의하여 고주파수의 잡음성분이 발생하는 문제점이 있다.
따라서 상기 고주파수 잡음을 제거하기 위하여 집적회로의 외부에 큰 용량의 커패시터를 연결하는 동시에 집적회로 내부에 큰 용량의 커패시터(예컨대 0.5 nF 이상의 커패시터)를 사용하거나 또는 전체 시스템과 유사한 빠른 동작속도를 가지는 전압 구동회로를 사용한다. 그러나, 집적회로 내부에 큰 용량의 커패시터를 집적하는 경우 집적회로의 면적이 상당히 증가되는 문제점이 있다. 또한, 전체 시스템과 유사한 동작 속도를 가지는 전압 구동회로를 사용하는 경우 전압구동회로의 전력소모 및 집적회로의 전력소모가 증가되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 디지털적으로 교정할 수 있으며 온도 및/또는 공급전압의 변화에 독립적인 기준전류를 발생하는 온-칩 기준전류 발생회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적인 과제는 면적과 전력 소비를 감소시키면서 온도 및/또는 공급전압의 변화에 독립적인 기준전류를 발생하는 온-칩 기준전류 발생회로를 제공하는 것이다.
그리고 본 발명이 이루고자 하는 또 다른 기술적인 과제는 상기 기준전류 발생회로 및 상기 기준전압 발생회로를 구비하는 집적회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 온도 및/또는 공급전압의 변화에 독립적인 기준전류를 출력하는 온-칩 기준전류 발생회로는 음의 온도계수를 갖는 제1전류와 양의 온도계수를 갖는 제2전류를 수신하고 상기 제1전류와 상기 제2전류의 합인 제3전류를 출력하는 가산회로; 및 디지털 제어신호에 응답하여 소정의 기준전류를 기준으로 수신된 상기 제3전류를 상기 기준전류로 교정하는 디지털 교정회로를 구 비하다.
상기 제1전류 및/또는 상기 제2전류는 온도 및/또는 공급전압의 변화에 의하여 변동되며, 상기 디지털 제어신호는 상기 온-칩 기준전류 발생회로의 외부로부터 입력되는 N(N은 자연수)비트를 구비한다.
상기 온-칩 기준전류 발생회로는 상기 기준전류를 수신하고 상기 기준전류에 상응하는 내부 기준전압을 발생하는 내부 기준전압 발생회로를 더 구비하고 상기 온-칩 기준전류 발생회로는 상기 내부 기준전압에 응답하여 상기 내부 기준전압의 레벨을 쉬프트한 소정의 전압을 발생하는 레벨 쉬프터; 및 인에이블 신호에 응답하여 수신된 상기 레벨 쉬프터의 출력전압을 소정의 기준전압으로 변환하고 상기 기준전압을 출력하는 전압 구동회로를 더 구비한다.
상기 다른 기술적 과제를 달성하기 위한 기준전압을 출력하는 출력단을 구비하는 온-칩 기준전압 구동회로는 제1입력단으로 입력되는 상기 기준전압과 제2입력단으로 입력되는 입력전압을 비교하고 그 비교결과를 출력단으로 출력하는 증폭기; 상기 증폭기의 출력단과 상기 온-칩 기준전압 구동회로의 출력단사이에 접속되는 온-칩 커패시터; 및 상기 증폭기의 출력신호에 응답하여 상기 온-칩 기준전압 구동회로의 출력단으로 상기 기준전압을 출력하는 공동 소스 증폭기를 구비한다.
또한, 상기 기술적 과제를 달성하기 위한 기준전압을 출력하는 출력단을 구비하는 온-칩 기준전압 발생회로는 제1전압에 응답하여 상기 제1전압의 레벨을 쉬프트시킨 제2전압을 발생하는 레벨 쉬프터; 및 인에이블 신호에 응답하여 상기 제2전압을 상기 기준전압으로 구동하는 전압 구동회로를 구비하며, 상기 전압 구동회 로는 제1입력단으로 입력되는 상기 기준전압과 제2입력단으로 입력되는 상기 제2전압을 비교하고 그 비교결과를 출력단으로 출력하는 증폭기; 상기 증폭기의 출력단과 상기 온-칩 기준전압 발생회로의 출력단사이에 접속되는 온-칩 커패시터; 및 상기 증폭기의 출력신호에 응답하여 상기 온-칩 기준전압 발생회로의 출력단으로 상기 기준전압을 구동하는 공통 소스 증폭기를 구비한다.
상기 기술적 과제를 달성하기 위한 집적회로는 온도의 증가에 따라 증가하는 제1전류와 상기 온도의 증가에 따라 감소하는 제2전류를 수신하고 상기 제1전류와 상기 제2전류의 합인 제3전류를 출력하는 가산회로; 수신되는 상기 제3전류를 디지털 제어신호에 응답하여 소정의 기준전류를 기준으로 교정하고 교정된 기준전류를 출력하는 디지털 교정회로; 및 상기 기준전류를 수신하고 상기 기준전류에 상응하는 내부 기준전압을 발생하는 내부 기준전압 발생회로를 구비한다.
상기 집적회로는 상기 내부 기준전압에 응답하여 상기 내부 기준전압의 레벨을 쉬프트시킨 소정의 전압을 발생하는 레벨 쉬프터; 및 인에이블 신호에 응답하여 수신된 상기 레벨 쉬프터의 출력전압을 소정의 기준전압으로 변환하고 상기 기준전압을 출력하는 전압 구동회로를 더 구비한다.
또한 집적회로는 온도증가에 따라 감소하는 제1전류를 발생하는 제1전류 발생회로; 상기 온도증가에 따라 증가하는 제2전류를 발생하는 제2전류 발생회로; 상기 제1전류와 상기 제2전류의 합인 제3전류를 발생하는 가산회로; 및 외부로부터 입력되는 디지털 제어신호들에 응답하여 소정의 기준전류를 기준으로 상기 제3전류와 상기 기준전류사이의 오프셋을 교정하고 교정된 기준전류를 출력하는 디지털 교 정회로를 구비한다.
상기 집적회로는 상기 디지털 교정회로의 출력신호에 상응하는 제1전압에 응답하여 상기 제1전압의 레벨을 쉬프트한 제2전압을 발생하는 레벨 쉬프터; 및 인에이블 신호에 응답하여 상기 제2전압을 소정의 기준전압으로 변환하고 상기 기준전압을 출력하는 전압 구동회로를 더 구비한다.
상기 상기 전압 구동회로는 제1입력단으로 입력되는 상기 기준전압과 제2입력단으로 입력되는 상기 제2전압을 비교하고 그 비교결과를 출력단으로 출력하는 증폭기; 상기 증폭기의 출력단과 상기 온-칩 기준전압 발생회로의 출력단사이에 접속되는 온-칩 커패시터; 및 상기 증폭기의 출력신호에 응답하여 상기 전압 구동회로의 출력단으로 상기 기준전압을 출력하는 공통 소스 증폭기를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 기준전류 발생회로 및 기준전압 발생회로를 구비하는 집적회로의 블락도를 나타낸다. 도 1을 참조하면, 집적회로(또는 반도체 칩; 100)는 기준전류 발생회로(200) 및 기준전압 발생회로(300)를 구비한다.
본 발명에 따른 기준전류 발생회로(200)와 기준전압 발생회로(300)는 공급전 압 및/또는 온도의 변화에 무관하게 기준전류(IREF)와 기준전압(VREF)을 각각 발생하고 상기 기준전류(IREF) 및/또는 기준전압(VREF)을 필요로 하는 소정의 회로들로 공급한다.
기준전류 발생회로(200)는 제1전류 발생회로(210), 제2전류 발생회로(230), 가산회로(250), 디지털 교정회로(270) 및 내부 기준전압 발생회로(290)를 구비한다. 제1전류 발생회로(210)는 온도의 증가에 따라 감소하는 제1전류(INEG)를 발생하여 가산회로(250)로 출력하고, 제2전류 발생회로(230)는 온도의 증가에 따라 증가하는 제2전류(IPOS)를 발생하여 가산회로(250)로 출력한다. 가산회로(250)는 제1전류(INEG) 및 제2전류(IPOS)를 수신하고 제1전류(INEG) 및 제2전류(IPOS)의 합인 제3전류(ISUM)를 디지털 교정회로(270)로 출력한다.
디지털 교정회로(270)는 집적회로(100)의 핀(10)을 통하여 입력되는 디지털 제어신호(IVCON)에 응답하여 온도 및/또는 공급전압의 변화에 독립적인 기준전류 (IREF)를 출력한다. 즉, 디지털 교정회로(270)는 기준전류(IREF)와 온도 및/또는 공급전압의 변화에 따라 발생되는 제3전류(ISUM)사이의 오프셋(offset)을 디지털적으로 제어하고 온도 및/또는 공급전압의 변화에 독립적인 정확한 기준전류(IREF)를 발생한다. 따라서 디지털 교정회로(270)는 디지털 제어신호(IVCON)에 응답하여 기준전류(IREF)와 제3전류(ISUM)사이의 오프셋을 정밀하게 제거할 수 있다.
내부 기준전압 발생회로(290)는 기준전류(IREF)를 수신하고 기준전류(IREF)에 상응하는 내부 기준전압(IVREF)을 발생한다. 기준전류 발생회로(200)의 상세한 구조 및 동작은 도 2를 참조하여 상세히 설명된다.
기준전압 발생회로(300)는 레벨 쉬프터(310) 및 전압 구동회로(330)를 구비하며, 레벨 쉬프터(310)는 내부 기준전압(IVREF)에 응답하여 내부 기준전압(IVREF)의 레벨을 쉬프트시킨 전압들(REFT 및 REFC)을 발생하여 전압 구동회로(330)로 출력한다.
전압 구동회로(330)는 집적회로(100)의 핀(30)을 통하여 입력되는 인에이블 신호(INCONZR)에 응답하여 레벨 쉬프터(310)의 출력전압들(REFT 및 REFC)을 차동 기준전압들(VREF 및 VREFB)로 변환하고 차동 기준전압들(VREF 및 VREFB)을 출력한다.
전압 구동회로(330)의 출력단들에는 소정의 커패시터들가 접속될 수 있으며, 상기 커패시터들은 전압 구동회로(330)의 출력단들에서 발생하는 고주파 성분의 잡을 제거하기 위한 것이다. 기준전압 발생회로(300)의 구조 및 동작은 도 3을 참조하여 상세히 설명된다.
즉, 집적회로(100)는 핀들(10과 30)을 통하여 입력되는 제어신호들(IVCON, IVCONZR)에 응답하여 온도 및/또는 공급전압의 변화에 독립적인 기준전류(IREF)와 기준전압(VREF)을 발생하고 데이터 변환기, 메모리, 고감도 센서 등으로 기준전류 (IREF) 및/또는 기준전압(VREF)을 출력한다.
도 2는 본 발명의 실시예에 따른 기준전류 발생회로를 나타낸다. 도 2를 참조하여 기준전류 발생회로(200)의 구조와 동작이 상세히 설명된다.
제1전류 발생회로(210)는 PMOS들(MP1 내지 MP5), NMOS들(MN1 내지 MN6) 및 저항들(Rd1, Rd2)을 구비한다. 공급전압(VDD)은 트랜지스터들(MN1, MN2)의 게이트 로 입력되고, 트랜지스터(MN1)는 노드(T2)와 접지전압(VSS)사이에 접속되고 트랜지스터(MN2)는 노드(T4)와 접지전원(VSS)사이에 접속된다.
트랜지스터(MP1)는 공급전압(VDD)과 노드(T1)사이에 접속되고, 트랜지스터 (MP1)의 게이트는 노드(T1)에 접속되며, 트랜지스터(MP2)는 노드(T1)와 노드(T2)사이에 접속되고 트랜지스터(MP2)의 게이트는 노드(T2)에 접속되고, 트랜지스터(MP2)의 기판(또는 벌크)은 노드(T1)에 접속된다.
트랜지스터(MP3)는 공급전압(VDD)과 노드(T4)에 접속되고, 트랜지스터(MP3)의 게이트는 노드(T3)에 접속되며, 저항(Rd1)은 VDD와 T3사이에 접속되며, 저항(Rd2)은 T3과 노드(T4)사이에 접속된다. 트랜지스터(MP4)는 VDD와 노드(T5)사이에 접속되며, MP4의 게이트는 T4에 접속된다.
트랜지스터(MP5)는 VDD와 노드(T6)사이에 접속되며 MP5의 게이트는 T2에 접속된다. MN3은 T5와 VSS사이에 접속되고 MN3의 게이트는 T5에 접속된다. MN4는 T6과 VSS사이에 접속되며 MN4의 게이트는 T5에 접속된다. MN3과 MN4는 전류 반복기(current mirror)를 구성한다.
MN5는 T6과 VSS사이에 접속되며 MN5의 게이트는 T6에 접속된다. MN6은 T7과 VSS사이에 접속되며 MN6의 게이트는 T6에 접속된다. 제1전류(INEG)는 MN6의 드레인을 통하여 VSS로 흐른다. MN5와 MN6은 전류 반복기(current mirror)를 구성한다.
제1전류 발생회로(210)는 온도의 증가에 따라 감소하는 제1전류(INEG)를 발생한다. 즉, 제1전류(INEG)는 온도의 증가에 따라 반비례하는 PMOS들(MP1 내지 MP5)의 문턱전압과 전자이동도의 함수로 구성된다.
따라서 제1전류(INEG)는 공급전압(VDD)의 변화에 대해서는 무관하고 온도변화에 대해서는 수 (-)mV/℃의 음(-)의 온도계수를 갖는다. 따라서 제1전류(INEG)는 온도의 증가에 따라 감소한다.
제2전류 발생회로(230)는 PMOS들(MP8 및 MP9), NMOS들(MN8 및 MN9) 및 저항들(Ra)을 구비한다. 제2전류 발생회로(210)는 온도의 증가에 따라 증가하는 제2전류(IPOS)를 발생한다.
저항(Ra)은 VDD와 노드(T8)사이에 접속되며 MP7은 T8과 T9사이에 접속되며 MP7의 기판은 T8에 접속되고 MP7의 게이트는 T10에 접속된다. MP8은 VDD와 T10사이에 접속되며 MP8의 게이트는 T10에 접속된다. MN7은 T7과 VSS사이에 접속되며 MN7, MN8 및 MN9의 게이트는 T9에 접속되고 MN8은 T9와 VSS사이에 접속되며 MN9는 T10과 VSS사이에 접속된다.
제2전류(IPOS)는 온도의 증가에 따라 반비례하는 전자 이동도와 비례하는 저항(Ra)의 함수로 구성되며 제2전류(IPOS)는 전자 이동도에 지배적인 영향을 받는다.
따라서 제2전류(IPOS)는 공급전압(VDD)의 변화에 대해서는 무관하고 온도변화에 대해서는 수 (+)mV/℃의 양(+)의 온도계수를 갖는다. 따라서 제2전류(IPOS)는 온도의 증가에 따라 증가한다.
가산회로(250)는 제1전류(INEG)와 제2전류(IPOS)의 합인 제3전류(ISUM)를 디지털 교정회로(270)로 출력한다. 가산회로(250)는 PMOS(MP6)로 구성되며 MP6은 VDD와 T7사이에 접속되며 MP6의 게이트는 T7에 접속된다.
디지털 교정회로(270)는 PMOS트랜지스터들(MP9 내지 MP17) 및 NMOS 트랜지스터들(MN10 내지 MN19)을 구비하며, PMOS트랜지스터들(MP9 내지 MP16)각각의 게이트는 노드(T7)에 접속된다.
집적회로의 외부로부터 입력되는 N비트 디지털 제어신호(IVCON)는 NMOS 트랜지스터들(MN11 내지 MN17)각각의 게이트로 입력된다. 즉 NMOS 트랜지스터들(MN11 내지 MN17)각각은 상응하는 N비트 디지털 제어신호(IVCON)에 응답하여 턴-온된다.
MP9는 VDD와 T11사이에 접속되며 PMOS트랜지스터들(MP9 내지 MP16) 각각은 대응되는 NMOS 트랜지스터들(MN11 내지 MN17)각각과 직렬로 접속된다. 즉, 전원전압(VDD)은 PMOS트랜지스터들(MP9 내지 MP16)각각과 대응되는 NMOS 트랜지스터들(MN11 내지 MN17)을 통하여 노드(T11)에 전기적으로 접속된다. NMOS트랜지스터들(MN11 내지 MN17)각각의 전류구동능력은 동일하게 또는 스케일되게 제조할 수 있다.
MN10, MN18 및 MN19의 게이트는 노드(T11)에 접속되고 MN10은 T11과 VSS사이에 접속되며, MN18은 디지털 교정회로(270)의 출력단과 VSS사이에 접속되며 MN19는 T12와 VSS사이에 접속된다. 기준전류(IREF)는 MN18의 드레인을 통하여 VSS로 흐른다. 또한 MP17은 VDD와 T12사이에 접속되며 MP17의 게이트는 T12에 접속된다.
여기서 MP6과 MP9는 전류 반복기를 형성하며, MN10과 MN18은 전류 반복기를 형성한다. 따라서 이상적인 경우 MP9의 드레인에 흐르는 전류는 제3전류(ISUM)와 동일하므로, 기준전류(IREF)는 제3전류(ISUM)와 같다.
그러나 온도 및/또는 공급전압의 변동에 의하여 기준전류(IREF)와 제3전류 (ISUM)사이에 오프 셋이 발생한다. 따라서 NMOS 트랜지스터들(MN11 내지 MN17)각각은 N(N은 자연수)비트 디지털 제어신호(IVCON)에 응답하여 턴-온/턴-오프되어 기준전류(IREF)와 제3전류(ISUM)사이에 발생한 오프 셋을 제거한다.
예컨대 도 2의 실시예에서 디지털 제어신호(IVCON)는 000에서 111까지 가변될 수 있으며, 디지털 제어신호(IVCON)가 000인 경우 모든 NMOS 트랜지스터들(MN11 내지 MN17)은 턴-온프된다. 이 경우 기준전류(IREF)는 제3전류(ISUM)와 동일하다.
그러나 디지털 제어신호(IVCON)가 111인 경우 모든 NMOS 트랜지스터들(MN11 내지 MN17)은 턴-온되어 모든 NMOS 트랜지스터들(MN11 내지 MN17)은 노드(T11)로 전류를 흘린다. 따라서 기준전류(IREF)와 제3전류(ISUM)사이에 발생한 오프 셋은 제거될 수 있다. 즉 기준전류(IREF)와 제3전류(ISUM)사이에 발생한 오프셋이 클수록 턴-온되는 NMOS 트랜지스터들(MN11 내지 MN17)의 개수는 증가한다.
디지털 교정회로(270)는 집적회로 외부로부터 입력되는 디지털 제어신호(IVCON)에 응답하여 기준전류(IREF)를 기준으로 제3전류(ISUM)와 기준전류 (IREF)사이에 발생한 오프셋(offset)을 교정(calibrate)한다. 따라서 디지털 교정회로(270)는 정밀하게 오프셋을 제거하고 온도 및/또는 공급전압의 변화에 무관하게 원하는 기준전류(IREF)를 출력할 수 있는 효과가 있다.
내부 기준전압 발생회로(290)는 PMOS트랜지스터(MP18) 및 NMOS 트랜지스터 (MN20)를 구비한다. MP18은 VDD와 T13사이에 접속되며 MP18의 게이트는 T12에 접속된다. MN20은 T13과 VSS사이에 접속되며 MN20의 게이트는 T13에 접속된다. T13으로 내부 기준전압(IVREF)이 출력된다.
내부 기준전압 발생회로(290)는 기준전류(IREF) 또는 MP17의 드레인에 흐르는 전류를 수신하여 수신된 전류에 상응하는 내부 기준전압(IVREF)을 발생한다. 내부 기준전압 발생회로(290)는 기준전류(IREF)와 NMOS 다이오드(MN20)의 내부저항을 사용하여 온도 및/또는 공급전압의 변화에 독립적인 전압을 생성한다.
따라서 내부 기준전압(IVREF)은 온도의 증가에 따라 반비례하는 NMOS 트랜지스터(MN20)의 문턱전압과 전자 이동도의 함수로 구성되며, 상기 두 개의 함수는 수 mV/℃정도의 절대값을 가지고 반대부호를 갖는다. 따라서 NMOS 다이오드(MN20)의 폭/길이 (W(width)/L(length))크기를 조절하면 온도 및/또는 공급전압의 변화에 독립적인 내부 기준전압(IVREF)이 생성된다.
도 3은 본 발명의 실시예에 따른 기준전압 발생회로를 나타낸다. 도 3을 참조하면, 기준전압 발생회로(300)는 레벨 쉬프터(310) 및 전압 구동회로(330)를 구비한다.
레벨 쉬프터(310)는 증폭기(AMPR), PMOS 트랜지스터(MR1), 커패시터(C1) 및 저항들(R1, R2 및 R3)을 구비하며, 증폭기(AMPR)는 내부 기준전압(IVREF)과 노드(TR4)의 전압을 비교하고 그 비교결과를 출력단(TR1)으로 출력한다.
노드(TR4)의 출력신호는 증폭기(AMPR)의 제1입력단으로 입력되고 내부 기준전압(IVREF)은 제2입력단으로 입력된다. PMOS 트랜지스터(MR1)의 게이트는 노드(TR1)에 접속되고 PMOS 트랜지스터(MR1)는 VDD와 TR2사이에 접속된다. PMOS 트랜지스터(MR1)는 증폭기(AMPR)의 출력신호에 응답하여 노드(TR2)를 공급전압(VDD)레벨로 풀-업 또는 드라이빙한다.
커패시터(C1)는 노드(TR1)와 노드(TR2)사이에 접속되어 고주파 잡음을 패스시키며, 저항(R1)은 TR2와 TR3사이에 접속되고, 저항(R2)은 TR3과 TR4사이에 접속되며 저항(R3)은 TR4와 VSS사이에 접속된다. 노드(TR4)의 전압은 내부 기준전압(IVREF)과 같은 전압을 가지므로, 전류(IR3)는 노드(TR4)의 전압과 저항(R3)에 의하여 계산할 수 있다. 또한 노드(TR2)의 전압(REFT)과 노드(TR3)의 전압(REFC)은 전압 분배법칙에 의하여 전류(IR3)와 저항들(R1, R2)에 의하여 계산된다.
레벨 쉬프터(310)는 저항값들(R1, R2, R3)의 비율로 전압들(REFT, REFC)을 발생시키므로 제조공정에서 발생할 수 있는 저항성분의 절대값 변화에 의한 영향을 받지 않는 장점이 있다. 즉, 레벨 쉬프터(310)는 내부 기준전압(IVREF)에 응답하여 내부 기준전압(IVREF)의 레벨을 쉬프트한 전압들(REFT, TEFC)을 발생하여 전압 구동회로(330)로 출력한다.
전압 구동회로(330)는 증폭기들(AMPT, AMPC), PMOS 트랜지스터들(MPS, MPB), NMOS 트랜지스터들(MNS, MNB), 커패시터들(Cc1, CC2) 및 저항들(Rc1, Rc2)을 구비한다. 전압 구동회로(330)는 기준전압 구동회로(331)를 포함한다.
증폭기(AMPT)는 노드(TR2)의 출력전압(REFT)과 기준전압(VREF)을 비교하여 증폭하고 그 결과를 노드(T1)로 출력한다. 반전된 인에이블신호(IVCONZRB)는 트랜지스터(MPS)의 게이트로 입력되고 트랜지스터(MPS)는 VDD와 T1사이에 접속된다. 트랜지스터(MPS)는 반전된 인에이블신호(IVCONZRB)에 응답하여 노드(T1)를 공급전압 (VDD)레벨로 구동한다.
트랜지스터(MPB)의 게이트는 T1에 접속되고, 트랜지스터(MPB)는 VDD와 T5사이에 접속된다. 트랜지스터(MPB)는 노드(T1)의 전압에 응답하여 노드(T5)를 공급전압(VDD)레벨로 풀-업시킨다. 온-칩 커패시터(Cc1)는 노드(T1)와 노드(T3)사이에 접속되며 온-칩 저항(Rc1)은 노드(T3)와 노드(T5)사이에 접속된다.
증폭기(AMPC)는 노드(TR3)의 출력전압(REFC)과 반전 기준전압(VREFB)을 비교하여 증폭하고 그 결과를 노드(T2)로 출력한다. 인에이블신호(IVCONZR)는 트랜지스터(MNS)의 게이트로 입력되고 트랜지스터(MNS)는 VSS와 T2사이에 접속된다. 트랜지스터(MNS)는 인에이블신호(IVCONZR)에 응답하여 노드(T2)를 VSS레벨로 구동한다.
트랜지스터(MNB)의 게이트는 T2에 접속되고, 트랜지스터(MNB)는 VSS와 T6사이에 접속된다. 트랜지스터(MNB)는 노드(T2)의 전압에 응답하여 노드(T6)를 접지전압(VSS)레벨로 풀-다운킨다. 온-칩 커패시터(Cc2)는 노드(T2)와 노드(T4)사이에 접속되며 온-칩 저항(Rc2)은 T4와 T6사이에 접속된다.
커패시터(Cc1)와 저항(Rc1)은 시상수를 증가시키므로 커패시터(Cc1)의 충방전 시간은 상대적으로 증가한다. 따라서 노드(T5)에서 발생하는 고주파수 잡음은 커패시터(Cc1)를 순간적으로 충방전시키지 않으면서 커패시터(Cc1)를 통하여 노드(T1)로 전달되고 PMOS 트랜지스터(MPB)를 통하여 빠르게 소멸한다. 커패시터(Cc1)와 직렬로 접속된 저항(Rc1)은 전압증폭도(Av)를 더욱 1에 가깝게 하는 역할을 한다.
커패시터(Cc1)와 저항(Rc1)을 노드(T1)와 노드(T5)사이에 직렬로 접속한 경우의 기준전압(VREF)의 정착시간은 커패시터(Cc1)만을 노드(T1)와 노드(T5)사이에 접속한 경우의 기준전압(VREF)의 정착시간보다 상당히 빨라지고 안정적이다. 커패시터(Cc2)와 저항(Rc2)의 기능은 커패시터(Cc1)와 저항(Rc1)의 기능과 동일하다.
또한, 커패시터들(Cc1, Cc2)과 저항들(Rc1, Rc2)은 전형적인 2단 증폭기에서 사용되는 주파수 보상방법과 달리 저전압 전원에서 고주파 신호 처리에 필요한 낮은 출력저항을 얻기 위해서 사용된다.
주파수 응답 측면에서 살펴보면 전형적인 2단 증폭기의 첫 번째 극점 (dominant pole)의 위치는 1단 증폭기의 출력노드에 위치하고 두 번째 극점 (non dominant pole)의 위치는 2단 증폭기의 출력노드에 위치한다.
본 발명의 실시예에 따른 전압 구동회로(330)에서는 노드들(T5, T6)에 접속되는 바이패스 커패시터(예컨대 0.1 uF)에 의해서 첫 번째 극점이 노드(T5) 및 노드(T6)에 위치하게 되고, 두 번째 극점은 노드(T1) 및 노드(T2)에 위치한다.
따라서 커패시터들(Cc1 및 Cc2)이 커질수록 밀러 효과(Miller Effect)로 인하여 두 극점들 사이의 거리가 가까워진다. 예컨대 각 커패시터(Cc1, Cc2)의 크기는 2 pF을 사용할 수 있으며 각 저항(Rc1, Rc2)의 크기는 130Ω을 사용할 수 있다. 각 커패시터(Cc1, Cc2)의 크기와 각 저항(Rc1, Rc2)의 크기는 다양한 변형이 가능하다.
각 증폭기(AMPT와 AMPC)는 각 MOS 트랜지스터(MPB와 MNB)를 구동하기 위한 역할과 동시에 각 노드(T5, T6)에서 발생하는 저주파수의 잡음을 제거하는 역할을 한다. 즉, 고주파수의 잡음성분은 집적회로(100) 외부에 연결되는 큰 용량의 커패시터와 집적회로(100) 내부의 소자들(MPB, MNB, Cc1, Cc2, Rc1, Rc2)에 의하여 통 과(pass)되므로 각 증폭기(AMPT와 AMPC)는 대부분의 저주파수의 잡음성분만을 제거한다.
따라서 각 증폭기(AMPT와 AMPC)의 대역폭 (bandwidth)은 높을 필요가 없으므로 각 증폭기(AMPT와 AMPC)의 전력소비는 감소시킬 수 있다. 기준 전압 발생회로(300)는 고주파수의 잡음성분을 제거하기 위해서 노드(T5) 및 노드(T6)를 통하여 집적회로(100) 외부에 수 uF 용량의 커패시터를 연결한다.
예컨대 외부 커패시터의 크기가 0.1 uF 이상이면 효율적으로 고주파수의 잡음을 제거할 수 있다. 본 발명의 실시예에 따른 기준전압 발생회로(300)는 집적회로(100)의 외부에서 소정의 크기의 기준전압을 인가하기 위하여 집적회로(100) 외부에서 인에이블 신호(IVCONZR)를 인가 할 수 있다.
예컨대 인에이블 신호(IVCONZR)가 활성화(예컨대 "하이")되는 경우 각 노드(T5, T6)는 하이(high) 임피던스 상태로 되므로 집적회로(100)의 외부에서 직접 아날로그 기준전압을 인가할 수 있다.
도 4는 본 발명의 실시예에 따른 전압 구동회로를 나타낸다. 도 4는 도 3에 도시된 전압 구동회로(330)를 개략적으로 나타내는 회로도이다. 도 4의 기준전압 구동회로(331)는 공통 소스 증폭기(common source amplifier; MPB) 및 커패시터 (333)를 구비한다.
공통 소스 증폭기(MPB)는 공급전압(VDD)과 노드(T5)사이에 접속되며, 커패시터(333)는 노드(T1)와 노드(T5)사이에 접속되며 바이어스 전압은 노드(T1)를 통하여 공통 소스 증폭기(MPB)의 게이트로 입력된다. 공통 소스 증폭기(MPB)는 낮은 공 급전압에서 동작할 수 있으며 몸체효과의 영향을 받지 않는다.
즉, 그림 4의 출력 전류(Id)는 수학식 1로 표현되며, 기준전압(VREF)은 수학식 2와 같고 출력 저항값(Ro)은 수학식 3과 같다. 이 경우 출력저항값(Ro)은
Figure 112007085859668-pat00017
이므로, 전압이득(Av)이 1에 가까우면 공통 소스 증폭기(MPB)의 출력저항값 (Ro)은 공통 드레인 증폭기의 출력저항값과 거의 동일하다.
Figure 112002005224784-pat00013
여기서
Figure 112002005224784-pat00014
는 정공의 이동도를 나타내며 Cox는 게이터의 커패시턴스를 나타내며 W는 채널의 폭을 나타내며 L은 채널의 길이를 나타낸다. 또한 Vthp는 PMOS트랜지스터의 문턱전압을 나타내며, Av는 전압이득을 나타낸다.
Figure 112002005224784-pat00015
Figure 112007085859668-pat00018
여기서 Vds는 드레인과 소오스간의 전압을 나타내며, 그림 4의 커패시터(333)를 증폭기로 대체하여 구현하는 경우 수학식 3의 전압이득(Av)를 1보다 크게 설계할 수 있다. 그러나 이 경우 회로의 사양(specification)에 따라 고주파수의 잡음을 제거하기 위하여 수십 MHz에서 수백 MHz이상으로 동작하는 증폭기를 구현해야 하므로, 종래의 전압 구동회로의 레이아웃 면적은 증가되고 전압 구동회로(331)의 소비전력(power consumption)은 증가된다.
따라서 본 발명의 실시예에 따른 전압구동회로(331)는 고속 증폭기 대신에 크기가 작은 커패시터만(333)을 사용하므로, 전압구동회로(331)의 레이아웃 면적은 종래의 전압구동회로의 레이아웃 면적에 비하여 상당히 감소되는 효과가 있다.
또한, 본 발명의 실시예에 따른 전압구동회로(331)는 Av를 1로 유지하면서 전압구동회로(331)가 소비하는 전력을 종래의 전압구동회로가 소비하는 전력보다 상당히 감소시킬 수 있는 효과가 있다.
도 4의 커패시터(331)의 임피던스는 1/sC로 결정되므로, 수백 MHz이상의 고주파수에서 수 pF의 커패시터의 임피던스는 거의 0에 가까워진다. 따라서 수백 MHz의 고주파 잡음이 발생하는 경우 커패시터(331)를 사용하는 전압구동회로(331)의 노드(T1)와 노드(T5)는 저항이 상당히 작은 전선으로 연결된 것 같은 효과를 발생하므로 커패시터(331)의 Av는 저의 1이 된다.
도 3 및 도 4를 참조하면, 기준전압(VREF)을 출력하는 출력단을 구비하는 온-칩 기준전압 구동회로(330)는 제1입력단으로 입력되는 기준전압(VREF)과 제2입력단으로 입력되는 입력전압(REFT)을 비교하고 그 비교결과를 출력단(T1)으로 출력 하는 증폭기(AMPT); 증폭기(AMPT)의 출력단(T1)과 온-칩 기준전압 구동회로(330)의 출력단사이에 접속되는 온-칩 커패시터(333); 및
증폭기의 출력신호에 응답하여 온-칩 기준전압 구동회로(330)의 출력단으로 기준전압(VREF)을 출력하는 공동 소스 증폭기(MPB)를 구비한다.
도 5a는 온도의 변화에 따른 기준전류의 변화를 나타내며, 도 5b는 공급전압의 변화에 따른 기준전류의 변화를 나타낸다. 도 5a 및 도 5b는 시뮬레이션 결과이다. 도 5a를 참조하면 기준전류(IREF)는 -25 ℃에서 100 ℃까지 변하는 경우 68 ppm/℃의 온도계수를 가지며, 또한 기준전류(IREF)는 공급전압이 2.4 V에서 3.6 V까지 변하는 경우 0.2 %/V의 변화율을 보인다.
도 6a는 온도의 변화에 따른 기준전압의 변화를 나타낸다. 도 6b는 공급전압의 변화에 따른 기준전압의 변화를 나타낸다. 도 6a 및 도 6b는 시뮬레이션 결과이다. 기준전압(VREF)은 온도가 -25 ℃에서 100 ℃까지 변하는 경우 0.6 ppm/℃의 온도계수를 가지며, 또한 기준전압(VREF)은 공급전압이 2.4V에서 3.6V까지 변하는 경우 0.1 %/V의 변화율을 보인다. 시뮬레이션 결과를 보면 기준전압(VREF)의 변화는 공급되는 기준전류(IREF)의 변화에 비례한다.
도 7은 교정전후의 공급전압의 변화에 따른 기준전류의 변화를 나타낸다. 도 7은 본 발명의 실시예에 따른 집적회로(100)의 제조공정에서 발생할 수 있는 공정변수의 변화를 고려하여 교정전과 후의 기준전류(IREF)의 시뮬례이션 결과로서 기준전류 발생회로(200)의 저항이 +20 % 변한 경우의 기준전류와 교정후의 기준전류를 나타낸다. 교정 전과 교정 후의 기준전류(IREF)에는 오프셋만 존재하고 기준전 류 변화율에는 큰 변화가 없음을 보여준다.
도 8은 전압구동회로의 출력파형을 나타낸다. 도 8을 참조하면 10비트 120 MHz A/D 변환기를 전압구동회로(330)의 부하로 사용하는 경우, 상기 A/D 변환기의 안정된 동작을 보장하기 위해 전압 구동회로(330 또는 331)의 출력파형은 A/D 변환기의 동작 주파수인 120MHz의 50%인 4.1 ns이내에 정착해야 한다.
그러나, A/D 변환기의 동작을 위한 클락신호의 지연시간과 내부회로의 정착 시간을 고려할 경우 전압 구동회로(330 또는 331)의 출력파형은 2.1 ns에 정착된다.
도 9는 기준전류 발생회로 및 기준전압 발생회로를 온-칩으로 구현하는 경우와 오프-칩으로 구현하는 경우의 각 기준전압의 출력파형을 나타낸다. 도 9를 참조하면 동일한 조건에서 온-칩으로 구현된 기준전압 발생회로의 출력전압의 정착시간은 오프-칩으로 구현된 기준전압 발생회로의 출력전압의 정착시간보다 빠르다.
도 10은 본 발명의 실시예에 따른 온-칩 기준전류 발생회로 및 기준전압 발생회로의 특성을 나타낸다. 도 1 및 도 10을 참조하면 기준전류 발생회로(200) 및 기준전압 발생회로(300)를 구비하는 집적회로(100)는 0.35μm n-well CMOS 공정으로 설계 및 시뮬레이션 되고, 집적회로(100)의 액티브 칩 면적(active chip area)은 500μm ×300μm이다.
본 발명에 따른 집적회로(100)는 2.4V 내지 3.6V의 공급전압의 변화와 -25 ℃ 내지 100 ℃의 온도변화에 대하여, 기준전류(IREF)는 68 ppm/℃의 온도계수와 ±0.2 %/V의 변화율을 보이며 기준전압(VREF)은 0.6 ppm/℃의 온도계수와 ±0.1 %/V의 변화율을 보인다. 또한 본 발명에 따른 집적회로(100)의 전력소비는 2.75V에서 2.63mW이다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 기준전류 발생회로 및 기준전압 발생회로는 고속 혼성모드 집적회로 응용에 적합하고 온도 및/또는 공급전압의 변화에 독립적으로 정확한 기준전류 및/또는 기준전압을 제공하는 효과가 있다.
또한 디지털적으로 제어되는 온-칩 기준전류 발생회로는 아날로그 신호를 위한 추가적인 핀을 사용하지 않으므로, 온-칩 기준전류 발생회로는 상기 핀을 통하여 입력되는 외부 잡음에 영향을 거의 받지 않는다.
또한, 전압구동회로는 저전력 증폭기(MPB)와 소용량 커패시터(333)를 사용하므로 전체적인 집적회로의 면적을 감소시킬 수 있는 효과가 있다. 또한 본 발명에 따른 집적회로의 전력소모는 상당히 감소하는 효과가 있다.
본 발명에 따른 집적회로는 CMOS공정으로 제조될 수 있으므로 집적회로의 제조비용을 감소시키는 효과가 있다. 그리고 집적회로의 동작속도는 오프-칩으로 제조되는 기준전류 발생회로 및 기준전압 발생회로의 동작속도에 비하여 빠른 효과가 있다.

Claims (12)

  1. 온도에 반비례하는 값을 갖는 제1 전류값과 온도에 비례하는 값을 갖는 제2 전류값을 수신하고 상기 제1전류값와 상기 제2전류값의 합인 제3전류값를 출력하는 가산회로; 및
    디지털 제어신호에 응답하여 소정의 기준전류를 기준으로 수신된 상기 제3전류값을 상기 기준전류로 교정하는 디지털 교정회로를 구비하는 것을 특징으로 하는 온도 또는 공급전압의 변화에 독립적인 기준전류를 출력하는 온-칩 기준전류 발생회로.
  2. 제1항에 있어서, 상기 제1전류값 및 상기 제2전류값은 온도 또는 공급전압의 변화에 의하여 변동되는 것을 특징으로 하는 온-칩 기준전류 발생회로.
  3. 제1항에 있어서, 상기 디지털 제어신호는 상기 온-칩 기준전류 발생회로의 외부로부터 입력되는 N(N은 자연수)비트를 구비하는 제어신호인 것을 특징으로 하는 온-칩 기준전류 발생회로.
  4. 제1항에 있어서, 상기 온-칩 기준전류 발생회로는 상기 기준전류를 수신하고 상기 기준전류에 상응하는 내부 기준전압을 발생하는 내부 기준전압 발생회로를 더 구비하는 것을 특징으로 하는 온-칩 기준전류 발생회로.
  5. 제4항에 있어서, 상기 온-칩 기준전류 발생회로는
    상기 내부 기준전압에 응답하여 상기 내부 기준전압의 레벨을 쉬프트한 소정의 전압을 발생하는 레벨 쉬프터; 및
    인에이블 신호에 응답하여 수신된 상기 레벨 쉬프터의 출력전압을 소정의 기준전압으로 변환하고 상기 기준전압을 출력하는 전압 구동회로를 더 구비하는 것을 특징으로 하는 온-칩 기준전류 발생회로.
  6. 기준전압을 출력하는 출력단을 구비하는 온-칩 기준전압 구동회로에 있어서,
    제1입력단으로 입력되는 상기 기준전압과 제2입력단으로 입력되는 입력전압을 비교하고 그 비교결과를 출력단으로 출력하는 증폭기;
    상기 증폭기의 출력단과 상기 온-칩 기준전압 구동회로의 출력단사이에 접속되는 온-칩 커패시터; 및
    상기 증폭기의 출력신호에 응답하여 상기 온-칩 기준전압 구동회로의 출력단으로 상기 기준전압을 출력하는 공동 소스 증폭기를 구비하는 것을 특징으로 하는 온-칩 기준전압 구동회로.
  7. 기준전압을 출력하는 출력단을 구비하는 온-칩 기준전압 발생회로에 있어서,
    제1전압에 응답하여 상기 제1전압의 레벨을 쉬프트시킨 제2전압을 발생하는 레벨 쉬프터; 및
    인에이블 신호에 응답하여 상기 제2전압을 상기 기준전압으로 구동하는 전압 구동회로를 구비하며,
    상기 전압 구동회로는,
    제1입력단으로 입력되는 상기 기준전압과 제2입력단으로 입력되는 상기 제2전압을 비교하고 그 비교결과를 출력단으로 출력하는 증폭기;
    상기 증폭기의 출력단과 상기 온-칩 기준전압 발생회로의 출력단사이에 접속되는 온-칩 커패시터; 및
    상기 증폭기의 출력신호에 응답하여 상기 온-칩 기준전압 발생회로의 출력단으로 상기 기준전압을 구동하는 공통 소스 증폭기를 구비하는 것을 특징으로 하는 온-칩 기준전압 발생회로.
  8. 삭제
  9. 삭제
  10. 온도증가에 따라 감소하는 제1전류를 발생하는 제1전류 발생회로;
    상기 온도증가에 따라 증가하는 제2전류를 발생하는 제2전류 발생회로;
    상기 제1전류와 상기 제2전류의 합인 제3전류를 발생하는 가산회로; 및
    외부로부터 입력되는 디지털 제어신호들에 응답하여 소정의 기준전류를 기준으로 상기 제3전류와 상기 기준전류사이의 오프셋을 교정하고 교정된 기준전류를 출력하는 디지털 교정회로를 구비하는 집적회로.
  11. 제10항에 있어서, 상기 집적회로는
    상기 디지털 교정회로의 출력신호에 상응하는 제1전압에 응답하여 상기 제1전압의 레벨을 쉬프트한 제2전압을 발생하는 레벨 쉬프터; 및
    인에이블 신호에 응답하여 상기 제2전압을 소정의 기준전압으로 변환하고 상기 기준전압을 출력하는 전압 구동회로를 더 구비하는 집적회로.
  12. 제11항에 있어서, 상기 전압 구동회로는,
    제1입력단으로 입력되는 상기 기준전압과 제2입력단으로 입력되는 상기 제2전압을 비교하고 그 비교결과를 출력단으로 출력하는 증폭기;
    상기 증폭기의 출력단과 상기 온-칩 기준전압 발생회로의 출력단사이에 접속되는 온-칩 커패시터; 및
    상기 증폭기의 출력신호에 응답하여 상기 전압 구동회로의 출력단으로 상기 기준전압을 출력하는 공통 소스 증폭기를 구비하는 집적회로.
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