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KR100823108B1 - 전자 장치 - Google Patents

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KR100823108B1
KR100823108B1 KR1020020079528A KR20020079528A KR100823108B1 KR 100823108 B1 KR100823108 B1 KR 100823108B1 KR 1020020079528 A KR1020020079528 A KR 1020020079528A KR 20020079528 A KR20020079528 A KR 20020079528A KR 100823108 B1 KR100823108 B1 KR 100823108B1
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KR
South Korea
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insulating film
layer
electronic circuit
substrate
electronic device
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고바야시가즈히코
사코다히데하루
마츠키히로히사
이가와오사무
사토미츠타카
아오키고주
사키마히로유키
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 소형화된 전자 장치에 관한 것이며, 소형화를 도모하여도 높은 신뢰성을 유지하는 것을 과제로 한다.
전자 회로가 형성되는 전자 장치로서, 상기 전자 회로의 일부를 구성하는 전자 회로(12)가 회로 형성면(11a) 위에 형성된 기판(11)과, 회로 형성면(11a) 위에 형성된 폴리이미드층(15)과, 폴리이미드층(15) 위에 패턴 형성되어서 상기 전자 회로의 일부 회로를 구성하는 스파이럴 인덕터(20)를 설치한다.
Figure R1020020079528
전자 회로, 회로 형성면, 폴리이미드층, 폴리이미드

Description

전자 장치{ELECTRONIC DEVICE}
도1은 본 발명의 제1실시예인 전자 장치의 구성도.
도2는 본 발명의 제1실시예인 전자 장치의 등가 회로도.
도3은 스파이럴 인덕터와 전자 회로와의 접속을 나타낸 등가 회로도.
도4는 본 발명의 제1실시예인 전자 장치의 단면도.
도5는 본 발명의 제2실시예인 전자 장치의 구성도.
도6은 본 발명의 제3실시예인 전자 장치의 구성도.
도7은 2층으로 적층된 스파이럴 인덕터를 나타낸 사시도.
도8은 3층으로 적층된 스파이럴 인덕터를 나타낸 사시도.
도9는 본 발명의 제4실시예인 전자 장치의 구성도.
도10은 안테나 및 스파이럴 인덕터와 전자 회로와의 접속을 나타낸 등가 회로도.
도11은 본 발명의 제5실시예인 전자 장치의 구성도.
도12는 본 발명의 제6실시예인 전자 장치의 구성도.
도13은 본 발명의 제6실시예인 전자 장치의 전송특성을 나타낸 도면.
도14는 스파이럴 인덕터의 적용례를 설명하기 위한 도면.
도15는 본 발명의 제7실시예인 전자 장치의 주요부를 확대한 평면도.
도16은 도15에 있어서의 A-A선을 따른 단면도.
도17은 본 발명의 제7실시예인 전자 장치에 있어서의 제1유기 절연막의 막 두께와 Q값과의 관계를 나타낸 도면.
도18은 본 발명의 제7실시예인 전자 장치에 있어서의 제2유기 절연막의 막 두께와 Q값 변동률과의 관계를 나타낸 도면.
도19는 본 발명의 제7실시예인 전자 장치에 있어서의 비어의 개구 치수와 오믹 저항값과의 관계를 나타낸 도면.
도20은 본 발명의 제8실시예인 전자 장치에 탑재되는 스파이럴 인덕터를 확대하여 나타낸 도면.
도21은 본 발명의 제8실시예인 전자 장치에 탑재되는 스파이럴 인덕터를 종래의 스파이럴 인덕터와 비교하면서 나타낸 도면.
도22는 본 발명의 제8실시예인 전자 장치에 탑재되는 스파이럴 인덕터의 특성을 종래의 스파이럴 인덕터의 특성과 비교하여서 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10A∼10G 반도체 장치
11 기판
12 전자 회로
13 절연막층
14 배선층
15 폴리이미드층
15A 제1폴리이미드층
15B 제2폴리이미드층
16 재배선층
17 밀봉 수지층
19 포스트
20 스파이럴 인덕터
20A 제1스파이럴 인덕터
20B 제2스파이럴 인덕터
20C 제3스파이럴 인덕터
21 포스트
23 분리층
27 안테나
30 실드층
41 무기 절연층
41A, 42A, 43A 개구부
42 제1폴리이미드층
43 제2폴리이미드층
43B 피복부
44 제1유기 절연막
45 제2유기 절연막
48 비어
49 외부 전극
50 스파이럴 인덕터
51 외측 단부
52 내측 단부
53 인출 배선
54 중심점
본 발명은 전자 장치에 관한 것이며, 특히 칩 사이즈 패키지 구조를 갖는 반도체 장치로 대표되는 소형화가 이루어진 진자 장치에 관한 것이다.
근년 휴대 전화로 대표되는 바와 같이, 이동체 통신기의 소형화 및 박형화가 급속한 기세로 진행하고 있다. 이에 수반되어 이의 전자 기기에 탑재되는 전자 부품, 및 반도체 장치로 대표되는 전자 장치의 소형화가 요구되고 있다.
예를 들면 휴대 전화 등의 고주파 대역을 사용하는 이동체 통신기에 탑재되는 전자 장치는, 이동체 통신기의 소형화 경량화에 수반되어, 보다 소형화 및 고밀도화가 요망되고 있다. 또 이 종류의 전자 장치는 대략하면 고주파용 액티브 부품과 패시브 회로에 의해서 구성되고 있다. 이 때문에 전자 장치의 소형화를 도모하기 위해서, 고주파(RF)용 액티브 부품과 고주파(RF)용 패시브 회로를 고집적화하는 것이 고려된다(예를 들면 특허문헌1 참조).
그러나 예를 들면 로우 노이즈 앰프(LNA), 파워 앰프(PA) 등의 고주파용 액티브 부품에 있어서 정합(整合)회로를 집적화하고자 한 경우, 패시브 회로의 손실에 의한 특성 열화를 피할 수 없다. 이 때문에 종래에는 특성을 좌우하는 부분의 정합 회로를 집적하지 않고, 외부 정합을 선택하고 있었다. 그리고 PA 등에 있어서는 전류 용량의 관계에서, 반도체 기판 위에 정합 회로, 또는 전원 회로를 구성하는 것은 코스트 면에서 비현실적이었다.
(특허문헌1:일본 특개2001-164468호 공보)
그러나 상기한 휴대 전화에 볼 수 있는 이동체 통신기에 탑재되는 고주파 부품에 있어서의 부품 점수의 삭감, 소형화 등의 요구는 더욱 더 증대되는 경향에 있으며, 이의 정합 회로의 집적화의 요구가 근래 높아지고 있다. 따라서 이의 요구를 충족시키기 위해서 반도체 기판 위에 형성되는 RF용 패시브 회로(특히 스파이럴 인덕터)에 관하여 다양한 제안이 이루어지고 있어, 어느 정도의 개선은 나타나고 있으나, Q값 등에 문제가 있어서 근본적인 해결은 이루어져 있지 않았다.
본 발명은 상기의 점에 비추어서 이루러진 것으로서, 소형화되어도 특성 열화가 없는, 높은 신뢰성을 유지할 수 있는 전자 장치를 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해서 본 발명에서는 다음에 언급하는 각종 수단을 강구하는 것을 특징으로 한다.
청구항 1기재의 발명은,
전자 회로와 그 전자 회로와 접속되는 외부 접속 단자를 갖는 전자 장치로서,
상기 전자 회로의 일부의 회로가 회로 형성면 위에 형성된 기판과,
그 회로 형성면 위에 형성된 절연층과,
그 절연층 내 또는 그 절연층 위에, 상기 전자 회로와 상기 외부 접속 단자를 접속하는 배선과 함께 패턴 형성되어 있고, 상기 전자 회로의 일부의 회로를 구성하는 내부 배선을 구비하고,
상기 절연층은 제1절연막과 제2절연막으로 구성되며,
상기 제1절연막의 두께를 9㎛ 이상으로 하고, 또한 상기 제2절연막의 두께를 55㎛ 이상으로 한 것을 특징으로 한다.
상기 발명에 의하면, 종래 외부 부착으로 되어 있었던 패시브 회로 등의 전자 회로를 기판에 형성된 절연층 내에 형성할 수 있기 때문에, 전자 장치의 다기능화를 도모할 수 있고, 전자 장치가 탑재되는 전자 기기 등의 소형화 및 부품 점수의 삭감을 도모할 수 있다.
또 상기 발명에 있어서, 내부 배선에 의해서 형성되는 전자 회로를 인덕터로 할 수 있다.
이 구성으로 한 경우 절연층 내는 비교적 배선의 자유도가 있기 때문에, 기판에 직접 인덕터를 형성하는 구성에 비해서 인덕터값의 설정에 자유도를 갖도록 할 수 있다.
또 청구항 2 기재의 발명은,
청구항 1 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로가 스파이럴 인덕터임을 특징으로 한다.
상기 발명에 의하면 소면적으로 높은 인덕터값을 실현할 수 있다. 또 스파이럴 인덕터는 절연층 내에 패턴 형성된 내부 배선으로 구성되므로, 용이하고 또한 저가로 형성할 수 있다.
그리고 상기 발명에 있어서, 상기 스파이럴 인덕터를 다층으로 형성할 수 있다.
이 같은 구성으로 함으로써, 소면적으로 더욱 낮은 인덕터값을 실현하는 것이 가능하게 된다.
또 상기 발명에 있어서, 상기 내부 배선에 의해서 형성되는 전자 회로와 상기 기판의 회로 형성면 위에 형성된 전자 회로와의 접속 위치를, 상기 내부 배선의 내측의 단부 위치에 설정한 구성으로 하여도 좋다.
이 같은 구성으로 함으로써, 내부 배선에 의해서 형성되는 전자 회로와, 기판 위에 형성된 전자 회로의 접속 위치에 있어서의 인출(引出) 라인에 의한 특성 열화를 삭감할 수 있는 동시에, 공진에 의한 영향을 경감할 수 있다.
또 청구항 3 기재의 발명은,
청구항 1 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로가 안테나임을 특징으로 한다.
상기 발명에 의하면, 내부 배선으로 안테나를 형성함으로써, 이른바 원칩으 로 수신기를 구성하는 것이 가능하게 되어, 배선 등에 의한 특성 열화가 적은 신뢰성 높은 소형의 송신기, 수신기, 또는 송수신기를 실현할 수 있다.
또 상기 발명에 있어서, 상기 내부 배선에 의해서 형성되는 전자 회로는 인덕터와 안테나에 의해서 구성되도록 하여도 좋다.
이 같은 구성으로 함으로써, 더욱 소형화된 다기능의 전자 장치를 실현할 수 있다.
또 상기 발명에 있어서, 상기 인덕터와 안테나를 적층 형성 하는 동시에, 상기 안테나의 배설(配設) 위치가 상기 회로 형성면에 대하여 상기 인덕터에서 이간된 위치에 있도록 구성하여도 좋다.
이 같은 구성으로 함으로써, 인덕터와 안테나가 모두 하나의 전자 장치 내에 적층 배설되므로, 전자 장치의 더욱 소형화를 도모할 수 있다. 또 안테나는 회로 형성 면에 대하여 인덕터에서 이간된 위치, 즉 절연층 내의 표면 근방의 위치 또는 표면에 배설되므로, 안테나의 송수신 처리에 인덕터가 영향을 미치게 하는 것을 방지할 수 있어 높은 송수신 특성을 얻을 수 있다.
또 상기 발명에 있어서, 안테나를 기판의 회로 형성면과 반대측 면에 형성하는 것도 가능하다.
또 청구항 4 기재의 발명은,
청구항 1 내지 3 중의 어느 한 항 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로와, 상기 기판에 형성되는 전자 회로 사이에, 실드층을 형성한 것을 특징으로 한다.
상기 발명에 의하면 내부 배선에 의해서 형성되는 전자 회로와 기판에 형성되는 전자 회로가 실드층에 의해서 전기적으로 분리(아이솔레이션)되므로, 양전자 회로 간에서 서로 영향을 미치게 하는 것을 방지할 수 있어, 신뢰성 높은 전자 장치를 실현할 수 있다.
또 상기 발명에 있어서, 상기 실드층을 메시상으로 하여도 좋다.
또 청구항 5 기재의 발명은,
청구항 1 내지 3 중의 어느 한 항 기재의 전자 장치에 있어서,
상기 기판에 그 기판과 상기 내부 배선에 의해서 형성되는 전자 회로를 전기적으로 분리하는 분리층을 형성한 것을 특징으로 한다.
상기 발명에 의하면 기판과 내부 배선에 의해서 형성되는 전자 회로가 분리층에 의해서 전기적으로 분리되므로, 기판에 의한 영향으로 상기 전자 회로의 Q값에 열화가 생기는 것을 방지할 수 있어, 전자 장치의 신뢰성의 향상을 도모할 수 있다.
또 상기 발명에 있어서, 상기 분리층이 상기 기판에 형성된 미세 트랜치에 절연재를 장전하여 이루어지는 구성으로 하여도 좋다.
또 상기 발명에 있어서, 상기 전자 회로로서 로우 노이즈 앰프를 적용할 수 있다.
또 상기 발명에 있어서, 상기 전자 회로로서 파워 앰프를 적용할 수 있다.
또 청구항 6 기재의 발명은,
전자 회로가 형성되는 동시에, 표면에 무기 절연층이 형성된 기판과,
상기 무기 절연층 위에 형성된 제1절연막과,
그 제1절연막 위에 형성된 배선에 의해서 구성되는 인덕터와,
그 제1절연막 위에 상기 인덕터를 덮도록 형성된 제2절연막을 갖는 전자 장치로서,
상기 제1절연막의 두께를 9μm 이상으로 하고, 또한 상기 제2절연막의 두께를 55μm 이상으로 한 것을 특징으로 한다.
상기 발명에 의하면, 제1절연막의 두께를 9μm 이상으로 함으로써 기판과 인덕터 사이에서 기생 용량이나 기생 저항이 발생하는 것을 방지할 수 있다. 또 제2절연막의 두께를 55μm 이상으로 함으로써, 전자 장치의 외부기기·장치 사이에서 기생 용량이나 기생 저항이 발생하는 것을 방지할 수 있다. 이와 같이 기생 용량이나 기생 저항을 저감할 수 있으므로, 인덕터의 Q값을 높일 수 있다.
또 상기 발명에 있어서, 상기 기판으로서 반도체 기판을 사용할 수 있다.
이 구성으로 함으로써, 높은 Q값을 갖는 마이크로파 모노실릭 집적 회로(MMIC)를 실현할 수 있다.
또 청구항 7 기재의 발명은,
청구항 6 기재의 전자 장치에 있어서,
상기 제1절연막을 폴리이미드 또는 에폭시로 이루어진 유기 절연재에 의해서 형성한 것을 특징으로 한다.
상기 발명에 의하면, 폴리이미드를 주성분으로 하는 유기 절연재는 높은 절연성 및 낮은 유전률(비유전률)을 갖고 있고, 또 에폭시를 주성분으로 하는 유기 절연재는 높은 절연성을 가지고 있기 때문에, 인덕턴스의 Q값의 열화를 방지할 수 있다.
또 상기 발명에 있어서, 상기 제2절연막을 에폭시 또는 에폭시를 주성분으로 하는 유기 절연재에 의해서 형성할 수 있다.
이 구성으로 한 경우, 인덕터 및 기판은 기계적 강도가 우수한 에폭시 또는 에폭시를 주성분으로 하는 유기 절연재에 의해서 보호되므로, 전자 장치의 신뢰성을 높일 수 있다. 또 에폭시 또는 에폭시를 주성분으로 하는 유기 절연재는 높은 절연성을 갖고 있기 때문에, 인덕턴스의 Q값을 방지할 수 있다.
또 상기 발명에 있어서, 상기 제1절연막을 단층 구조로 하여도 좋다.
또 상기 발명에 있어서, 상기 제1절연막을 다층 구조로 하여도 좋다. 또 이 경우, 상기 제1절연막을 복수 종류의 유기 절연재로 되는 층을 적층하여 다층 구조로 하여도 좋다.
또 청구항 8 기재의 발명은,
청구항 6 또는 7기재의 전자 장치에 있어서,
상기 제1절연막을 복수의 절연층을 적층한 다층 구조로 하는 동시에, 상기 기판에 형성된 전극과 상기 인덕터를 층간 배선에 의해서 접속하는 구성으로 하고,
또한 상기 제1절연막을 구성하는 각 절연층에 형성되는 층간 배선이 설치되는 구멍의 직경 치수가, 상기 기판에 대하여 상층으로 될수록 작아지도록 구성하고,
또한 적어도 최상 위치에 위치한 절연층이 상기 무기 절연층을 덮는 구성으 로 한 것을 특징으로 한다.
상기 발명에 의하면, 층간 배선을 설치하기 위해서 다층 구조로 된 각층에 형성된 각 구멍의 직경 치수가, 기판에 대하여 상층으로 될수록 작아지도록 구성하고, 또한 적어도 최상 위치에 위치한 절연층이 무기 절연층을 덮는 구성으로 함으로써, 복수의 절연층을 적층한 때에 그 표면에 형성되는 계단상의 단차를 최상 위치에 위치한 절연층에 의해서 메울 수 있으며, 따라서 층간 배선이 설치되는 구멍의 표면은 매끄러운 면으로 된다. 따라서 이 구멍의 표면에 층간 배선을 형성하여도, 층간 배선 내에 응력이 잔류되는 일은 없어, 층간 배선 형성 위치에 있어서의 신뢰성의 향상을 도모할 수 있다. 또 구멍의 내벽은 매끄러운 테이퍼 면이 되므로, 층간 배선을 형성할 때, 층간 배선으로 되는 금속막을 확실히 구멍 내에 형성할 수 있다.
또 청구항 9 기재의 발명은,
청구항 6 또는 7 기재의 전자 장치에 있어서,
상기 기판에 형성된 전극과 상기 인덕터를 층간 배선에 의해서 접속하는 구성으로 하고,
또한 상기 제1절연막에 형성되는 상기 층간 배선이 설치되는 구멍의 직경 치수가, 상기 무기 절연층에 형성되는 비어 구멍의 직경 치수보다 작아지도록 구성하고,
또한 상기 제1절연막이 상기 무기 절연층을 덮는 구성으로 한 것을 특징으로 한다. 상기 발명에 의하면, 층간 배선을 설치하기 위해서 제1절연막에 형성된 구멍의 직경 치수가 무기 절연층에 형성된 구멍의 직경 치수보다 작아지도록 구성되고, 또한 제1절연막이 무기 절연층을 덮는 구성으로 되어 있으므로, 무기 절연층과 제1절연막 사이에 형성되는 계단상의 단차를 제1절연층에 의해서 메울 수 있으며, 따라서 층간 배선이 설치되는 구멍의 표면은 매끄러운 면이 된다. 따라서 이 구멍의 표면에 층간 배선을 형성하여도, 층간 배선 내에 응력이 잔류되는 일은 없어, 층간 배선 형성 위치에 있어서의 신뢰성의 향상을 도모할 수 있다.
또 청구항 10 기재의 발명은,
청구항 9 기재의 전자 장치에 있어서,
상기 제1절연막에 형성되는 층간 배선이 설치되는 구멍의 직경 치수를 20∼50μm로 한 것을 특징으로 한다.
상기 발명에 의하면 전자 장치의 소형화를 도모하면서, 층간 배선의 임피던스 상승을 억제할 수 있다.
또 상기 발명에 있어서, 외부 접속 단자와 상기 배선을 접속하는 배선 포스트를 설치하고, 또한 상기 제2절연막의 두께가 상기 배선 포스트의 높이에 의해서 규정되는 구성으로 하여도 좋다.
이 같은 구성으로 함으로써, 제2절연막의 두께가 배선 포스트의 높이 이상으로 하는 일은 없고, 따라서 제2절연막의 두께를 정밀하게 정할 수 있다.
실시예
다음에 본 발명의 실시형태에 대하여 도면과 함께 설명하겠다.
먼저 본 발명의 제1실시예인 전자 장치에 대하여 설명하겠다. 또 이하에서는 전자 장치로서 반도체 장치를 예로 들어 설명하겠다.
도1 내지 도4는 본 발명의 제1실시예인 반도체 장치(10A)를 설명하기 위한 도면이다. 도1은 반도체 장치(10A)의 개략 구성도이고, 도2 및 도3은 반도체 장치(10A)의 회로도이고, 도4는 반도체 장치(10A)의 단면도이다.
반도체 장치(10A)는, 대략하면 기판(11), 전자 회로(12), 절연막층(13), 배선층(14), 폴리이미드층(15), 재배선층(16), 밀봉 수지층(17), 및 스파이럴 인덕터(20) 등에 의해서 구성되어 있다. 이 반도체 장치(10A)는, CSP(Chip Size Package) 구조를 갖고 있다. 또 CSP 구조라 함은, 반도체 칩의 외형 치수와 대략 동일 치수의 외형 치수를 갖는 패키지 구조를 말한다.
기판(11)은 실리콘 기판(반도체 기판)이고, 그 상면인 회로 형성면(11a)에는 전자 회로(12)가 형성되어 있다. 이 전자 회로(12)는 반도체 장치(10A)에 탑재되는 전자 회로의 일부를 구성하며, 주지하는 반도체 제조 기술을 사용하여 형성된다.
또 전자 회로(12)는 고주파용 액티브 회로이고, 구체적으로는 도2(a)와 도2(b)에 나타낸 것과 같이 로우 노이즈 앰프(이하 LNA로 약칭함)이다. 본 실시예에서는 정합 회로로 되는 모던 인덕턴스를 재배선층(16)으로 형성하는 것은 아니고, LNA로서 특성이 중시되는 NF특성에 관하여, 그 특성을 좌우하는 입력 정합 회로로 되는 인덕터(L1)는 스파이럴 인덕터(20)에 의해서 구성되어 있다.
또 회로 형성면(11a)의 전자 회로(12) 형성 위치로부터 어긋난 위치에는, 분리층(23)이 형성되어 있다. 이 분리층(23)은 미세 가공된 트렌치(홈) 내에 절연물(예를 들면, SiO2 등)를 매립한 구성으로 되어 있다. 이 분리층(23)은 후술하는 스파이럴 인덕터(20)와 기판(11)을 전기적으로 분리하는 아이솔레이션으로서 기능한다.
상기 구성으로 된 기판(11) 위에는, 도4에 나타낸 것과 같이 절연막층(13), 배선층(14), 폴리이미드층(15), 재배선층(16), 및 밀봉 수지층(17)이 차례로 형성된다. 또 도4에 나타낸 것은 전자 회로(12)의 형성 위치에 있어서의 단면도이다.
절연막층(13)은 SiO2 막이고, 실리콘 기판 위에 직접 일체적으로 형성된 절연막이다. 또 이 절연막층(13) 위에는 배선층(14)이 형성되어 있다. 이 배선층(14)은 전자 회로(12)의 회로 내배선, 및 전자 회로(12)의 입출력 단자를 구성한다.
폴리이미드층(15)은 전기적으로 절연성을 갖고 있고, 기판(11) 위에 예를 들면 12μm 두께로 형성되어 있다. 이 폴리이미드층(15)은, 예를 들면 스피너를 사용하여 형성된다. 따라서 이 폴리이미드층(15)은 절연막층(13)과는 달리, 기판(11) 위에 별개로 형성된 구성으로 되어 있다.
재배선층(16)은 청구항에 기재된 내부 배선으로 되고, 예를 들면 동(Cu)으로 되며, 폴리이미드층(15) 위에 소정의 패턴으로 형성되어 있다. 이 재배선층(16)의 형성방법으로서는 도금법, 스패터법, CVD법 등의 여러 가지 박막 형성 기술을 사용할 수 있다. 또 주지의 마스크 처리 또는 레지스트 처리를 행함으로써, 재배선층(16)에 형성되는 배선 패턴은 임의 형상의 패턴으로 용이하게 형성할 수 있다. 또 이 재배선층(16)에 대하여는 설명의 편의상, 후술하겠다.
밀봉 수지층(17)은 예를 들면 에폭시이고, 상기한 폴리이미드층(15)과 마찬 가지로 전기적으로 절연성을 갖고 있다. 이 밀봉 수지층(17)은, 예를 들면 압축 성형법을 사용하여 형성된다. 이 밀봉 수지층(17)의 소정 위치에는 입력 패드(18A) 및 출력 패드(18B)가 형성되어 있다.
도시하지 않은 외부 접속 단자(예를 들면 땜납 볼 등)는, 이 각 패드(18A, 18B) 위에 형성된다. 또 각 패드(18A, 18B)는 외측 포스트(21A)를 통해서 스파이럴 인덕터(20)에 접속되어 있다. 또 출력 패드(18B)는, 포스트(19)를 사용하여 전자 회로(12)에 접속되어 있다.
여기서 스파이럴 인덕터(20)에 주목하여, 이하에 설명하겠다.
상기한 재배선층(16)은, 기본적으로는 전자 회로(12)의 입출력 단자를 외부 접속 단자(31)(도12 참조. 또 도1에서는 도시하지 않음)의 배설 위치까지 인출하는 배선으로서 기능한다. 그러나 본 실시예에서는 이 전자 회로(12)의 입출력 단자와 외부 접속 단자(31)를 접속하는 본래적인 배선을 재배선층(16)에 형성하는 동시에, 이 재배선층(16)에 배선 패턴을 스파이럴상으로 감은 형상으로 함으로써 스파이럴 인덕터(20)를 형성한 것을 특징으로 한다. 따라서 본 실시예에 의한 반도체 장치(10A)는, 기판(11) 위에 형성되는 전자 회로(12)와는 별도의 위치에 인덕터인 스파이럴 인덕터(20)를 형성한 것을 특징으로 하고 있다.
이 스파이럴 인덕터(20)는 패시브 회로이고, 반도체 장치(10A)에 탑재되는 전자 회로의 일부를 구성한다. 따라서 기판(11)의 회로 형성면(11a) 위에 형성된 전자 회로(12)(고주파용 액티브 회로)와, 폴리이미드층(15) 위에 재배선층(16)으로서 형성된 스파이럴 인덕터(20)(고주파용 패시브 회로)는 협동하여 반도체 장치(10A)의 전자 회로를 구성한다.
스파이럴 인덕터(20)의 일단부는 외측 포스트(21A)를 통해서 입력 패드(18A)에 접속되어 있다. 또 스파이럴 인덕터(20)의 단부는, 배선(22)을 통해서 전자 회로(12)에 접속되어 있다. 또 스파이럴 인덕터(20)(재배선층(16))는, 상기와 같이 주지의 박막 형성 기술을 사용하여 형성할 수 있기 때문에, 저코스트로 형성할 수 있다.
또 상기한 바와 같이 본 실시예에 의한 반도체 장치(10A)는, 전자 회로(12) 내에 형성된 인덕터(L1, L2)(도3에는 도시하지 않음)와는 별개로 스파이럴 인덕터(20)를 갖고 있다. 또 이 스파이럴 인덕터(20)는 반도체 장치(10A) 내에 형성된 구성으로 되어 있다.
따라서 종래에는 외부 부착으로 되어 있었던 스파이럴 인덕터(20)(패시브 회로)를, 본 실시예에서는 기판(11)에 형성된 폴리이미드층(15) 및 밀봉 수지층에 의해서 구성되는 절연층의 내부에 형성할 수 있기 때문에, 반도체 장치(10A)의 다기능화를 도모할 수 있고, 또 스파이럴 인덕터(20)가 탑재되는 반도체 장치(10A)의 소형화 및 부품 점수의 삭감을 도모할 수 있다.
또 상기한 바와 같이 스파이럴 인덕터(20)를 구성하는 재배선층(16)은 동(Cu)에 의해서 형성되어 있고, 또 폴리이미드층(15)의 두께는 수십 미크론이므로, 재배선층(16)의 저항에 의한 손실, 및 다층 구조의 상하층간의 커플링에 의한 영향 등을 적게 할 수 있다.
한편, 상기한 바와 같이 재배선층(16)은 기본적으로는 전자 회로(12)의 입출 력 단자를 외부 접속 단자(31)의 배설 위치까지 인출하는 배선으로서 기능한다. 그러나 이 본래적인 재배선층(16)을 형성하여도, 절연층인 폴리이미드층(15)과 밀봉 수지층(17) 사이에는 비교적 배선의 자유도가 있다.
이 때문에 전자 회로(12)가 형성되는 기판(11) 위에 스파이럴 인덕터(20)를 형성하는 구성에 비해서, 재배선층(16)에 의해서 스파이럴 인덕터(20)를 형성하는 편이 인덕터값의 설정에 자유도를 갖도록 할 수 있다. 또 스파이럴 인덕터(20)의 형상, 및 전자 회로(12)와의 접속 태양에 대하여도 자유도를 갖고 있다.
따라서 예를 들면 LNA의 경우는, 중요한 특성은 NF특성이므로, 입력 정합 회로에 사용하는 인덕터에 스파이럴 인덕터(20)를 적용하는 구성으로 한다. 또 PA의 경우는 전류 용량의 점에서 출력 정합 회로, 전원 회로에 스파이럴 인덕터(20)를 적용한다. 이와 같이 전자 회로(12)의 회로특성에 따른 구성에, 스파이럴 인덕터(20)를 용이하게 적용시킬 수 있다.
여기서 상기한 분리층(23)에 주목한다. 도1에 나타낸 것과 같이, 분리층(23)은 스파이럴 인덕터(20)의 바로 아래 위치에 형성되어 있다.이 분리층(23)은 기판(11)에 형성된 미세 트렌치에 절연재를 장전한 구성이고, 따라서 기판(11)과 스파이럴 인덕터(20)를 전기적으로 분리하는 기능을 한다.
이 구성으로 함으로써, 기판(11)과 스파이럴 인덕터(20)가 분리층(23)에 의해서 전기적으로 분리되므로, 기판(11)에 의한 영향으로 전자 회로(12)의 Q값에 열화가 생기는 것을 방지할 수 있어, 전자 장치의 신뢰성의 향상을 도모할 수 있다. 특히 본 실시예와 같이 기판(11)으로서 실리콘 기판을 사용한 경우, 분리층(23)이 존재하지 않으면 Q값의 열화는 현저하지만, 분리층(23)을 설치함으로써 이 Q값의 열화를 유효하게 방지할 수 있다.
또 상기한 바와 같이 기판(11)과 스파이럴 인덕터(20) 사이에는 폴리이미드층(15)이 존재하고 있다. 이 폴리이미드층(15)을 구성하는 폴리이미드는, 높은 절연성 및 낮은 유전률(비유전률)을 갖고 있다. 이 때문에 분리층(23)을 설치한지 않아도, 폴리이미드층(15)에 의해서 Q값의 열화는 방지할 수 있어, 스파이럴 인덕터(20)의 바로 아래 위치에 전자 부품을 배치한 것도 가능하다. 그런데 상기한 실시예와 같이 분리층(23)을 설치한 구성으로 함으로써, Q값 열화의 방지가 더욱 가능하게 된다.
또 상기한 실시예에서는 분리층(23)으로서 미세 트렌치에 절연재를 장전한 구성을 사용했으나, 스파이럴 인덕터(20)의 바로 아래에 그라운드 전위로 한 도전층(N+층)을 형성하는 구성으로 하여도 좋다. 이 구성에서도 상기와 동등한 효과를 얻을 수 있다.
또 상기한 실시예에서는 반도체 장치(10A)에 형성되는 인덕터를 스파이럴 인덕터(20)로 했으나, 이를 스파이럴 형상 이외의 코일 형상으로 하는 것도 가능하다. 그러나 스파이럴 형상으로 하는 편이, 소면적이어서 높은 인덕터값을 실현할 수 있기 때문에 유효하다.
또 상기한 실시예에서는 도2에 나타낸 인덕터(L2, L3)는 기판(11)에 형성한 구성으로 했으나, 이 인덕터(L2, L3)를 재배선층(16)에 의해서 형성하는 구성으로 하고, 패시브 회로를 모두 재배선층(16)에 의해서 형성하는 구성으로 하여도 좋다.
다음에 본 발명의 제2실시예에 대하여 설명하겠다.
도5는 제2실시예인 반도체 장치(10B)를 나타내고 있다. 또 도 5에 있어서, 앞에서의 설명에 사용했던 도1 내지 도4에 나타낸 구성과 동일 구성에 대하여는, 동일부호를 붙여서 그 설명을 생략한다. 또 후술하는 제3실시예 이후에 사용하는 도면에 대하여도 마찬가지이다.
상기한 제1실시예에 의한 반도체 장치(10A)는, 전자 회로(12)의 형성 위치와 스파이럴 인덕터(20)의 형성 위치를 회로 형성면(11a) 위에 엇갈려서 배치한 구성으로 했다. 즉 제1실시예에 의한 반도체 장치(10A)는, 전자 회로(12)와 스파이럴 인덕터(20)가 대향하지 않는 구성으로 되어 있었다.
이에 대하여 본 실시예에 의한 반도체 장치(10B)는, 전자 회로(12)와 스파이럴 인덕터(20)가 대향하도록 구성한 것을 특징으로 한다. 또 본 실시예에서 전자 회로(12)는 LNA이다.
본 실시예와 같이 전자 회로(12)를 스파이럴 인덕터(20)의 바로 아래에 형성함으로써, 스파이럴 인덕터(20)와 전자 회로(12)를 접속하는 배선 및 포스트(21)에 의한 인덕터의 Q값 열화를 삭감할 수 있다. 또 전자 회로(12)와 스파이럴 인덕터(20)가 적층된 상태로 되므로, 반도체 장치(10B)의 평면에서 보았을 때의 칩 면적을 작게 할 수 있어, 반도체 장치(10B)의 소형화를 도모할 수 있다.
또 상기와 같이 본 실시예에서는 전자 회로(12)가 LNA이기 때문에, 입력 정합 회로를 집적함으로써 NF값의 열화를 경감하고, 외부 입력 정합 회로를 필요로 하지 않는 초소형 LNA로서 기능하는 반도체 장치(10B)를 실현할 수 있다.
또 본 실시예에서는 전자 회로(12)가 스파이럴 인덕터(20)의 바로 아래에 형성되어 있기 때문에, 전자 회로(12)와 스파이럴 인덕터(20)를 전기적으로 접속하는 포스트(21)는 스파이럴 인덕터(20)의 내측의 단부 위치로 된다(이하 이 단부와 전자 회로(12)를 접속하는 포스트(21)를 내측 포스트(21B)라 한다).
이 구성으로 함으로써, 내측 포스트(21B)를 짧게 할 수 있다. 따라서 내측 포스트(21B)에 의한 특성 열화를 삭감할 수 있고, 또 공진에 의한 영향을 경감할 수 있다.
다음에 본 발명의 제3실시예에 대하여 설명하겠다.
도6 및 도7은 제3실시예인 반도체 장치(10C)를 나타내고 있다. 본 실시예에 의한 반도체 장치(10C)는, 복수개(본 실시예에서는 2개)의 스파이럴 인덕터(20A, 20B)를 형성한 것을 특징으로 한다.
제1스파이럴 인덕터(20A)는 기판(11) 위에 형성된 제1폴리이미드층(15A) 위에 패턴 형성되어 있다. 또 제2스파이럴 인덕터(20B)는, 제1폴리이미드층(15A) 위에 형성된 제2폴리이미드층(15B) 위에 패턴 형성되어 있다. 또 제1스파이럴 인덕터(20A)와 제2스파이럴 인덕터(20B)는 평면에서 본 경우에 겹치도록 적층 형성된 구성으로 되어 있다. ·
상기 구성으로 함으로써, 인덕터가 제1 및 제2스파이럴 인덕터(20A, 20B)에 의해서 구성되므로, 인덕터값을 높일 수 있다. 또 도7(a)에 확대하여 나타낸 것과 같이, 제1 및 제2스파이럴 인덕터(20A, 20B)는 서로 겹치도록 적층되므로, 평면에 서 보았을 때의 반도체 장치(10C)의 면적을 작게 할 수 있다. 따라서 본 실시예에 의한 반도체 장치10C에 의하면, 소면적으로 고인덕터값을 실현하는 것이 가능하게 된다.
또 제2실시예와 마찬가지로, 전자 회로(12)와 스파이럴 인덕터(20)를 전기적으로 접속하는 내측 포스트(21B)가 스파이럴 인덕터(20) 내측의 단부와 전자 회로(12)를 접속하기 위해서, 내측 포스트(21B)는 짧아져, 내측 포스트(21B)에 의한 특성 열화의 방지 및 공진의 영향의 경감을 도모할 수 있다.
상기와 같이 제1 및 제2스파이럴 인덕터(20A, 20B)가 설치되는 반도체 장치10C로서, 예를 들면 도7(b),(c)에 나타낸 것과 같은 전자 장치(12)로서 파워 앰프를 갖는 것을 고려할 수 있다. 전자 회로(12)가 퍼프 앰프를 포함한 경우, 정합 회로로 되는 모던 인덕터(L1∼L3)를 스파이럴 인덕터(20)(재배선층(16))로 형성하는 것은 아니고, 파워 앰프로서 특성이 중시되는 출력 특성에 관하여, 그 특성을 좌우하는 출력 정합 회로로 되는 인덕턴스(L3)를 스파이럴 인덕터(20B)로 한다. 또 도7(c)에 나타낸 예에서는, 전원 회로에 있어서 초크 코일(12)에 스파이럴 인덕터(20A)를 적용하고, 입력 정합 회로로 되는 인덕터(L1)는 반도체 프로세스로 형성하여, 모던 인덕터(L1∼L3)(정합 회로)를 집적화하고 있다.
또 스파이럴 인덕터의 적층수는 2개로 한정되는 것은 아니고, 도8에 나타낸 것과 같이 3개의 스파이럴 인덕터(제1 내지 제3스파이럴 인덕터(20A, 20B, 20C))를 설치한 구성에서도, 4개 이상의 스파이럴 인덕터를 배설할 수 있다. 이와 같이 스파이럴 인덕터의 적층수를 선정함으로써도 인덕터값을 설정할 수 있다.
또 반도체 장치가 전자 장치(12)로서 도14에 나타낸 것과 같은 발신 회로를 포함한 경우에는, 발신기로서 특성이 중시되는 위상 잡음 특성에 관하여, 그 특성을 좌우하는 공진 회로(인덕터(L))에 스파이럴 인덕터(20)를 적용한 구성으로 하여도 좋다.
다음에 본 발명의 제4실시예에 대하여 설명하겠다.
도9 및 도10은 제4실시예인 반도체 장치(10D)를 나타내고 있다. 도9는 반도체 장치(10D)의 개략 구성도이고, 도10은 반도체 장치(10D)의 등가 회로도이다.
본 실시예에 의한 반도체 장치(10D)는, 안테나(27)를 설치한 것을 특징으로 한다. 또 전자 회로(12)는 LNA로 되어 있고, 전자 회로(12)와 안테나(27)는 입력 정합 회로로 되는 스파이럴 인덕터(20)를 통해서 접속되어 있다. 따라서 반도체 장치(10D)는 칩일체형의 수신 칩을 구성한다.
또 전자 회로(12)를 PA로 하는 것도 가능하다. 이 구성에서는 전자 회로(12)의 출력 포트에 안테나(27)를 접속함으로써, 전자 회로(12)와 안테나(27) 사이에 있어서의 배선에 의한 손실을 경감할 수 있어, PA로서의 전자 회로(12)의 소비전력을 억제하는 것이 가능하게 된다.
또 기판(11) 위에 송수신기의 구성요소(PA, LNA, 디지털 신호 처리계 등)를 형성함으로써, 배선 등의 손실에 의한 특성 열화가 적은 초소형의 트랜시버를 실현할 수도 있다. 이 때 밀봉 수지층(17)은 안테나(27)의 특성상 문제 없는 수지를 선택할 필요가 있다.
상기와 같이 본 실시예에서 안테나(27)는 각 패트(18A, 18B)와 같이 밀봉 수지층(17) 상면에 형성된 구성으로 되어 있다. 그러나 안테나(27)를 폴리이미드층(15) 위에 형성함으로써, 재배선층(16)과 일괄적으로 형성하는 것도 가능하다. 또 스파이럴 인덕터(20)를 폴리이미드층(15) 위에 형성하는 경우에는, 스파이럴 인덕터(20)와 안테나(27)를 일괄적으로 형성하는 것도 가능하다.
본 실시예에 의한 반도체 장치(10D)에 의하면, 안테나(27)를 형성함으로써, 이른바 원칩으로 수신기를 구성하는 것이 가능하게 되어, 배선 등에 의한 특성 열화가 적은 신뢰성 높은 소형의 송신기, 수신기, 또는 송수신기를 실현할 수 있다. 또 안테나(27)와 스파이럴 인덕터(20)를 모두 장치 내에 형성하고 있기 때문에, 반도체 장치(10D)의 소형화를 도모할 수 있다.
한편 스파이럴 인덕터(20)와 안테나(27)와의 위치 관계에 주목하면, 안테나(27)의 배설 위치는, 회로 형성면(11a)에 대하여 스파이럴 인덕터(20)로부터 이간된 위치에 있도록 구성되어 있다. 즉 스파이럴 인덕터(20)는 장치의 내측에 매설되도록 형성되고, 안테나(27)는 장치의 표면에 노출되도록 형성되어 있다(얕게 매설되어 있는 경우도 포함함). 이 같은 구성으로 함으로써 안테나(27)의 송수신 처리에 스파이럴 인덕터(20)가 영향을 미치게 하는 것을 방지할 수 있어, 높은 송수신 특성을 얻을 수 있다.
또 상기한 실시예에서는 안테나(27)를 기판(11)의 회로 형성면(11a)과 대향하는 위치에 형성했으나, 안테나(27)는 기판(11)의 회로 형성면(11a)과 반대측 면에 형성하는 것도 가능하다.
또 본 명세서에 있어서는, 절연층인 밀봉 수지층(17) 위에 형성되는 안테나(27) 및 각 패드(18A, 18B)도 스파이럴 인덕터(20)와 똑같이 청구항에 기재된 내부 배선의 1종이다.
다음에 본 발명의 제5실시예에 대하여 설명하겠다.
도11은 제5실시예인 반도체 장치(10E)를 나타내고 있다. 본 실시예에 의한 반도체 장치(10E)는, 도5에 나타낸 제2실시예에 의한 반도체 장치(10B)와 대략 동일 구성이다. 그러나 본 실시예에 의한 반도체 장치(10E)에서는, 전자 회로(12)와 스파이럴 인덕터(20) 사이에 실드층(30)을 형성한 것을 특징으로 하고 있다.
이 실드층(30)은 도전성 금속에 의해서 구성되어 있고, 도시된 바와 같이 메시상으로 되어 있다. 또 이 실드층(30)은 도시하지 않은 접지된 패드에 접속되어 있으며, 따라서 그라운드 전위로 되어 있다.
상기와 같이 전자 회로(12)와 스파이럴 인덕터(20) 사이에 접지된 실드층(30)을 개장(介裝)함으로써, 전자 회로(12)와 스파이럴 인덕터(20)는 실드층(30)에 의해서 전기적으로 분리(아이솔레이션)되므로 서로 영향을 미치게 하는 것을 방지할 수 있으며, 따라서 신뢰성 높은 전자 장치를 실현할 수 있다. 또 본 실시예에서는 실드층(30)을 메시상으로 하고 있기 때문에, 포스트(19, 21)를 실드층(30)과 절연하지 않고 수직으로 설치할 수 있게 되어, 포스트(19, 21)의 제조공정의 간단화를 도모할 수 있다.
다음에 본 발명의 제6실시예에 대하여 설명하겠다.
도12는 제6실시예인 반도체 장치 10F를 나타내고 있다. 본 실시예에 의한 반도체 장치 10F는, 도9에 나타낸 제4실시예에 의한 반도체 장치(10D)와 대략 동일 구성이다. 그러나 본 실시예에 의한 반도체 장치 10F에서는, 스파이럴 인덕터(20)와 안테나(27) 사이에 실드층(30)을 형성한 것을 특징으로 하고 있다.
실드층(30)은 상기한 제5실시예인 반도체 장치(10E)에서 사용한 것과 동일한 것이며, 도면에 나타내지 않은 접지된 패드에 접속됨으로써 그라운드 전위로 되어 있다. 본 실시예와 같이 스파이럴 인덕터(20)와 안테나(27) 사이에 접지된 실드층(30)을 개장함으로써, 스파이럴 인덕터(20)와 안테나(27)는 실드층(30)에 의해서 전기적으로 분리되므로 서로 영향을 미치는 것을 방지할 수 있다. 따라서 안테나(27)가 스파이럴 인덕터(20)에 기인한 노이즈를 방지할 수 있어, 신뢰성 높은 송수신기를 실현할 수 있다.
도13은 본 실시예에 의한 반도체 장치(10E)의 전송 특성을 나타내고 있다. 동도면에 있어서, 화살표(a)로 나타낸 것은 실드층(30)을 설치한 반도체 장치(10E)의 특성이고, 화살표(b)로 나타낸 것은 실드층(30)을 설치하고 있지 않은 것의 특성이다. 동도면에 나타낸 것과 같이 본 실시예에 의한 반도체 장치(10E)가 양호한 전송특성을 나타내고 있는 것을 알 수 있다.
또 상기한 제 5 또는 제6실시예에서는, 실드층(30)을 전자 회로(12)와 스파이럴 인덕터(20) 사이, 또는 스파이럴 인덕터(20)와 안테나 27(와) 사이 중의 어느 한쪽에만 배설하는 구성으로 했으나, 전자 회로(12)와 스파이럴 인덕터(20) 사이, 및 스파이럴 인덕터(20)와 안테나(27)의 사이의 쌍방에 실드층(30)을 배설하는 구성으로 하여도 되는 것은 물론이다.
다음에 본 발명의 제7실시예에 대하여 설명하겠다. 도15 및 도16은 제7실시 예인 반도체 장치(10G)를 나타내고 있다. 도5는 제7실시예인 반도체 장치(10G)의 스파이럴 인덕터(20)의 형성 위치 근방을 확대하여 나타내고 있다. 또 도16은 도15에 있어서의 A-A선을 따른 단면을 나타내고 있다.
본 실시예에 의한 반도체 장치(10G)는 기판(11) 위에 형성된 제1유기 절연막(44) 및 제2유기 절연막(45)에 특징을 갖는 것이다. 본 실시예에 의한 반도체 장치(10G)는, 도16에 나타낸 것과 같이 기판(11) 위에 무기 절연층(41), 제1유기 절연막(44), 및 제2유기 절연막(45)이 적층 형성된 구성으로 되어 있다. 또 재배선층(16)에 의해서 형성되는 스파이럴 인덕터(20)는, 제1유기 절연막(44)의 상부에 형성되어 있다.
기판(11)은 반도체 기판이고, 그 회로 형성면(도16 상면)에는, 도시하지 않은 전자 회로(12)가 형성되어 있다. 또 기판(11)의 회로 형성면의 소정 위치에는, 전극(46)이 형성되어 있다. 스파이럴 인덕터(20)의 내측 단부는 비어(48)를 통해서 이 전극(46)과 전기적으로 접속되어 있다.
또 스파이럴 인덕터(20)의 외측 단부에는 포스트(21)가 수직으로 설치되어 있다. 이 포스트(21)는 후술하는 제2유기 절연막(45)을 관통하여 그 상부에 돌출되어 있다. 또 이 포스트(21)의 제2유기 절연막(45)으로부터 돌출된 위치에는 외부 전극(49)(땜납 볼)이 배설되어 있다.
여기서 기판(11) 위에 형성되는 각 절연막(41)∼제2유기 절연막(45)에 주목하여 이하에 설명하겠다. 기판(11)의 바로 위의 위치에는, 무기 절연층(41)이 형성되어 있다. 이 무기 절연층(41)은 패시베이션막으로서 기능하는 것이며, PSG(Phospho silicate glass) 막 또는 SiN막에 의해서 형성되어 있다.
이 무기 절연층(41)의 상부에는, 제1유기 절연막(44)이 형성된다. 이 제1유기 절연막(44)은 제1폴리이미드층(42)과 제2폴리이미드층(43)을 적층한 다층 구조로 되어 있다. 상기와 같이 스파이럴 인덕터(20)는 이 제1유기 절연막(44)의 상부에 패턴 형성되어 있다.
또 이 제1유기 절연막(44)의 상부에는, 제2유기 절연막(45)이 배설되어 있다. 이 제2유기 절연막(45)은 상기한 다른 실시예에 있어서의 밀봉 수지층(17)과 동등한 기능을 갖는다. 이 제2유기 절연막(45)은 예를 들면 에폭시 또는 이 에폭시를 주성분으로 하는 유기 절연재에 의해서 형성되어 있다.
또 본 실시예에서는 제1유기 절연막(44)의 두께(도16에 화살표(W1)로 나타낸 두께)를 9μm 이상으로 하는 동시에, 제2유기 절연막(45)의 두께(도16에 화살표(W2)로 나타낸 두께)를 55μm 이상으로 설정하고 있다. 이 제1유기 절연막(44) 및 제2유기 절연막(45)을 이 두께로 설정함으로써, 스파이럴 인덕터(20)의 Q값을 높일 수 있다. 이하 이 이유에 대하여, 도17 및 도18을 사용하여 설명하겠다.
도17은 제1유기 절연막(44)의 두께(제1폴리이미드층(42)의 두께와, 제2폴리이미드층(43)의 두께의 합계 두께)와 Q값과의 관계를 나타내고 있다. 또 동도면에 나타낸 특성의 실험 조건으로서, 스파이럴 인덕터(20)의 인덕턴스를 3nH로 하고, 또 주파수는 2.0GHz로 했다.
도17에 의해서 제1유기 절연막(44)의 막 두께가 0.0μm 이상 9.0μm 미만인 영역에 있어서는 Q값은 서서히 증가하고, 9.0μm 이상으로 되면 Q값은 약 20.0으로서 안정된다. 즉 스파이럴 인덕터(20)의 Q값, 제1유기 절연막(44)의 막 두께가 9.0μm 이상에서는 변동하지 않아 높은 Q값을 유지한다.
또 도18은 제2유기 절연막(45)의 두께와 Q값 변동률과의 관계를 나타내고 있다. 또 동도면에 나타낸 특성에 대하여도, 실험 조건은 스파이럴 인덕터(20)의 인덕턴스수를 3nH로 하고, 또 주파수는 2.0GHz로 했다.
도18에서 제2유기 절연막(45)의 막 두께는 0.0μm 이상 55.0μm 미만의 영역에서 Q값 변동률은 서서히 증가하고, 55.0μm 이상이 되면 Q값 변동률은 약 0.0으로 안정된다. 스파이럴 인덕터(20)의 Q값은, 즉 제2유기 절연막(45)의 막 두께는 55.0μm 이상에서는 변동하지 않고, 높은 Q값을 유지한다.
이와 같이 제1유기 절연막(44)의 두께를 9μm 이상으로 함으로써, 스파이럴 인덕터(20)와 기판(11)(회로 형성면)과의 거리를 이간시킬 수 있다. 마찬가지로 제2유기 절연막(45)의 두께를 55μm 이상으로 함으로써, 외부와 스파이럴 인덕터(20)와의 거리를 이간시킬 수 있다.
따라서 본 실시예에 의하면, 기판(11)과 스파이럴 인덕터(20) 사이에서 기생 용량이나 기생 저항이 발생하는 것을 방지할 수 있는 동시에, 반도체 장치(10C)의 외부기기 장치와 스파이럴 인덕터(20) 사이에서 기생 용량이나 기생 저항이 발생하는 것도 방지할 수 있으며, 따라서 스파이럴 인덕터(20)의 Q값을 높일 수 있게 된다. 따라서 반도체 장치(10C)로서, 높은 Q값을 갖는 마이크로파 모노실릭 집적 회로(MMIC)를 실현할 수 있다.
또 본 실시예에서는 제1유기 절연막(44)을 폴리이미드를 주성분으로 하는 유기 절연재에 의해서 형성하고 있다. 폴리이미드를 주성분으로 하는 유기 절연재는 높은 절연성 및 낮은 유전률(비유전률)을 갖고 있기 때문에, 스파이럴 인덕터(20)의 Q값의 열화를 방지할 수 있다. 또 제1유기 절연막(44)의 재질로서는, 폴리이미드 외에도 에폭시를 주성분으로 하는 유기 절연재를 사용할 수 있다. 에폭시는 폴리이미드 만큼 유전률은 낮지 않으나, 기계적 및 전기적인 안정성은 우수하다.
또 제2유기 절연막(45)은 에폭시 또는 에폭시를 주성분으로 하는 유기 절연재(이하 에폭시 등이라 함)에 의해서 형성되어 있다. 이 구성으로 한 경우, 스파이럴 인덕터(20) 및 기판(11)은 기계적 강도가 우수한 에폭시 등으로 보호되므로 반도체 장치(10G)의 신뢰성을 높일 수 있다. 또 에폭시 등은 높은 절연성을 갖고 있기 때문에 스파이럴 인덕터(20)의 Q값의 열화를 방지할 수 있다.
계속해서 비어(48)의 구성에 대하여 설명하겠다. 비어(48)는 제1유기 절연막(44) 위에 형성된 스파이럴 인덕터(50)와, 기판(11)에 형성된 전극(46)을 무기 절연층(41) 및 제1유기 절연막(44)을 거쳐서 전기적으로 접속한다.
즉 비어(48)는 각 절연층(41, 44)을 개입시켜 스파이럴 인덕터(50)와 전극(46)을 접속하는 층간 배선으로서 기능한다. 이 때문에 무기 절연층(41) 및 제1유기 절연막(44)(제1폴리이미드층(42), 제2폴리이미드층(43))에는, 비어(48)를 형성하기 위한 개구부(41A, 42A, 43A)가 형성되어 있다. 여기서 각 개구부(41A, 42A, 43A)의 대소 관계에 주목한다.
우선 제1유기 절연막(44)을 구성하는 제1폴리이미드층(42)에 형성된 개구부(42A)의 직경(도16에 화살표(L42)로 나타냄)과, 제2폴리이미드층(43)에 형성된 개구부(43A)의 직경(도16에 화살표(L43)로 나타냄)을 비교하면, 개구부(42A)의 직경(L42) 쪽은, 개구부(43A)의 직경(L43)보다 크게 설정되어 있다(L42>L43). 즉 각 폴리이미드층(42, 43)에 형성되는 개구부(42A, 43A)의 직경(L42, L43)은 기판(11)에 대하여 상층으로 될수록 작아지도록 구성되어 있다.
또 최상 위치(제1유기 절연막(44)을 구성하는 다층화된 폴리이미드층 중의 최상 위치)에 위치한 제2폴리이미드층(43)은, 그 하부에 위치되어 있는 무기 절연층(41) 및 제1폴리이미드층(42)을 덮도록 구성되어 있다. 즉 제2폴리이미드층(43)은 무기 절연층(41) 및 제1폴리이미드층(42)을 피복하는 피복부(43B)를 갖고 있고, 이 피복부(43B)는 전극(46) 위에도 형성된 구성으로 되어 있다. 또 이 피복부(43B)에 형성된 개구부(43A)는 이른바 비어(48)의 비어 구멍으로 된다.
또 비어(48)를 형성하기 위해서 제1유기 절연막(44)으로 형성되는 구멍의 직경 치수와, 비어(48)를 형성하기 위해서 무기 절연층(41)에 형성된 개구부(41A)의 직경 치수(도16에 화살표(L41)로 나타냄)를 비교하다.
또 비어(48)를 형성하기 위해서 제1유기 절연막(44)에 형성되는 구멍의 직경 치수라 함은, 본 실시예와 같이 제1유기 절연막(44)이 다층화되어서 복수의 폴리이미드층(42, 43)으로 형성되어 있는 경우에는, 가장 작은 직경의 개구부(본 실시예에서는 개구부(43A)의 직경(L43)을 말한다.
도16에 나타낸 것과 같이, 본 실시예에서는 제1유기 절연막(44)에 형성되는 구멍의 직경 치수 직경(L43)은 개구부(41A)의 직경 치수(L41)보다 작게 설정되어 있다.(L43<L41). 또한 상기와 같이 제2폴리이미드층(43)의 피복부(43B), 개구부(41A)의 형성 위치에 있어서 무기 절연층(41)을 덮는 구성으로 되어 있다.
상기 구성으로 함으로써, 제1유기 절연막(44)을 복수의 폴리이미드층(42, 42)을 적층한 다층 구조로서도 그 표면에 형성되는 계단상의 단차를 최상 위치에 위치한 제2폴리이미드층(43)에 의해서 메울 수 있다. 마찬가지로 무기 절연층(41)과 제1유기 절연막(44) 사이에 형성되는 단차도, 피복부(43B)를 설치함으로써 메워진다.
이 때 비어(48)(층간 배선)로 되는 도전 금속막이 형성되는 구멍의 표면은, 즉 피복부(43B)의 표면은 매끄러운 경사면으로 되므로, 이 피복부(43B)에 비어(48)를 형성하여도 비어(48)의 내부에 응력이 잔류되는 것을 방지할 수 있다(계단상인 경우에는, 각 부에 응력이 발생한다). 따라서 비어(48)에 균열 등이 생기는 일이 없어, 반도체 장치(10G)의 신뢰성을 높일 수 있다. 또 피복부(43B)의 표면은 매끄러운 테이퍼 면으로 되기 때문에, 비어(48)로 되는 금속막을 구멍 내에 확실히 형성할 수 있다.
또 본 실시예에서는 이른바 비어(48)의 비어 구멍(비어(48)과 전극(46)이 전기적으로 접합하는 위치에 있어서의 개구이고, 본 실시예의 경우에는 개구부(43A))의 직경(L43)을 20∼50μm로 설정하고 있다. 이 같이 구성함으로써 반도체 장치(10G)의 소형화를 도모하면서 비어(48)의 임피던스 상승을 억제할 수 있다.
도19는 비어(48)와 전극(46)의 접합위치에 있어서의 오믹 저항값(임피던스치)와, 비어 구멍의 직경과의 관계를 나타내고 있다.동 도면에 나타낸 것과 같이, 비어 구멍의 직경이 커질수록, 오믹 저항값의 상승이 억제되는 것을 알 수 있다. 그러나 비어 구멍의 개구 직경이 20.0μm 미만으로 되면, 오믹 저항값은 60.0mΩ을 초과하므로 바람직하지 않다.
한편 비어 구멍의 개구 직경이 50μm를 초과하면, 이에 수반되어 전극(46)의 면적이 증대되어 반도체 장치(10G)의 소형화를 저해하게 된다. 따라서 비어(48)의 비어 구멍(개구부(43A))의 직경(L43)을 20∼50μm로 설정함으로써, 반도체 장치(10G)의 소형화를 도 모하면서, 비어(48)의 임피던스 상승을 억제할 수 있다.
또 본 실시예의 구성에서는 외부 전극(49)과 스파이럴 인덕터(20)를 접속하는 포스트(21)를 설치하고 있기 때문에, 반도체 장치(10G)의 제조시에는 이 포스트(21)에 의해서 제2유기 절연막(45)의 두께(W1)를 정밀하게 규정할 수 있다. 즉 제2유기 절연막(45)의 두께가 포스트(21)의 높이 이상으로 되는 일은 없으며, 따라서 제2유기 절연막(45)의 두께를 정밀하게 정할 수 있다.
또 상기한 실시예에서는, 제1유기 절연막(44)을 다층 구조로 한 예에 대하여 설명했으나, 제1유기 절연막(44)을 단층 구조로 하여도 좋다. 또 스파이럴 인덕터(20)의 형상도 소용돌이형으로 한정되는 것은 아니며, 다른 형상(예를 들면 4각형상)으로 하여도 좋다.
다음에 본 발명의 제 8실시예에 대하여 설명하겠다.
도20은 제8실시예인 반도체 장치에 설치된 스파이럴 인덕터(50)를 확대하여 나타내고 있다. 본 실시예에서는 스파이럴 인덕터(50)의 내측 단부(54)를 인덕터 중심점(54)에서 엇갈린 위치에 설치한 동시에, 이 내측 단부(52)로부터 인출되는 인출 배선(53)을 중심점(54)을 피해서 형성한 것이다. 환언하면 스파이럴 인덕터(50)의 중심점(54) 근방에는, 스파이럴 인덕터(50)를 구성하는 재배선층(16)이 형성되어 있지 않은 미패턴부를 설치한 구성으로 하고 있다.
본 실시예의 구성으로 함으로써, 스파이럴 인덕터(50)의 소형화와 높은 Q값을 모두 실현할 수 있게 된다. 이 이유에 대하여 도 21 및 도22를 참조하면서 설명하겠다.
도21(a)에 나타낸 스파이럴 인덕터(55)는, 본 실시예에 의한 스파이럴 인덕터(50)와 마찬가지로, 내측 단부를 스파이럴 인덕터(55)의 중심 위치로부터 엇갈린 구성으로 하고 있다. 그러나 인출 배선(53)은 스파이럴 인덕터(55)의 중심 위치를 통하도록 인출된 구성으로 되어 있다.
도21(b)에 나타낸 스파이럴 인덕터(56)는, 도21(a)에 나타낸 스파이럴 인덕터(55)에 대하여 소형화를 도모한 것이다. 즉 도21(a)에 나타낸 스파이럴 인덕터(55)는, 전체의 직경(R1)이 컸기 때문에, 도21(b)에 나타낸 스파이럴 인덕터(56)로는 전체의 직경을 R1보다 작은 R2(R2<R1)로 한 것이다. 다만, 스파이럴 인덕터(56)에 있어서도 인출 배선(53)은 스파이럴 인덕터(56)의 중심 위치를 통하도록 인출된 구성으로 되어 있다.
도21(c)은 도20에 나타낸 본 실시예에 의한 스파이럴 인덕터(50)이다. 이 스파이럴 인덕터(50)의 전체의 직경은, 도21(b)에 나타낸 소형화를 도모한 스파이럴 인덕터(56)의 직경(R2)과 동일하게 설정되어 있다.
도22는 상기한 각 스파이럴 인덕터(65, 56, 50)의 Q값 특성을 나타내고 있다. 동 도면에 부호 A로 나타낸 것이 스파이럴 인덕터(55)(도21(a))의 특성이고, 부호 B로 나타낸 것이 스파이럴 인덕터(56)(도21(8))의 특성이고, 부호 C로 나타낸 것이 본 실시예에 의한 스파이럴 인덕터(50)의 특성이다. 도22에 의해서, 도21(a)에 나타낸 스파이럴 인덕터(55)의 Q값은, 다른 스파이럴 인덕터(50, 56)에 비해서 우수하다는 것을 알 수 있다. 그러나 상기한 바와 같이 스파이럴 인덕터(55)는 직경(R1)이 크기 때문에 이것을 탑재하는 반도체 장치는 대형화되고 만다.
이에 대하여 도21(b)에 나타낸 스파이럴 인덕터(55)는 직경(R2)이 작기 때문에 이를 탑재하는 반도체 장치의 소형화는 도모할 수 있으나, Q값은 다른 스파이럴 인덕터(50, 55)에 비해서 뒤떨어져 있다.
이에 대하여 본 실시예에 의한 스파이럴 인덕터(50)는 상기와 같이 직경(R2)이 작기 때문에 이것을 탑재하는 반도체 장치의 소형화를 도모할 수 있는 동시에, Q값도 상기한 스파이럴 인덕터(55)의 특성과 대략 같은 값으로 되어 있다. 따라서 본 실시예에 의한 스파이럴 인덕터(50)에 의하면, 스파이럴 인덕터(50)의 소형화와 고 Q값을 모두 실현할 수 있게 된다.
이상의 설명에 관하여, 이하의 항을 더 개시한다.
(부기 1) 전자 회로와, 그 전자 회로와 접속되는 외부 접속 단자를 갖는 전 자 장치로서,
상기 전자 회로의 일부의 회로가 회로 형성면 위에 형성된 기판과,
그 회로 형성면 위에 형성된 절연층과,
그 절연층 내 또는 그 절연층 위에, 상기 전자 회로와 상기 외부 접속 단자를 접속하는 배선과 함께 패턴 형성되어 있고, 상기 전자 회로의 일부의 회로를 구성하는 내부 배선을 구비하는 것을 특징으로 하는 전자 장치.
(부기 2) 부기1 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로가 인덕터인 것을 특징으로 하는 전자 장치.
(부기 3) 부기1 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로가 스파이럴 인덕터인 것을 특징으로 하는 전자 장치.
(부기 4) 부기3 기재의 전자 장치에 있어서,
상기 스파이럴 인덕터를 다층으로 형성한 것을 특징으로 하는 전자 장치.
(부기 5) 부기1 내지 4 중의 어느 1항에 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로와 상기 기판의 회로 형성면 위에 형성된 전자 회로와의 접속 위치를, 상기 내부 배선의 내측의 단부 위치에 설정한 것을 특징으로 하는 전자 장치.
(부기 6) 부기1 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로가 안테나인 것을 특징으로 하 는 전자 장치.
(부기 7) 부기1 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로가 인덕터와 안테나인 것을 특징으로 하는 전자 장치.
(부기 8) 부기7 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로로서 스파이럴 인덕터 및 안테나를 형성하고,
그 인덕터와 안테나를 적층 형성하는 동시에, 상기 안테나의 배설 위치가, 상기 회로 형성면에 대하여 상기 인덕터에서 이간된 위치에 있도록 구성한 것을 특징으로 하는 전자 장치.
(부기 9) 부기6 기재의 전자 장치에 있어서,
상기 안테나가 상기 기판의 상기 회로 형성면과 반대측 면에 형성되어 있는 것을 특징으로 하는 전자 장치.
(부기 10) 부기1 내지 9 중의 어느 1항 기재의 전자 장치에 있어서,
상기 내부 배선에 의해서 형성되는 전자 회로와, 상기 기판에 형성되는 전자 회로 사이에 실드층을 형성한 것을 특징으로 하는 전자 장치.
(부기 11) 부기10 기재의 전자 장치에 있어서,
상기 실드층은 메시상으로 되어 있는 것을 특징으로 하는 전자 장치
(부기 12) 부기1 내지 11 중의 어느 1항 기재의 전자 장치에 있어서,
상기 기판에 그 기판과 상기 내부 배선에 의해서 형성되는 전자 회로를 전기 적으로 분리하는 분리층을 형성한 것을 특징으로 하는 전자 장치.
(부기 13) 부기12 기재의 전자 장치에 있어서,
상기 분리층은 상기 기판에 형성된 미세 트렌치에 절연재를 장전하여 되는 구성인 것을 특징으로 하는 전자 장치.
(부기 14) 부기1 내지 13 중의 어느 1항 기재의 전자 장치에 있어서,
상기 전자 회로는 로우 노이즈 앰프인 것을 특징으로 하는 전자 장치.
(부기 15) 부기1 내지 13 중의 어느 1항 기재의 전자 장치에 있어서,
상기 전자 회로는 파워 앰프인 것을 특징으로 하는 전자 장치.
(부기 16) 전자 회로가 형성되는 동시에, 표면에 무기 절연층이 형성된 기판과,
상기 무기 절연층 위에 형성된 제1절연막과, 그 제1절연막 위에 형성된 배선에 의해서 구성되는 인덕터와,
그 제1절연막상에 상기 인덕터를 덮도록 형성된 제2절연막을 갖는 전자 장치로서,
상기 제1절연막의 두께를 9μm 이상으로 하고, 또한 상기 제2절연막의 두께를 55μm 이상으로 한 것을 특징으로 하는 전자 장치.
(부기 17) 부기16 기재의 전자 장치에 있어서,
상기 기판으로서 반도체 기판을 사용한 것을 특징으로 하는 부기1 기재의 전자 장치.
(부기 18) 부기16 또는 17 기재의 전자 장치에 있어서,
상기 제1절연막을 폴리이미드 또는 에폭시를 주성분으로 하는 유기 절연재에 의해서 형성한 것을 특징으로 하는 전자 장치.
(부기 19) 부기16 내지 18 중의 어느 1항 기재의 전자 장치에 있어서,
상기 제2절연막을 에폭시 또는 에폭시를 주성분으로 하는 유기 절연재에 의해서 형성한 것을 특징으로 하는 전자 장치.
(부기 20) 부기16 내지 19 중의 어느 1항 기재의 전자 장치에 있어서, 상기 제1절연막을 단층 구조로 한 것을 특징으로 하는 전자 장치.
(부기 21) 부기16 내지 19 중의 어느 1항 기재의 전자 장치에 있어서,
상기 제1절연막을 다층 구조로 한 것을 특징으로 하는 전자 장치.
(부기 22) 부기21 기재의 전자 장치에 있어서,
상기 제1절연막을 복수 종류의 유기 절연재로 되는 층을 적층하여 다층 구조로 한 것을 특징으로 하는 전자 장치.
(부기 23) 부기16 내지 19 중의 어느 1항 기재의 전자 장치에 있어서,
상기 제1절연막을 복수의 절연층을 적층한 다층 구조로 하는 동시에, 상기 기판에 형성된 전극과 상기 인덕터를 비어에 의해서 접속하는 구성으로 하고,
또한 상기 제1절연막을 구성하는 각 절연층에 형성되는 비어 구멍의 직경 치수가, 상기 기판에 대하여 상층으로 될수록 작아지도록 구성하고,
또한 적어도 최상 위치에 위치한 절연층이 상기 무기 절연층을 덮는 구성으로 한 것을 특징으로 하는 전자 장치.
(부기 24) 부기16 내지 19 중의 어느 1항 기재의 전자 장치에 있어서,
상기 기판에 형성된 전극과 상기 인덕터를 비어에 의해서 접속하는 구성으로 하고,
또한 상기 제1절연막에 형성되는 비어 구멍의 직경 치수가, 상기 무기 절연층에 형성되는 비어 구멍의 직경 치수보다 작아지도록 구성하고,
또한 상기 제1절연막이 상기 무기 절연층을 덮는 구성으로 한 것을 특징으로 하는 전자 장치.
(부기 25) 부기24 기재의 전자 장치에 있어서,
상기 제1절연막에 형성되는 비어 구멍의 직경 치수를 20∼ 50μm로 한 것을 특징으로 하는 전자 장치.
(부기 26) 부기16 내지 25 중의 어느 1항 기재의 전자 장치에 있어서,
외부 접속 단자와 상기 배선을 접속하는 배선 포스트를 설치하고,
또한 상기 제2절연막의 두께가 상기 배선 포스트의 높이에 의해서 규정되는 구성으로 한 것을 특징으로 하는 전자 장치.
상술과 같이 본 발명에 의하면, 다음에 언급하는 여러 가지 효과를 실현할 수 있다.
청구항1 기재의 발명에 의하면, 종래 외부에 부착되어 있었던 패시브 회로 등의 전자 회로를 기판에 형성된 절연층 내에 형성할 수 있기 때문에, 전자 장치의 다기능화를 도모할 수 있어, 전자 장치가 탑재되는 전자 기기 등의 소형화 및 부품 점수의 삭감을 도모할 수 있다.
또 청구항2 기재의 발명에 의하면, 소면적이어서 높은 인덕터값을 실현할 수 있다. 또 스파이럴 인덕터는 절연층 내에 패턴 형성된 내부 배선으로 구성되므로, 용이하게 또한 저가로 형성할 수 있다.
또 청구항3 기재의 발명에 의하면, 내부 배선으로 안테나를 형성함으로써, 이른바 원칩으로 수신기를 구성하는 것이 가능하게 되어, 배선 등에 의한 특성 열화가 적은 신뢰성 높은 소형의 송신기, 수신기, 또는 송수신기를 실현할 수 있다.
또 청구항4 기재의 발명에 의하면, 내부 배선에 의해서 형성되는 전자 회로와 기판에 형성되는 전자 회로가 실드층에 의해서 전기적으로 분리(아이솔레이션)되므로, 양전자 회로간에서 서로 영향을 미치는 것을 방지할 수 있어 신뢰성 높은 전자 장치를 실현할 수 있다.
또 청구항5 기재의 발명에 의하면, 기판과 내부 배선에 의해서 형성되는 전자 회로가 분리층에 의해서 전기적으로 분리되므로, 기판에 의한 영향으로 상기 전자 회로의 Q값에 열화가 생기는 것을 방지할 수 있어, 전자 장치의 신뢰성의 향상을 도모할 수 있다.
또 청구항6 기재의 발명에 의하면, 기판과 인덕터 사이 및 전자 장치의 외부기기·장치 사이에서 기생 용량이나 기생 저항이 발생하는 것을 방지할 수 있기 때문에, 기생 용량이나 기생 저항을 저감할 수 있으며, 따라서 인덕터의 Q값을 높일 수 있다.
또 청구항7 기재의 발명에 의하면, 폴리이미드를 주성분으로 하는 유기 절연재는 높은 절연성 및 낮은 유전률(비유전률)을 갖고 있고, 또 에폭시를 주성분으로 하는 유기 절연재는 높은 절연성을 갖고 있기 때문에 인덕턴스의 Q값의 열화를 방지할 수 있다.
또 청구항8 및 9 기재의 발명에 의하면, 구멍의 내벽에 층간 배선을 형성할 때, 층간 배선으로 되는 금속막을 확실히 형성할 수 있다. 또 구멍의 표면에 층간 배선을 형성하여도, 층간 배선 내에 응력이 잔류되는 일은 없어, 층간 배선 형성 위치에 있어서의 신뢰성의 향상을 도모할 수 있다.
또 청구항10 기재의 발명에 의하면, 전자 장치의 소형화를 도모하면서 층간 배선의 임피던스 상승을 억제할 수 있다.

Claims (10)

  1. 전자 회로와 그 전자 회로와 접속되는 외부 접속 단자를 갖는 전자 장치로서,
    상기 전자 회로의 일부의 회로가 회로 형성면 위에 형성된 기판과,
    그 회로 형성면 위에 형성된 절연층과,
    그 절연층 내 또는 그 절연층 위에, 상기 전자 회로와 상기 외부 접속 단자를 접속하는 배선과 함께 패턴 형성되어 있고, 상기 전자 회로의 일부의 회로를 구성하는 내부 배선을 구비하고,
    상기 절연층은 제1절연막과 제2절연막으로 구성되며,
    상기 제1절연막의 두께를 9㎛ 이상으로 하고, 또한 상기 제2절연막의 두께를 55㎛ 이상으로 한 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서,
    상기 내부 배선에 의해서 형성되는 전자 회로가 스파이럴 인덕터임을 특징으로 하는 전자 장치.
  3. 제1항에 있어서,
    상기 내부 배선에 의해서 형성되는 전자 회로가 안테나임을 특징으로 하는 전자 장치.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 내부 배선에 의해서 형성되는 전자 회로와, 상기 기판에 형성되는 전자 회로 사이에, 실드층을 형성한 것을 특징으로 하는 전자 장치.
  5. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 기판에 그 기판과 상기 내부 배선에 의해서 형성되는 전자 회로를 전기적으로 분리하는 분리층을 형성한 것을 특징으로 하는 전자 장치.
  6. 전자 회로가 형성되는 동시에, 표면에 무기 절연층이 형성된 기판과,
    상기 무기 절연층 위에 형성된 제1절연막과,
    그 제1절연막 위에 형성된 배선에 의해서 구성되는 인덕터와,
    그 제1절연막 위에 상기 인덕터를 덮도록 형성된 제2절연막을 갖는 전자 장치로서,
    상기 제1절연막의 두께를 9μm 이상으로 하고, 또한 상기 제2절연막의 두께를 55μm 이상으로 한 것을 특징으로 하는 전자 장치.
  7. 제6항에 있어서,
    상기 제1절연막을 폴리이미드 또는 에폭시로 이루어진 유기 절연재에 의해서 형성한 것을 특징으로 하는 전자 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 제1절연막을 복수의 절연층을 적층한 다층 구조로 하는 동시에, 상기 기판에 형성된 전극과 상기 인덕터를 층간 배선에 의해서 접속하는 구성으로 하고,
    또한 상기 제1절연막을 구성하는 각 절연층에 형성되는 층간 배선이 설치되는 구멍의 직경 치수가, 상기 기판에 대하여 상층으로 될수록 작아지도록 구성하고,
    또한 적어도 최상 위치에 위치한 절연층이 상기 무기 절연층을 덮는 구성으로 한 것을 특징으로 하는 전자 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 기판에 형성된 전극과 상기 인덕터를 층간 배선에 의해서 접속하는 구성으로 하고,
    또한 상기 제1절연막에 형성되는 층간 배선이 설치되는 구멍의 직경 치수가, 상기 무기 절연층에 형성되는 비어 구멍의 직경 치수보다 작아지도록 구성하고,
    또한 상기 제1절연막이 상기 무기 절연층을 덮는 구성으로 한 것을 특징으로 하는 전자 장치.
  10. 제9항에 있어서,
    상기 제1절연막에 형성되는 층간 배선이 설치되는 구멍의 직경 치수를 20∼50μm로 한 것을 특징으로 하는 전자 장치.
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