KR100813096B1

KR100813096B1 - 선형성이 향상된 증폭회로

Info

Publication number: KR100813096B1
Application number: KR1020050075048A
Authority: KR
Inventors: 김태욱; 김본기; 이귀로
Original assignee: 인티그런트 테크놀로지즈(주)
Priority date: 2005-08-17
Filing date: 2005-08-17
Publication date: 2008-03-17
Anticipated expiration: 2025-08-17
Also published as: CN100547909C; JP2007053762A; KR20070020794A; CN1941612A; US20070200631A1; EP1755215A2; US7362183B2; EP1755215A3; EP1755215A9

Abstract

본 발명은 증폭회로에 관한 것으로, 더욱 상세하게는 입력단에 높은 전압이 인가되는 증폭회로에 궤환-회로(feedback-circuit)를 부가하여 선형성을 향상시키는 증폭회로에 관한 것이다.

본 발명에 따른 선형성이 향상된 증폭회로는 MGTR(Multiple Gated Transistor)을 구성하는 주 트랜지스터와 조 트랜지스터, 상기 주 트랜지스터가 포화영역에서 동작하도록 바이어스를 인가하는 주 트랜지스터 바이어스부, 상기 보조 트랜지스터가 서브문턱영역에서 동작하도록 바이어스를 인가하는 보조 트랜지스터 바이어스부를 포함하고, 상기 주 트랜지스터의 제1 단자와 상기 보조 트랜지스터의 제4 단자는 입력단에 전기적으로 접속된 증폭부와, 제7 단자에 인가되는 전압에 따라 제8 단자로부터 제9 단자로 흐르는 전류가 변하는 출력 트랜지스터를 포함하고, 상기 제9 단자는 상기 제2 단자와 상기 제5 단자에 전기적으로 공통 접속된 출력부 및 상기 입력단과 상기 출력부의 출력단의 사이에 설치된 피드백 저항을 포함하는 병렬 피드백부를 포함한다.

MGTR, 선형성, 트랜지스터, 증폭기, 고입력 전압

Description

선형성이 향상된 증폭회로{AMPLIFIER CIRCUIT WHICH IS IMPROVED LINEARITY AND FREQUENCY BAND}

도 1은 종래의 증폭회로를 도시한 것이다.

도 2는 MGTR(Multiple Gated Transistor)에 피드백-루프(feed-back loop)를 부가한 본 발명에 따른 증폭회로를 설명하기 위한 개략도이다.

도 3a는 본 발명에 따른 증폭회로의 제1 실시예를 도시한 회로도이다.

도 3b은 도 3a에 도시된 증폭회로에 피드백 증폭기가 포함된 제1 실시예의 변형예를 도시한 것이다.

도 4a는 본 발명에 따른 증폭회로의 제2 실시예를 도시한 회로도이다.

도 4b는 도 4a에 도시된 증폭회로에 피드백 증폭기가 포함된 제2 실시예의 변형예를 도시한 것이다.

도 5는 본 발명에 따른 증폭회로의 제3 실시예를 도시한 것이다.

<도면의 주요 부분에 관한 부호의 설명>

310, 410 : 증폭부

321, 421 : 주 트랜지스터 바이어스부

322, 422 : 보조 트랜지스터 바이어스부

320 : 직렬 피드백부

420 : 병렬 피드백부

본 발명은 증폭회로에 관한 것으로, 더욱 상세하게는 선형성을 향상시키는 증폭회로에 관한 것이다.

도 1은 종래의 증폭회로를 도시한 것이다.

도 1에 도시된 바와 같이, 종래의 증폭회로는 트랜지스터(MN1) 및 저항(R1)를 포함하여 구성된다.

트랜지스터(MN1)의 소오스(source)단자는 접지되고, 게이트(gate)단자는 입력단에 접속되고, 드레인단자는 저항(R1) 및 출력단과 접속된다.

삭제

이와 같이, 트랜지스터(MN1)의 게이트단자에 인가되는 입력 신호를 증폭하여 출력하는 종래의 증폭회로에 따르면 다음과 같은 문제점이 있다.

즉, 종래의 증폭회로에 1) 낮은 입력전압을 인가하면, 3차 하모닉의 영향으로 선형성 특성이 저하되며, 2) 높은 입력전압을 인가하면, 5차 및 7차와 같은 고차 하모닉(harmonic)에 의한 IMD(Intermodulation Distortion)성분이 추가로 발생하기 때문에 선형성 특성이 저하된다.

이러한 문제점을 해결하기 위한 본 발명은 선형성이 개선된 증폭회로를 제공하는 것을 기술적 과제로 한다.

삭제

이러한 기술적 과제를 해결하기 위한 본 발명에 따른 선형성이 향상된 증폭회로는 제어단자인 제1 단자에 인가되는 전압에 따라 제2 단자로부터 제3 단자로 흐르는 전류가 변하는 주 트랜지스터, 제어단자인 제4단자에 인가되는 전압에 따라 제5 단자로부터 제6 단자로 흐르는 전류가 변하는 보조 트랜지스터, 상기 주 트랜지스터가 포화영역에서 동작하도록 바이어스를 인가하는 주 트랜지스터 바이어스부, 상기 보조 트랜지스터가 서브문턱영역에서 동작하도록 바이어스를 인가하는 보조 트랜지스터 바이어스부를 포함하고, 상기 주 트랜지스터의 제1 단자와 상기 보조 트랜지스터의 제4 단자는 입력단에 전기적으로 접속된 증폭부와, 상기 제3 단자와 기저 전압원 사이에 설치된 제1 피드백 저항과 상기 제6 단자와 기저 전압원 사이에 설치된 제2 피드백 저항을 포함하는 직렬 피드백부를 포함한다.

여기서, 상기 주 트랜지스터와 보조 트랜지스터는 트랜스컨덕턴스 값이 서로 다른 것이 바람직하다.

여기서, 상기 입력단과 상기 제1 단자 사이에 설치되어 상기 제1 단자에 인가되는 직류전압을 차단하는 제1 커패시터 및 상기 입력단과 상기 제4 단자 사이에 설치되어 상기 제4 단자에 인가되는 직류전압을 차단하는 제2 커패시터를 더 포함하는 것이 바람직하다.

여기서, 제어단자인 제7 단자에 인가되는 전압에 따라 제8 단자로부터 제9 단자로 흐르는 전류가 변하는 출력 트랜지스터를 포함하는 출력부를 더 포함하고, 상기 제9 단자는 상기 제2 단자와 상기 제5 단자에 전기적으로 공통 접속되는 것이 바람직하다.

여기서, 상기 출력 트랜지스터의 제7단자와 제9 단자 사이에 설치된 피드백 증폭기를 더 포함하는 것이 바람직하다.

또한, 본 발명에 따른 선형성이 향상된 증폭회로는 제어단자인 제1 단자에 인가되는 전압에 따라 제2 단자로부터 제3 단자로 흐르는 전류가 변하는 주 트랜지스터, 제어단자인 제4단자에 인가되는 전압에 따라 제5 단자로부터 제6 단자로 흐르는 전류가 변하는 보조 트랜지스터, 상기 주 트랜지스터가 포화영역에서 동작하도록 바이어스를 인가하는 주 트랜지스터 바이어스부, 상기 보조 트랜지스터가 서브문턱영역에서 동작하도록 바이어스를 인가하는 보조 트랜지스터 바이어스부를 포함하고, 상기 주 트랜지스터의 제1 단자와 상기 보조 트랜지스터의 제4 단자는 입력단에 전기적으로 접속된 증폭부와, 제7 단자에 인가되는 전압에 따라 제8 단자로부터 제9 단자로 흐르는 전류가 변하는 출력 트랜지스터를 포함하고, 상기 제9 단자는 상기 제2 단자와 상기 제5 단자에 전기적으로 공통 접속된 출력부 및 상기 입력단과 상기 출력부의 출력단의 사이에 설치된 피드백 저항을 포함하는 병렬 피드백부를 포함하고, 상기 주 트랜지스터와 상기 보조 트랜지스터의 결합으로 인하여 MGTR(Multiple Gated Transistor)이 구성된다.

삭제

여기서, 상기 출력 트랜지스터의 제7 단자와 제9 단자의 사이에 설치된 피드백 증폭기를 더 포함하는 것이 바람직하다.
또한, 본 발명에 따른 선형성이 향상된 증폭회로는 일단이 하이 레벨의 전압원에 전기적으로 연결된 저항, 상기 저항의 타단과 로우 레벨의 전압원 사이에 캐스코드 연결된 캐스코드 트랜지스터와 드라이버 트랜지스터, 일단이 상기 저항의 타단에 전기적으로 연결된 커패시터를 포함하고, 상기 드라이버 트랜지스터의 제어단자에 인가되는 입력 신호를 증폭하여 출력하는 프리-증폭부 및 제어단자인 제1 단자에 인가되는 전압에 따라 제2 단자로부터 제3 단자로 흐르는 전류가 변하는 주 트랜지스터, 제어단자인 제4 단자에 인가되는 전압에 따라 제5 단자로부터 제6 단자로 흐르는 전류가 변하는 보조 트랜지스터, 상기 주 트랜지스터가 포화영역에서 동작하도록 바이어스를 인가하는 주 트랜지스터 바이어스부, 상기 보조 트랜지스터가 서브문턱영역에서 동작하도록 바이어스를 인가하는 보조 트랜지스터 바이어스부를 포함하는 증폭부와, 상기 제3 단자와 기저 전압원 사이에 설치된 제1 피드백 저항과 상기 제6 단자와 기저 전압원 사이에 설치된 제2 피드백 저항을 포함하는 직렬 피드백부를 포함하고, 상기 증폭부에 포함된 상기 주 트랜지스터의 제1 단자와 상기 보조 트랜지스터의 제4 단자는 상기 프리- 증폭부에 포함된 커패시터의 타단에 전기적으로 연결된 포스트-증폭부를 포함한다.
여기서, 상기 포스트-증폭부에 포함된 주 트랜지스터와 보조 트랜지스터는 트랜스컨덕턴스 값이 서로 다른 것이 바람직하다.
여기서, 상기 포스트-증폭부는 상기 프리-증폭부에 포함된 커패시터의 타단과 상기 포스트-증폭부에 포함된 주 트랜지스터의 제1 단자 사이에 설치되어 상기 제1 단자에 인가되는 직류전압을 차단하는 제1 커패시터 및 상기 프리-증폭부에 포함된 커패시터의 타단과 상기 포스트-증폭부에 포함된 보조 트랜지스터의 제4 단자 사이에 설치되어 상기 제4 단자에 인가되는 직류전압을 차단하는 제2 커패시터를 더 포함하는 것이 바람직하다.
여기서, 상기 포스트-증폭부는 제어단자인 제7 단자에 인가되는 전압에 따라 제8 단자로부터 제9 단자로 흐르는 전류가 변하는 출력 트랜지스터를 포함하는 출력부를 더 포함하고, 상기 제9 단자는 상기 제2 단자와 상기 제5 단자에 전기적으로 공통 접속되는 것이 바람직하다.

삭제

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2에 도시된 바와 같이, MGTR의 출력단의 신호는 피드백-루프를 통하여 MGTR의 입력단으로 인가된다.

이러한 구성에 의해, MGTR의 총 이득은 감소하지만, 선형성은 증가된다.

여기서, 피드백 루프는 병렬 피드백 루프 또는 직렬 피드백 루프로 구성될 수 있다.

직렬 피드백 루프에 대한 실시예는 도 3a 및 도 3b에서 자세히 설명하고, 병렬 피드백 루프에 대한 실시예는 도 4a 및 도 4b에서 자세히 설명한다.
한편 도면에 도시된 바와 같이, 본 출원인은 본 발명의 실시예들에 포함된 트랜지스터의 예로 설명의 편의상 엔모스 전계효과트랜지스터를 예로 들었다. 이와 관련한 용어를 먼저 정리한다.
본 발명의 실시예들에 포함된 트랜지스터가 엔모스 전계효과트랜지스터인 경우, 주 트랜지스터의 제1, 제2, 제3 단자는 각각 주 트랜지스터의 게이트단자, 드레인단자, 소오스단자이고, 보조 트랜지스터의 제4, 제5, 제6 단자는 각각 보조 트랜지스터의 게이트단자, 드레인단자, 소오스단자이고, 출력 트랜지스터의 제7, 제8, 제9 단자는 각각 출력 트랜지스터의 게이트단자, 드레인단자, 소오스단자이다.

도 3a에 도시된 바와 같이, 증폭회로는 증폭부(310), 직렬 피드백부(320), 및 출력부(330)를 포함한다.

삭제

증폭부(310)는 주 트랜지스터(MN31), 보조 트랜지스터(MN32), 제1 커패시터(C31), 제2 커패시터(C32), 주 트랜지스터 바이어스부(321), 보조 트랜지스터 바이어스부(322)를 포함한다.

주 트랜지스터 바이어스부(321)는 제1 바이어스 저항(Rb31)을 포함한다.

보조 트랜지스터 바이어스부(322)는 제2 바이어스 저항(Rb32)을 포함한다.

직렬 피드백부(320)는 제1 및 제2 피드백 저항(R31, R32)을 포함하고, 출력부(330)는 출력 저항(Rout) 및 출력 트랜지스터(MNout)를 포함한다.

삭제

입력단(IN)은 제1 커패시터(C31)과 제2 커패시터(C32)의 일단에 각각 접속된다.

제1 커패시터(C31)의 타단은 주 트랜지스터(MN31)의 게이트단자와 제1 바이어스 저항(Rb31)의 일단에 접속된다.

제2 커패시터(C32)의 타단은 보조 트랜지스터(MN32)의 게이트단자와 제2 바이어스 저항(Rb32)의 일단에 접속된다.

주 트랜지스터(MN31)의 소오스단자는 제1 피드백 저항(R31)의 일단에 접속된다.

보조 트랜지스터(MN32)의 소오스단자는 제2 피드백 저항(R32)의 일단에 접속된다.

주 트랜지스터(MN31)의 드레인단자와 보조 트랜지스터(MN32)의 드레인단자는 공통으로 출력 트랜지스터(MNout)의 소오스단자에 접속된다.

출력 트랜지스터(MNout)의 드레인단자는 출력단(OUT)과 출력 저항(Rout)의 일단에 각각 공통으로 접속된다.

삭제

제1 커패시터(C31)는 입력단(IN)으로부터 주 트랜지스터(MN31)의 게이트단자에 인가되는 신호 성분 중 직류 성분만을 차단하는 직류차단(DC-Blocking)의 역할을 한다.

삭제

제2 커패시터(C32)는 입력단(IN)으로부터 보조 트랜지스터(MN32)의 게이트단자에 인가되는 신호 성분 중 직류 성분만을 차단하는 직류차단(DC-Blocking)의 역할을 한다.

주 트랜지스터(MN31)와 보조 트랜지스터(MN32)는 서로 병렬로 접속되어 MGTR회로를 구성한다.

보조 트랜지스터(MN32)의 특성은 주 트랜지스터(MN31)의 특성과 상이할 수 있다. 특히, 보조 트랜지스터(MN32)의 트랜스컨덕턴스 특성의 경우 주 트랜지스터(MN31)에서 발생하는 IMD3를 감소시키기 위하여 주 트랜지스터(MN31)의 트랜스컨덕턴스 특성과 서로 상이하도록 할 수 있다.

예를 들면, 주 트랜지스터(MN31)는 포화영역에서 동작하고, 보조 트랜지스터(MN32)는 서브문턱영역에서 동작하도록 서로 다른 트랜스컨덕턴스 특성을 갖도록 한다.

제1 바이어스 전압(Vb31)은 주 트랜지스터(MN31)가 포화영역에서 동작하도록 제1 바이어스 저항(Rb31)의 타단에 인가된다. 제2 바이어스 전압(Vb32)은 보조 트랜지스터(MN32)가 서브문턱영역에서 동작하도록 제2 바이어스 저항(Rb32)의 타단에 인가된다. 여기서, 제2 바이어스 전압(Vb32)은 제1 바이어스 전압(Vb31)과 오프셋 전압(Vos)과의 차에 해당하는 전압(Vb31-Vos)일 수 있다.

삭제

제1 피드백 저항(R31)은 주 트랜지스터(MN31)의 소오스단자에 접속되어 직렬-피드백 회로를 구성하고, 감쇄(degeneration)회로 역할을 수행한다. 제2 피드백 저항(R32)은 보조 트랜지스터(MN32)의 소오스단자에 접속되어 직렬-피드백 회로를 구성하고, 감쇄회로 역할을 수행한다.

삭제

출력 트랜지스터(MNout)의 드레인단자는 출력단(OUT)과 출력 저항(Rout)에 각각 공통으로 접속되고, 출력 트랜지스터(MNout)의 소오스단자는 주 트랜지스터(MN31)의 드레인단자와 보조 트랜지스터(MN32)의 드레인단자에 각각 공통으로 접속된다.

출력 트랜지스터(MNout)의 게이트단자에는 바이어스 전압(Vbias_out)이 인가된다. 이러한 출력 트랜지스터(MNout)는 증폭부(310)의 입력단(IN)과 출력단(OUT)을 회로적으로 분리하고, 입력단(IN)과 출력단(OUT) 간의 신호 간섭을 줄인다.

결국, 본 발명은 트랜지스터(MN31, MN32)의 소오스단자에 각각 저항(R31, R32)을 접속하여 각각 직렬-피드백 루프를 구성하고, 전술한 직렬-피드백 루프에 의하여 이득을 낮추는 것으로 고차 하모닉 성분들(5차, 7차)이 증폭되는 양이 줄어들어 선형성을 높이는 것으로 MGTR의 선형성 개선이 고전압에서도 여전히 효과를 발휘할 수 있도록 직렬-피드백 루프를 구성하는 것이다.

도 3b에 도시된 바와 같이, 증폭회로는 증폭부(310), 직렬 피드백부(320) 및 출력부(330)를 포함한다. 도 3b의 증폭부(310), 피드백부(320)는 도 3a의 증폭부와 피드백부와 동일하므로 도 3a의 설명으로 대치하기로 하고, 여기서는 출력부(330)에 대해서만 설명하기로 한다.

삭제

출력부(330)는 출력 저항(Rout), 출력 트랜지스터(MNout) 및 피드백 증폭기(311)를 포함한다. 출력 트랜지스터(MNout)의 드레인단자는 출력단(OUT)과 출력 저항(Rout)의 일단에 공통으로 접속된다. 피드백 증폭기(311)의 입력단은 출력 트랜지스터(MNout)의 소오스단자에 접속되고, 피드백 증폭기(311)의 출력단은 출력 트랜지스터(MNout)의 게이트단자에 접속된다.
피드백 증폭기(311)에 의해 출력 트랜지스터(MNout)의 게이트단자에서의 입력 임피던스를 감소시킬 수 있다. 따라서, 트랜지스터(MN31, MN32)의 드레인단자에서 발생하는 하모닉 피드백 영향이 감소되고, 전체적으로 2~3dB 정도 선형성이 개선된다.

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본 발명의 제1 실시예의 변형예에 따른 구성에 의해, 고차 하모닉 성분들(5차, 7차)이 증폭되는 양이 감소되고, 피드백 증폭기에 의해 게이트단자 드레인단자 간의 피드백을 감소되어 선형성을 높일 수 있다.

삭제

도 4a에 도시된 바와 같이, 증폭회로는 증폭부(410), 병렬 피드백부(420) 및 출력부(430)를 포함한다.

삭제

증폭부(410)는 주 트랜지스터(MN41), 보조 트랜지스터(MN42), 제1 커패시터(C41), 제2 커패시터(C42), 주 트랜지스터 바이어스부(421), 보조 트랜지스터 바이어스부(422)를 포함한다. 주 트랜지스터 바이어스부(421)는 제1 바이어스 저항(Rb41)을 포함하고, 보조 트랜지스터 바이어스부(422)는 제2 바이어스 저항(Rb42)을 포함한다.

출력부(430)는 출력 저항(Rout) 및 출력 트랜지스터(MNout)를 포함한다.

삭제

병렬 피드백부(420)는 피드백 저항(Rfb)을 포함하고, MGTR에서 피드백 루프를 구성한다.

삭제

입력단(IN)은 제1 커패시터(C41)과 제2 커패시터(C42)의 일단에 각각 접속된 다.

제1 커패시터(C41)의 타단은 주 트랜지스터(MN41)의 게이트단자와 제1 바이어스 저항(Rb41)의 일단에 접속된다.

제2 커패시터(C42)의 타단은 보조 트랜지스터(MN42)의 게이트단자와 제2 바이어스 저항(Rb42)의 일단에 접속된다.

주 트랜지스터(MN41)의 드레인단자와 보조 트랜지스터(MN42)의 드레인단자는 공통으로 출력 트랜지스터(MNout)의 소오스단자에 접속된다.

출력 트랜지스터(MNout)의 드레인단자는 피드백 저항(Rfb), 출력 저항(Rout) 및 출력단(OUT)의 일단과 각각 공통으로 접속된다.

피드백 저항(Rfb)의 타단은 입력단(IN)에 접속된다.

삭제

제1 커패시터(C41)와 제2 커패시터(C42)는 각각 입력단(IN)으로부터 주 트랜지스터(MN41)와 보조 트랜지스터(MN42)의 게이트단자에 인가되는 신호 성분 중 직류 성분만을 차단하는 직류차단(DC-Blocking)의 역할을 한다.

삭제

주 트랜지스터(MN41)와 보조 트랜지스터(MN42)는 서로 커플 되어 병렬로 접속되는 것으로 MGTR를 구성한다.

증폭부(410)와 출력부(430)는 도 3a의 증폭부(310)와 출력부(330)와 동일하므로 도 3a의 설명으로 대치하기로 한다.
병렬 피드백부(420)의 피드백 저항(Rfb)은 출력단(OUT)과 입력단(IN)의 사이에 접속되어 출력단(OUT)의 출력 신호를 피드백 한다.
본 발명의 제2 실시예에 따른 구성에 의해, 고차 하모닉 성분들(5차, 7차)이 증폭되는 양이 감소되어 선형성을 높일 수 있다.

삭제

도 4b에 도시된 바와 같이, 증폭회로는 증폭부(410), 병렬 피드백부(420) 및 출력부(430)를 포함한다. 도 4b의 증폭부(410), 피드백부(420)는 도 4a의 증폭부와 피드백부와 동일하므로 도 4a의 설명으로 대치하기로 하고, 여기서는 출력부(430)에 대해서만 설명하기로 한다.

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출력부(430)에서 피드백 증폭기(411)의 입력단은 출력 트랜지스터(MNout)의 소오스단자에 접속되고, 피드백 증폭기(411)의 출력단은 출력 트랜지스터(MNout)의 게이트단자에 접속된다.
피드백 증폭기(411)에 의해 출력 트랜지스터(MNout)의 게이트단자에서의 입력 임피던스를 감소시킬 수 있다. 따라서, 트랜지스터(MN41, MN42)의 드레인단자에서 발생하는 하모닉 피드백 영향이 감소되고, 전체적으로 2~3dB 정도 선형성이 개선된다.
본 발명에 제2 실시예의 변형예에 따른 구성에 의해, 고차 하모닉 성분들(5차, 7차)이 증폭되는 양이 감소되고, 피드백 증폭기에 의해 게이트단자와 드레인단자 간의 피드백을 감소되어 선형성을 높일 수 있다.

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도 5는 본 발명의 제3 실시예에 따른 증폭회로를 도시한 것이다.

도 5에 도시된 바와 같이, 증폭회로는 프리(free)-증폭부(510) 및 포스트(post)-증폭부(520)을 포함한다. 도 5에 도시된 포스트-증폭부(520)은 도 3a에 도시된 종폭회로와 동일하므로 도 3a의 설명으로 대치하기로 한다.

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프리-증폭부(510)는 드라이버 트랜지스터(MNda), 캐스코드 트랜지스터(MNdc), 저항(Rd) 및 커패시터(Cd)를 포함한다.
입력단(IN)은 드라이버 트랜지스터(MNda)의 게이트단자에 접속된다. 드라이버 트랜지스터(MNda)의 소오스단자는 접지되고, 드레인단자는 캐스코드 트랜지스터(MNdc)의 소오스단자와 접속된다. 캐스코드 트랜지스터(MNdc)의 드레인단자는 저항(Rd)의 타단과 커패시터(Cd)의 일단에 각각 공통으로 접속된다. 커패시터(Cd)의 타단은 포스트-증폭부(520)의 제1 커패시터(C51)의 일단과 제2 커패시터(C52)의 일단에 각각 접속된다.
프리-증폭부(510)는 드라이버 트랜지스터(MNda)와 캐스코드 트랜지스터(MNdc)가 캐스코드 구조로 연결되어 입력단(IN)으로 인가된 신호를 증폭하여 포스트-증폭부(520)의 제1 커패시터(C51)의 일단과 제2 커패시터(C52)의 일단으로 출력한다.
본 발명의 제3 실시예에 따른 구성에 의해 고차 하모닉 성분들(5차, 7차)이 증폭되는 양이 감소시키고, 높은 증폭 이득을 갖는 프리-증폭부(510)를 이용하여 고이득, 고선형성 특성이 있는 증폭회로를 구성할 수 있다.

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이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

상술한 본 발명의 구성에 따르면, 높은 선형성을 갖는 증폭회로를 구현할 수 있다.

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Claims

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제어단자인 제1 단자에 인가되는 전압에 따라 제2 단자로부터 제3 단자로 흐르는 전류가 변하는 주 트랜지스터, 제어단자인 제4단자에 인가되는 전압에 따라 제5 단자로부터 제6 단자로 흐르는 전류가 변하는 보조 트랜지스터, 상기 주 트랜지스터가 포화영역에서 동작하도록 바이어스를 인가하는 주 트랜지스터 바이어스부, 상기 보조 트랜지스터가 서브문턱영역에서 동작하도록 바이어스를 인가하는 보조 트랜지스터 바이어스부를 포함하고, 상기 주 트랜지스터의 제1 단자와 상기 보조 트랜지스터의 제4 단자는 입력단에 전기적으로 접속된 증폭부;

제7 단자에 인가되는 전압에 따라 제8 단자로부터 제9 단자로 흐르는 전류가 변하는 출력 트랜지스터를 포함하고, 상기 제9 단자는 상기 제2 단자와 상기 제5 단자에 전기적으로 공통 접속된 출력부; 및

상기 입력단과 상기 출력부의 출력단의 사이에 설치된 피드백 저항을 포함하는 병렬 피드백부를 포함하고,

상기 주 트랜지스터와 상기 보조 트랜지스터의 결합으로 인하여 MGTR(Multiple Gated Transistor)이 구성되는, 선형성이 향상된 증폭회로.
제6항에 있어서,

상기 주 트랜지스터와 보조 트랜지스터는 트랜스컨덕턴스 값이 서로 다른, 선형성이 향상된 증폭회로.
제6항에 있어서,

상기 입력단과 상기 제1 단자 사이에 설치되어 상기 제1 단자에 인가되는 직류전압을 차단하는 제1 커패시터; 및

상기 입력단과 상기 제4 단자 사이에 설치되어 상기 제4 단자에 인가되는 직류전압을 차단하는 제2 커패시터;

를 더 포함하는, 선형성이 향상된 증폭회로.
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제6항에 있어서,

상기 출력 트랜지스터의 제7 단자와 제9 단자의 사이에 설치된 피드백 증폭기를 더 포함하는, 선형성이 향상된 증폭회로.
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