JP2000124741A

JP2000124741A - 増幅回路

Info

Publication number: JP2000124741A
Application number: JP10296987A
Authority: JP
Inventors: Sunao Mizunaga; 直水永
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1998-10-19
Filing date: 1998-10-19
Publication date: 2000-04-28
Also published as: US6281754B1

Abstract

(57)【要約】【課題】ノイズによる発振が防止された増幅回路を提
供する。【解決手段】増幅回路１の入力端子ｉｎは，増幅トラ
ンジスタＴｒのベース端子に接続されるとともに，第１
配線Ｌ１−１を介してキャパシタＣ１の一方の端子に接
続されている。出力端子ｏｕｔは，増幅トランジスタの
コレクタ端子に接続されるとともに，第２配線Ｌ１−２
を介してキャパシタの他方の端子に接続され，さらに
は，負荷抵抗ＲＬＤを介して電源Ｖｃｃに接続されてい
る。増幅トランジスタのエミッタ端子は，帰還抵抗ＲＥ
を介して第２の電源としてのグランドＧＮＤに接続され
ている。キャパシタの他方の端子と増幅トランジスタの
コレクタ端子を接続する第２配線は，ウェハをダイシン
グしチップ化する際の基準となる切断線，いわゆるグリ
ッド・ラインＧＬと交差するように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，増幅回路に関する
ものである。

【０００２】

【従来の技術】アナログ信号を処理する半導体集積回路
（以下，「ＩＣ」という。）には，多くの場合，増幅回
路が備えられている。そして，使用目的に合わせて種々
の増幅回路が開発されており，中でもエミッタ接地型の
増幅回路は，最も単純な回路構成で実現されるもののひ
とつである。図８に従来のエミッタ接地型の増幅回路１
０１を示す。

【０００３】増幅回路１０１の入力端子ｉｎは，増幅ト
ランジスタＴｒのベース端子に接続されている。出力端
子ｏｕｔは，増幅トランジスタＴｒのコレクタ端子に接
続されるとともに，負荷抵抗ＲＬＤを介して電源Ｖｃｃ
に接続されている。増幅トランジスタＴｒのエミッタ端
子は，帰還抵抗ＲＥを介してグランドＧＮＤに接続され
ている。

【０００４】かかる増幅回路１０１は，入力電圧ｅｉに
よってベース端子に流れ込むベース電流ｉｂをｈｆｅ
（増幅トランジスタＴｒの電流増幅率）倍し，コレクタ
端子にコレクタ電流ｉｃ（＝ｈｆｅ×ｉｂ）を流すもの
である。そして，電源Ｖｃｃの電圧からコレクタ電流ｉ
ｃと負荷抵抗ＲＬＤの積（ｉｃ×ＲＬＤ）を引いた値を
出力電圧ｅｏとして出力するものである。なお，帰還抵
抗ＲＥは，出力端子ｏｕｔに接続される回路に負荷変動
が生じた場合や環境温度に変動が生じた場合に，コレク
タ電流ｉｃを安定化させるように機能するものである。

【０００５】ところで，ＩＣの製造工程には，生産にお
けるスループットの向上，信頼性の確保，チップの良品
／不良品の選別等を目的とする検査工程が含まれる。一
般的に，ＩＣの電気的特性を測定するために，ＩＣに対
してプローブテストが実施されている。このプローブテ
ストは，ＩＣが形成されたウェハのボンディングパッド
上にプローブ針を当てることによってＩＣの電気的特性
を測定するものである。

【０００６】

【発明が解決しようとする課題】しかしながら，ＩＣに
対してプローブテストを行った場合，テスト装置に存在
する寄生容量成分等の影響によって，ＩＣに対してノイ
ズが侵入するおそれがある。特に，増幅回路１０１等の
増幅回路が備えられたＩＣについては，ノイズによって
この増幅回路が発振してしまう場合があった。増幅回路
の発振は，ＩＣのいわゆる誤動作であり，このため，従
来，増幅回路が備えられたＩＣについて，プローブテス
トによって正確に電気的特性を得ることが困難な場合も
多かった。

【０００７】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，ノイズによる発振が防
止された，すなわち耐ノイズ性が向上した増幅回路を提
供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に，本発明の第１の観点によれば，ウェハ上に形成され
た増幅回路が提供される。そして，この増幅回路は，請
求項１に記載のように，入力信号に基づき，増幅信号を
出力する増幅トランジスタと，所定の周波数帯域にある
入力信号に対する増幅トランジスタの利得を低下させる
ことが可能な利得調整部と，利得調整部をイネーブルま
たはディスエーブルのいずれかに切り替えることが可能
な利得調整部切替部とを備えたことを特徴としている。

【０００９】かかる構成によれば，所定の周波数以上の
周波数を有する入力信号に対して，増幅トランジスタの
利得を０ｄＢ以下とすることが可能となる。例えば，高
周波数の外来ノイズによって，増幅トランジスタにおい
てポジティブフィードバックが生じた場合であっても，
増幅トランジスタの利得を０ｄＢとすることで，増幅回
路の発振を防止することが可能となる。さらに，増幅ト
ランジスタの利得を調整する利得調整部は，利得調整部
切替部によって，イネーブルまたはディスエーブルに切
り替えられるため，ポジティブフィードバックが生じや
すい期間，例えば，増幅回路についてのプローブテスト
が行われる期間のみ増幅回路の利得を低下させることが
可能となる。

【００１０】そして，請求項２に記載のように，利得調
整部は，一方の端子が増幅トランジスタの制御端子に接
続され，他方の端子が利得調整部切替部に接続されたキ
ャパシタであることが好ましい。かかる構成によれば，
利得調整部は，単純な回路で実現されることになる。

【００１１】請求項３に記載のように，利得調整部切替
部を配線で実現することが可能である。そして，この配
線は，ウェハをチップ化するためのダイシングによって
切断されるように形成され，一端がキャパシタの他方の
端子に接続され，他端が増幅トランジスタの第１の電源
端子に接続されることが好ましい。上述のように，プロ
ーブテストは，増幅回路の発振させるおそれがある。プ
ローブテストは，通常，ダイシングによるチップ化の前
に行われるため，利得調整部としてのキャパシタによる
増幅トランジスタの利得調整は，多くの場合，チップ化
後には必要とされない。この点，請求項３によれば，利
得調整部切替部としての配線は，ダイシングによって切
断されるため，利得調整部としてのキャパシタは，増幅
トランジスタと電気的に切り離されることになる。した
がって，チップ化後の増幅回路の通常動作において，キ
ャパシタによる増幅トランジスタの利得低下等の増幅回
路の誤動作は防止されることになる。

【００１２】また，請求項４に記載のように，利得調整
部切替部を配線で実現し，この配線の一端がキャパシタ
の他方の端子に接続され，他端がパッドに接続されるよ
うにしてもよい。かかる構成によれば，パッドから所定
の電圧信号を入力することで，利得調整部としてのキャ
パシタをイネーブルとすることが可能となる。したがっ
て，所望の時期に増幅トランジスタの利得を低下させる
ことが可能となる。

【００１３】そして，請求項５に記載のように，利得調
整部は，一方の端子が増幅トランジスタの第１の電源端
子に接続され，他方の端子が利得調整部切替部に接続さ
れたキャパシタであることが好ましい。かかる構成によ
れば，利得調整部は，単純な回路で実現されることにな
る。

【００１４】請求項６に記載のように，利得調整部切替
部を配線で実現することが可能である。そして，この配
線は，ウェハをチップ化するためのダイシングによって
切断されるように形成され，一端がキャパシタの他方の
端子に接続され，他端が第１の電源に接続されることが
好ましい。上述のように，プローブテストは，増幅回路
の発振させるおそれがある。プローブテストは，通常，
ダイシングによるチップ化の前に行われるため，利得調
整部としてのキャパシタによる増幅トランジスタの利得
調整は，多くの場合，チップ化後には必要とされない。
この点，請求項６によれば，利得調整部切替部としての
配線は，ダイシングによって切断されるため，利得調整
部としてのキャパシタは，第１の電源と電気的に切り離
され，キャパシタは，ディスエーブルとされる。したが
って，チップ化後の増幅回路の通常動作において，キャ
パシタによる増幅トランジスタの利得低下等の増幅回路
の誤動作は防止されることになる。

【００１５】また，請求項７に記載のように，利得調整
部切替部を配線で実現し，この配線の一端がキャパシタ
の他方の端子に接続され，他端がパッドに接続されるよ
うにしてもよい。かかる構成によれば，パッドを第１の
電源と接続することで，利得調整部としてのキャパシタ
をイネーブルとすることが可能となる。したがって，所
望の時期に増幅トランジスタの利得を低下させることが
可能となる。

【００１６】そして，請求項８に記載のように，利得調
整部切替部を切替トランジスタで実現することも可能で
ある。そして，この切替トランジスタは，第１の電源端
子に第１の電源が接続され，第２の電源端子にキャパシ
タの他方の端子が接続されたことを特徴としている。か
かる構成によれば，所定の制御信号によって切替トラン
ジスタをオン／オフ制御することで，利得調整部として
のキャパシタをイネーブル／ディスエーブルと切り替え
ることが可能となる。したがって，所望の時期に増幅ト
ランジスタの利得を低下させることが可能となる。さら
に，複数の増幅回路を所定の制御信号によって，一括制
御することが可能となる。

【００１７】上記課題を解決するために，本発明の第２
の観点によれば，ウェハ上に形成された増幅回路が提供
される。そして，この増幅回路は，請求項９に記載のよ
うに，入力信号に基づき，増幅信号を出力する増幅トラ
ンジスタと，所定の周波数帯域にある入力信号に対する
増幅トランジスタの入力インピーダンスを低下させるこ
とが可能な入力インピーダンス調整部と，入力インピー
ダンス調整部をイネーブルまたはディスエーブルのいず
れかに切り替えることが可能な入力インピーダンス調整
部切替部とを備えたことを特徴としている。

【００１８】かかる構成によれば，所定の周波数以上の
周波数を有する入力信号に対して，増幅トランジスタの
入力インピーダンスが低下することになるため，増幅回
路に対する高周波数のノイズの影響を低減させることが
可能となる。さらに，増幅トランジスタの入力インピー
ダンスを調整する入力インピーダンス調整部は，入力イ
ンピーダンス調整部切替部によって，イネーブルまたは
ディスエーブルに切り替えられるため，高周波ノイズが
侵入し易くなる期間，例えば，増幅回路についてのプロ
ーブテストが行われる期間のみ増幅回路の入力インピー
ダンスを低下させることが可能となる。

【００１９】そして，請求項１０に記載のように，入力
インピーダンス調整部は，一方の端子が増幅トランジス
タの制御端子に接続され，他方の端子が入力インピーダ
ンス調整部切替部に接続されたキャパシタであることが
好ましい。かかる構成によれば，入力インピーダンス調
整部は，単純な回路で実現されることになる。

【００２０】請求項１１に記載のように，入力インピー
ダンス調整部切替部を配線で実現することが可能であ
る。そして，この配線は，ウェハをチップ化するための
ダイシングによって切断されるように形成され，一端が
キャパシタの他方の端子に接続され，他端が第２の電源
に接続されることが好ましい。上述のように，プローブ
テストは，増幅回路に対して高周波ノイズを与えるおそ
れがある。プローブテストは，通常，ダイシングによる
チップ化の前に行われるため，入力インピーダンス調整
部としてのキャパシタによる増幅トランジスタの入力イ
ンピーダンス調整は，多くの場合，チップ化後には必要
とされない。この点，請求項１１によれば，入力インピ
ーダンス調整部切替部としての配線は，ダイシングによ
って切断されるため，入力インピーダンス調整部として
のキャパシタは，第２の電源と電気的に切り離され，キ
ャパシタはディスエーブルとされる。したがって，チッ
プ化後の増幅回路の通常動作において，キャパシタによ
る増幅トランジスタの入力インピーダンス低下等の増幅
回路の誤動作は防止されることになる。

【００２１】また，請求項１２に記載のように，入力イ
ンピーダンス調整部切替部を配線で実現し，この配線の
一端がキャパシタの他方の端子に接続され，他端がパッ
ドに接続されるようにしてもよい。かかる構成によれ
ば，パッドを第２の電源に接続することで，入力インピ
ーダンス調整部としてのキャパシタをイネーブルとする
ことが可能となる。したがって，所望の時期に増幅トラ
ンジスタの入力インピーダンスを低下させることが可能
となる。

【００２２】

【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる増幅回路の好適な実施の形態について詳
細に説明する。なお，以下の説明において，略同一の機
能および構成を有する構成要素については，同一符号を
付することにより，重複説明を省略することにする。

【００２３】（第１の実施の形態）本発明の第１の実施
の形態にかかる増幅回路１を図１に示す。この増幅回路
１は，従来の増幅回路１０１に対して，キャパシタＣ
１，第１配線Ｌ１−１，第２配線Ｌ１−２が追加された
構成を有するものである。

【００２４】増幅回路１の入力端子ｉｎは，増幅トラン
ジスタＴｒのベース端子に接続されるとともに，第１配
線Ｌ１−１を介してキャパシタＣ１の一方の端子に接続
されている。出力端子ｏｕｔは，増幅トランジスタＴｒ
の第１の電源端子としてのコレクタ端子に接続されると
ともに，第２配線Ｌ１−２を介してキャパシタＣ１の他
方の端子に接続され，さらには，負荷抵抗ＲＬＤを介し
て第１の電源としての電源Ｖｃｃに接続されている。増
幅トランジスタＴｒのエミッタ端子は，帰還抵抗ＲＥを
介して第２の電源としてのグランドＧＮＤに接続されて
いる。

【００２５】キャパシタＣ１の他方の端子と増幅トラン
ジスタＴｒのコレクタ端子を接続する第２配線Ｌ１−２
は，ウェハをダイシングしチップ化する際の基準となる
切断線，いわゆるグリッド・ラインＧＬと交差するよう
に形成されている。

【００２６】以上のように構成された第１の実施の形態
にかかる増幅回路１の動作・機能について図２を用いて
説明する。

【００２７】第１の実施の形態にかかる増幅回路１の遮
断周波数（電流増幅率ｈｆｅが３ｄＢ低下する周波数）
ｆｂは，キャパシタＣ１によって，従来の増幅回路１０
１の遮断周波数ｆａに対して，低周波数側にシフトして
いる。ここで，増幅回路１の遮断周波数ｆｂは，プロー
ブテストが実施される周波数帯域δｆｔｅｓｔにおい
て，電流増幅率ｈｆｅを維持するように設定される。換
言すれば，第１の実施の形態にかかる増幅回路１は，周
波数帯域δｆｔｅｓｔを上回る帯域の利得を積極的に低
下させるように構成されている。

【００２８】一般的に，増幅回路は，高周波数帯域にお
いてノイズ等の影響による出力信号の入力側へのフィー
ドバックが起き易くなる。そして，このフィードバック
において，信号の位相反転が生じた場合，ポジティブフ
ィードバックとなり，増幅回路は発振することになる。
かかる点に関して，第１の実施の形態にかかる増幅回路
１は，図２に示すように遮断周波数ｆｂが従来の増幅回
路１０１の遮断周波数ｆａに比して低く設定されてお
り，高周波数帯域において利得が０ｄＢ以下となるよう
に構成されている。したがって，高周波数帯域において
ポジティブフィードバックが起きた場合であっても，第
１の実施の形態にかかる増幅回路１の発振は防止される
ことになる。結果的に，かかる増幅回路１を備えるＩＣ
に対してプローブテストを安定的に実施することが可能
となり，ＩＣの正確な電気的特性が得られることにな
る。

【００２９】また，第１の実施の形態にかかる増幅回路
１において，キャパシタＣ１に接続されている第２配線
Ｌ１−２は，グリッド・ラインＧＬと交差するように形
成されている。かかる構成によって，第２配線Ｌ１−２
は，プローブテスト後のダイシング工程において切断さ
れることになる。すなわち，キャパシタＣ１は，プロー
ブテスト時までイネーブルとされ，その後は，ウェハの
ダイシングによってディスエーブルとされる。以上のよ
うに，第１の実施の形態にかかる増幅回路１によれば，
ＩＣのプローブテスト時にはキャパシタＣ１によって発
振が防止される一方，プローブテスト後には従来の増幅
回路１０１と電気的に等価とされ，高周波帯域まで所定
の電流増幅率ｈｆｅが維持されるため，高周波数帯域に
おけるＩＣの動作に対応することが可能となる。

【００３０】（第２の実施の形態）本発明の第２の実施
の形態にかかる増幅回路２を図３に示す。この増幅回路
２は，従来の増幅回路１０１に対して，キャパシタＣ
２，第１配線Ｌ２−１，第２配線Ｌ２−２が追加された
構成を有するものである。

【００３１】増幅回路２の入力端子ｉｎは，増幅トラン
ジスタＴｒのベース端子に接続されている。出力端子ｏ
ｕｔは，増幅トランジスタＴｒのコレクタ端子に接続さ
れるとともに，第１配線Ｌ２−１を介してキャパシタＣ
２の一方の端子に接続され，さらには，負荷抵抗ＲＬＤ
を介して電源Ｖｃｃに接続されている。増幅トランジス
タＴｒのエミッタ端子は，帰還抵抗ＲＥを介してグラン
ドＧＮＤに接続されている。

【００３２】キャパシタＣ２の他方の端子と電源Ｖｃｃ
を接続する第２配線Ｌ２−２は，グリッド・ラインＧＬ
と交差するように形成されている。

【００３３】増幅回路２に備えられたキャパシタＣ２と
負荷抵抗ＲＬＤの合成インピーダンスは，高周波数領域
で低下するため，増幅回路２の利得は，周波数帯域δｆ
ｔｅｓｔを上回る帯域で著しく小さくなる。したがっ
て，高周波数帯域においてポジティブフィードバックが
生じた場合であっても，第１の実施の形態にかかる増幅
回路１と同様に，第２の実施の形態にかかる増幅回路２
の発振は防止されることになる。結果的に，増幅回路２
が備えられたＩＣに対してプローブテストを安定的に実
施することが可能となり，ＩＣの正確な電気的特性が得
られることになる。

【００３４】また，第２の実施の形態にかかる増幅回路
２において，キャパシタＣ２に接続されている第２配線
Ｌ２−２は，グリッド・ラインＧＬと交差するように形
成されている。かかる構成によって，第２配線Ｌ２−２
は，プローブテスト後のダイシング工程において切断さ
れることになる。すなわち，キャパシタＣ２は，プロー
ブテスト時までイネーブルとされ，その後は，ウェハの
ダイシングによってディスエーブルとされる。以上のよ
うに，第２の実施の形態にかかる増幅回路２によれば，
ＩＣのプローブテスト時にはキャパシタＣ２によって発
振が防止される一方，第１の実施の形態にかかる増幅回
路１と同様，プローブテスト後には従来の増幅回路１０
１と電気的に等価とされ，高周波帯域まで所定の電流増
幅率ｈｆｅが維持されるため，高周波数帯域におけるＩ
Ｃの動作に対応することが可能となる。

【００３５】（第３の実施の形態）本発明の第３の実施
の形態にかかる増幅回路３を図４に示す。この増幅回路
３は，従来の増幅回路１０１に対して，キャパシタＣ
３，第１配線Ｌ３−１，第２配線Ｌ３−２が追加された
構成を有するものである。

【００３６】増幅回路３の入力端子ｉｎは，増幅トラン
ジスタＴｒのベース端子に接続されるとともに，第１配
線Ｌ３−１を介してキャパシタＣ３の一方の端子に接続
されている。出力端子ｏｕｔは，増幅トランジスタＴｒ
のコレクタ端子に接続されるとともに，負荷抵抗ＲＬＤ
を介して電源Ｖｃｃに接続されている。増幅トランジス
タＴｒのエミッタ端子は，帰還抵抗ＲＥを介してグラン
ドＧＮＤに接続されている。

【００３７】キャパシタＣ３の他方の端子とグランドＧ
ＮＤを接続する第２配線Ｌ３−２は，グリッド・ライン
ＧＬと交差するように形成されている。

【００３８】増幅トランジスタＴｒのゲート端子とグラ
ンドＧＮＤとの間に設けられたキャパシタＣ３は，通
常，極めて高い値に設定されている増幅トランジスタＴ
ｒの入力インピーダンスを高周波数帯域で低下させるよ
うに機能する。したがって，第３の実施の形態にかかる
増幅回路３によれば，外部からの微小な飛び込みノイズ
や高周波ノイズは，グランドＧＮＤに吸収されることに
なるため，増幅回路３を備えるＩＣに対するプローブテ
ストを安定的に実施することが可能となり，結果的にＩ
Ｃの正確な電気的特性が得られることになる。

【００３９】また，第３の実施の形態にかかる増幅回路
３において，キャパシタＣ３に接続されている第２配線
Ｌ３−２は，グリッド・ラインＧＬと交差するように形
成されている。かかる構成によって，第２配線Ｌ３−２
は，プローブテスト後のダイシング工程において切断さ
れることになる。すなわち，キャパシタＣ３は，プロー
ブテスト時までイネーブルとされ，その後は，ウェハの
ダイシングによってディスエーブルとされる。以上のよ
うに，第３の実施の形態にかかる増幅回路３によれば，
ＩＣのプローブテスト時には，キャパシタＣ３によっ
て，高周波数帯域における増幅トランジスタＴｒの入力
インピーダンスが低く調整されるため外来ノイズ等の影
響を防止することが可能となる。そして，第１，２の実
施の形態にかかる増幅回路１，２と同様，第３の実施の
形態にかかる増幅回路３は，プローブテスト後には従来
の増幅回路１０１と電気的に等価とされ，高周波帯域に
おける増幅トランジスタＴｒの入力インピーダンスが高
い値に維持されるため，高周波数帯域におけるＩＣの動
作に対応することになる。

【００４０】なお，第３の実施の形態にかかる増幅回路
３は，第１の実施の形態にかかる増幅回路１または第２
の実施の形態にかかる増幅回路２と組み合わせることも
可能である。すなわち，増幅回路３に対して，増幅トラ
ンジスタＴｒのゲート端子とコレクタ端子の間にキャパ
シタＣ１を設けるようにしてもよく，または，増幅トラ
ンジスタＴｒのコレクタ端子と電源Ｖｃｃとの間にキャ
パシタＣ２を設けるようにしてもよい。その際，キャパ
シタＣ２，Ｃ３に接続される配線は，グリッド・ライン
ＧＬと交差するように形成されることが好ましい。かか
る構成によれば，キャパシタＣ１，Ｃ２は，キャパシタ
Ｃ３と同様に，プローブテスト時までイネーブルとさ
れ，その後，ウェハのダイシングによってディスエーブ
ルとされる。

【００４１】（第４の実施の形態）本発明の第４の実施
の形態にかかる増幅回路４を図５に示す。この増幅回路
４は，従来の増幅回路１０１に対して，キャパシタＣ
４，第１配線Ｌ４−１，第２配線Ｌ４−２，およびスイ
ッチ部ＳＷ４が追加された構成を有するものである。そ
して，スイッチ部ＳＷ４は，パッドＰＡＤによって構成
されている。

【００４２】増幅回路４の入力端子ｉｎは，増幅トラン
ジスタＴｒのベース端子に接続されている。出力端子ｏ
ｕｔは，増幅トランジスタＴｒのコレクタ端子に接続さ
れるとともに，第１配線Ｌ４−１を介してキャパシタＣ
４の一方の端子に接続され，さらには，負荷抵抗ＲＬＤ
を介して電源Ｖｃｃに接続されている。増幅トランジス
タＴｒのエミッタ端子は，帰還抵抗ＲＥを介してグラン
ドＧＮＤに接続されている。

【００４３】キャパシタＣ４の他方の端子は，第２配線
Ｌ４−２によってスイッチ部ＳＷ４に備えられたパッド
ＰＡＤに接続されている。

【００４４】通常，第４の実施の形態にかかる増幅回路
４のパッドＰＡＤは，オープン状態とされており，この
場合，増幅回路４は，従来の増幅回路１０１と電気的に
等価である。

【００４５】増幅回路４を備えるＩＣに対してプローブ
テストを行う場合，まず，パッドＰＡＤと電源Ｖｃｃを
ショートさせる。これによって，キャパシタＣ４の他方
の端子は，電源Ｖｃｃに接続されることになる。増幅回
路４に備えられたキャパシタＣ４と負荷抵抗ＲＬＤの合
成インピーダンスは，高周波数領域で低下するため，増
幅回路４の利得は，周波数帯域δｆｔｅｓｔを上回る帯
域で著しく小さくなる。したがって，第１，２の実施の
形態にかかる増幅回路１，２と同様，第４の実施の形態
にかかる増幅回路４は，高周波数帯域においてポジティ
ブフィードバックが生じた場合であっても，発振が防止
されることになる。結果的に，増幅回路４を備えるＩＣ
に対してプローブテストを安定的に実施することが可能
となり，ＩＣの正確な電気的特性が得られることにな
る。

【００４６】また，第４の実施の形態にかかる増幅回路
４に備えられたキャパシタＣ４は，パッドＰＡＤを電源
Ｖｃｃに電気的に接続することによってイネーブルとさ
れる。すなわち，第４の実施の形態にかかる増幅回路４
によれば，上述の第１，２，３の実施の形態にかかる増
幅回路１，２，３と同様に，ダイシングによるチップ化
される以前にプローブテストを安定的に行うことが可能
となるとともに，チップ化された後の所定の時期にプロ
ーブテストを安定的に行うことも可能となる。

【００４７】（第５の実施の形態）本発明の第５の実施
の形態にかかる増幅回路５を図６に示す。この増幅回路
５は，従来の増幅回路１０１に対して，キャパシタＣ
５，第１配線Ｌ５−１，第２配線Ｌ５−２，およびスイ
ッチ部ＳＷ５が追加された構成を有するものである。そ
して，スイッチ部ＳＷ５は，パッドＰＡＤ，抵抗Ｒｓ，
および切替トランジスタとしてのＰチャネル型トランジ
スタＴｓによって構成されている。

【００４８】増幅回路５の入力端子ｉｎは，増幅トラン
ジスタＴｒのベース端子に接続されている。出力端子ｏ
ｕｔは，増幅トランジスタＴｒのコレクタ端子に接続さ
れるとともに，第１配線Ｌ５−１を介してキャパシタＣ
５の一方の端子に接続され，さらには，負荷抵抗ＲＬＤ
を介して電源Ｖｃｃに接続されている。増幅トランジス
タＴｒのエミッタ端子は，帰還抵抗ＲＥを介してグラン
ドＧＮＤに接続されている。

【００４９】キャパシタＣ５の他方の端子は，第２配線
Ｌ５−２によって，スイッチ部ＳＷ５に備えられたＰチ
ャネル型トランジスタＴｓの第２の電源端子としてのド
レイン端子に接続されている。Ｐチャネル型トランジス
タＴｓのゲート端子は，パッドＰＡＤおよび抵抗Ｒｓの
一方の端子に接続されている。また，Ｐチャネル型トラ
ンジスタＴｓの第１の電源端子としてのソース端子は，
抵抗Ｒｓの他方の端子とともに，電源Ｖｃｃに接続され
ている。

【００５０】以上のように構成された第５の実施の形態
にかかる増幅回路５の動作について説明する。この増幅
回路５を含むＩＣに対してプローブテストを行う場合，
まず，パッドＰＡＤに制御電圧Ｖｏｎを印加する。これ
によって，Ｐチャネル型トランジスタＴｓは，オン状態
とされ，キャパシタＣ５の他方の端子には電源Ｖｃｃの
電圧が印加されることになる。すなわち，第５の実施の
形態にかかる増幅回路５は，パッドＰＡＤに印加される
制御電圧Ｖｏｎによって前述の第２，４の実施の形態に
かかる増幅回路２，４と電気的に等価とされる。したが
って，第２，４の実施の形態にかかる増幅回路２，４と
同様，第５の実施の形態にかかる増幅回路５は，高周波
数帯域においてポジティブフィードバックが生じた場合
であっても発振が防止されることになる。結果的に，増
幅回路５を備えるＩＣに対してプローブテストを安定的
に実施することが可能となり，ＩＣの正確な電気的特性
が得られることになる。

【００５１】また，第５の実施の形態にかかる増幅回路
５に備えられたキャパシタＣ５は，パッドＰＡＤに制御
電圧Ｖｏｎを印加することによってイネーブルとされ
る。すなわち，第５の実施の形態にかかる増幅回路５に
よれば，上述の第１，２，３の実施の形態にかかる増幅
回路１，２，３と同様に，ダイシングによりチップ化さ
れる以前に，増幅回路５を備えたＩＣに対してプローブ
テストを安定的に行うことが可能となるとともに，第４
の実施の形態にかかる増幅回路４と同様にチップ化され
た後の所定の時期にＩＣのプローブテストを安定的に行
うことも可能となる。

【００５２】なお，第５の実施の形態にかかる増幅回路
５は，キャパシタＣ５と電源Ｖｃｃとの間に，Ｐチャネ
ル型トランジスタＴｓを備えているが，このようなＦＥ
Ｔ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏ
ｒ）を用いることによって，ゲート端子側とキャパシタ
Ｃ５側をそれぞれ独立した回路系とすることが可能であ
る。また，増幅回路５を構成する増幅トランジスタＴｒ
がバイポーラトランジスタであるため，製造上の効率化
に鑑み，キャパシタＣ５と電源Ｖｃｃを接続するために
Ｐチャネル型トランジスタＴｓに代えてバイポーラトラ
ンジスタを用いることも可能である。

【００５３】ところで，図７に示すようにＩＣが複数の
増幅回路５−１，５−２，・・・，５−ｎを備える場合
がある。この場合，各増幅回路５−１，５−２，・・
・，５−ｎを第５の実施にかかる増幅回路５と略同一の
回路構成とすることで，ＩＣに対するプローブテストを
安定的に実施することが可能となる。

【００５４】以下，図７に基づいて，各増幅回路５−
１，５−２，・・・，５−ｎの構成・接続について説明
する。

【００５５】増幅回路５−１の入力端子ｉｎ−１は，増
幅トランジスタＴｒ−１のベース端子に接続されてい
る。出力端子ｏｕｔ−１は，増幅トランジスタＴｒ−１
のコレクタ端子に接続されるとともに，キャパシタＣ５
−１の一方の端子に接続され，さらには，負荷抵抗ＲＬ
Ｄ−１を介して電源Ｖｃｃに接続されている。増幅トラ
ンジスタＴｒ−１のエミッタ端子は，帰還抵抗ＲＥ−１
を介してグランドＧＮＤに接続されている。キャパシタ
Ｃ５−１の他方の端子は，Ｐチャネル型トランジスタＴ
ｓ−１のドレイン端子に接続されている。Ｐチャネル型
トランジスタＴｓ−１のゲート端子は，抵抗Ｒｓ−１の
一方の端子に接続されており，ソース端子は，抵抗Ｒｓ
−１の他方の端子とともに電源Ｖｃｃに接続されてい
る。

【００５６】増幅回路５−２，・・・，５−ｎは，増幅
回路５−１と略同一の回路構成を有するものである。こ
こでは，増幅回路５−ｎを代表的に説明する。入力端子
ｉｎ−ｎは，増幅トランジスタＴｒ−ｎのベース端子に
接続されている。出力端子ｏｕｔ−ｎは，増幅トランジ
スタＴｒ−ｎのコレクタ端子に接続されるとともに，キ
ャパシタＣ５−ｎの一方の端子に接続され，さらには，
負荷抵抗ＲＬＤ−ｎを介して電源Ｖｃｃに接続されてい
る。増幅トランジスタＴｒ−ｎのエミッタ端子は，帰還
抵抗ＲＥ−ｎを介してグランドＧＮＤに接続されてい
る。キャパシタＣ５−ｎの他方の端子は，Ｐチャネル型
トランジスタＴｓ−ｎのドレイン端子に接続されてい
る。Ｐチャネル型トランジスタＴｓ−ｎのゲート端子
は，抵抗Ｒｓ−ｎの一方の端子に接続されており，ソー
ス端子は，抵抗Ｒｓ−ｎの他方の端子とともに電源Ｖｃ
ｃに接続されている。

【００５７】そして，各増幅回路５−１，５−２，・・
・，５−ｎに備えられたＰチャネル型トランジスタＴｓ
−１，Ｔｓ−２，・・・，Ｔｓ−ｎのゲート端子は，パ
ッドＰＡＤに共通接続されている。

【００５８】以上のように，第５の実施の形態にかかる
増幅回路５の特徴的な構成要素であるキャパシタＣ５，
第１配線Ｌ５−１，第２配線Ｌ５−２，およびスイッチ
部ＳＷ５は，複数の増幅回路５−１，５−２，・・・，
５−ｎを備えるＩＣにも適用することが可能である。か
かる構成によれば，パッドＰＡＤに対して制御電圧Ｖｏ
ｎを印加することによって，各増幅回路５−１，５−
２，・・・，５−ｎに備えられたキャパシタＣ５−１，
Ｃ５−２，・・・，Ｃ５−ｎは，イネーブルとされるた
め，各増幅回路５−１，５−２，・・・，５−ｎにおい
てポジティブフィードバックが生じた場合であっても各
増幅回路５−１，５−２，・・・，５−ｎの発振は防止
される。これによって，ＩＣのプローブテストを安定的
に実施することが可能となり，結果的にＩＣの正確な電
気的特性が得られることになる。

【００５９】なお，第５の実施の形態にかかる増幅回路
５において，パッドＰＡＤを省略し，Ｐチャネル型トラ
ンジスタＴｓのゲート端子および抵抗Ｒｓの一方の端子
を，グリッド・ラインＧＬと交差する配線によってグラ
ンドＧＮＤに接続するようにしてもよい。これによっ
て，増幅回路５は，上記，第１，２，３の実施の形態に
かかる増幅回路１，２，３と同様，増幅回路５を備えた
ＩＣに対するプローブテスト後には，従来の増幅回路１
０１と電気的に等価とされ，高周波数帯域におけるＩＣ
の動作に対応することが可能となる。

【００６０】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。

【００６１】例えば，上記実施の形態においては，増幅
回路１，２，３，４，５としてバイポーラトランジスタ
である増幅トランジスタＴｒによって構成されたエミッ
タ接地型増幅回路を用いて説明したが，本発明は，これ
に限らず，差動増幅回路，または，ＣＭＯＳトランジス
タによって構成されたソース接地型増幅回路等，その他
の増幅回路にも適用可能である。

【００６２】また，第４，５の実施の形態にかかる増幅
回路４，５によれば，プローブテストの他，パッケージ
ング後のソケットまたは評価ボード等への実装によるＩ
Ｃの測定においても，安定的にＩＣの電気的特性を得る
ことが可能となる。

【００６３】また，第１，２，３の実施の形態にかかる
増幅回路１，２，３は，第２配線Ｌ１−２，Ｌ２−２，
Ｌ３−２がグリッド・ラインＧＬと交差するように形成
されているが，第１配線Ｌ１−１，Ｌ２−１，Ｌ３−１
がグリッド・ラインＧＬと交差するように形成してもよ
い。さらに，第１配線Ｌ１−１，Ｌ２−１，Ｌ３−１お
よび第２配線Ｌ１−２，Ｌ２−２，Ｌ３−２，両方とも
にグリッド・ラインＧＬと交差するように形成してもよ
い。かかる構成によれば，キャパシタＣ１，Ｃ２，Ｃ３
は，完全に電気的に独立した状態とされるため，製品化
後，キャパシタＣ１，Ｃ２，Ｃ３は，ＩＣに対して何ら
影響を及ぼすことはない。

【００６４】

【発明の効果】以上説明したように，請求項１〜８によ
れば，所定の時期に増幅回路に備えられた増幅トランジ
スタの利得を低下させることが可能となるため，ノイズ
等による増幅回路の発振が防止される。

【００６５】また，請求項９〜１２によれば，所定の時
期に増幅回路の入力インピーダンスを低下させ，増幅回
路に対する外来ノイズの影響を抑えることが可能となる
ため，増幅回路の発振が防止される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる増幅回路の
回路図である。

【図２】図１の増幅回路と従来の増幅回路の動作を示す
波形図である。

【図３】本発明の第２の実施の形態にかかる増幅回路の
回路図である。

【図４】本発明の第３の実施の形態にかかる増幅回路の
回路図である。

【図５】本発明の第４の実施の形態にかかる増幅回路の
回路図である。

【図６】本発明の第５の実施の形態にかかる増幅回路の
回路図である。

【図７】図６の増幅回路を複数段接続したときの回路図
である。

【図８】従来の増幅回路の回路図である。

【符号の説明】

１増幅回路Ｃ１キャパシタＧＬグリッド・ラインＬ１−１第１配線Ｌ１−２第２配線ＰＡＤパッドＴｒ増幅トランジスタＴｓＰチャネル型トランジスタ

Claims

【特許請求の範囲】

【請求項１】ウェハ上に形成された増幅回路であっ
て：入力信号に基づき，増幅信号を出力する増幅トラン
ジスタと；所定の周波数帯域にある入力信号に対する前
記増幅トランジスタの利得を低下させることが可能な利
得調整部と；前記利得調整部をイネーブルまたはディス
エーブルのいずれかに切り替えることが可能な利得調整
部切替部と；を備えたことを特徴とする増幅回路。
【請求項２】前記利得調整部は，一方の端子が前記増
幅トランジスタの制御端子に接続され，他方の端子が前
記利得調整部切替部に接続されたキャパシタであること
を特徴とする請求項１に記載の増幅回路。
【請求項３】前記利得調整部切替部は，前記ウェハを
チップ化するためのダイシングによって切断されるよう
に形成され，一端が前記キャパシタの前記他方の端子に
接続され，他端が前記増幅トランジスタの第１の電源端
子に接続された配線であることを特徴とする請求項２に
記載の増幅回路。
【請求項４】前記利得調整部切替部は，一端が前記キ
ャパシタの前記他方の端子に接続され，他端がパッドに
接続された配線であることを特徴とする請求項２に記載
の増幅回路。
【請求項５】前記利得調整部は，一方の端子が前記増
幅トランジスタの第１の電源端子に接続され，他方の端
子が前記利得調整部切替部に接続されたキャパシタであ
ることを特徴とする請求項１に記載の増幅回路。
【請求項６】前記利得調整部切替部は，前記ウェハを
チップ化するためのダイシングによって切断されるよう
に形成され，一端が前記キャパシタの前記他方の端子に
接続され，他端が第１の電源に接続された配線であるこ
とを特徴とする請求項５に記載の増幅回路。
【請求項７】前記利得調整部切替部は，一端が前記キ
ャパシタの前記他方の端子に接続され，他端がパッドに
接続された配線であることを特徴とする請求項５に記載
の増幅回路。
【請求項８】前記利得調整部切替部は，第１の電源が
接続された第１の電源端子と，前記キャパシタの前記他
方の端子が接続された第２の電源端子とを有する切替ト
ランジスタから構成されたことを特徴とする請求項５に
記載の増幅回路。
【請求項９】ウェハ上に形成された増幅回路であっ
て：入力信号に基づき，増幅信号を出力する増幅トラン
ジスタと；所定の周波数帯域にある入力信号に対する前
記増幅トランジスタの入力インピーダンスを低下させる
ことが可能な入力インピーダンス調整部と；前記入力イ
ンピーダンス調整部をイネーブルまたはディスエーブル
のいずれかに切り替えることが可能な入力インピーダン
ス調整部切替部と；を備えたことを特徴とする増幅回
路。
【請求項１０】前記入力インピーダンス調整部は，一
方の端子が前記増幅トランジスタの制御端子に接続さ
れ，他方の端子が前記入力インピーダンス調整部切替部
に接続されたキャパシタであることを特徴とする請求項
９に記載の増幅回路。
【請求項１１】前記入力インピーダンス調整部切替部
は，前記ウェハをチップ化するためのダイシングによっ
て切断されるように形成され，一端が前記キャパシタの
前記他方の端子に接続され，他端が第２の電源に接続さ
れた配線であることを特徴とする請求項１０に記載の増
幅回路。
【請求項１２】前記入力インピーダンス調整部切替部
は，一端が前記キャパシタの前記他方の端子に接続さ
れ，他端がパッドに接続された配線であることを特徴と
する請求項１０に記載の増幅回路。