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KR100807459B1 - 다중 데이터 속도 메모리 장치 및 그의 클록킹 회로, 다중 데이터 속도 메모리 장치 및 그 제어 회로의 동작 방법 - Google Patents

다중 데이터 속도 메모리 장치 및 그의 클록킹 회로, 다중 데이터 속도 메모리 장치 및 그 제어 회로의 동작 방법 Download PDF

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KR100807459B1
KR100807459B1 KR1020067009015A KR20067009015A KR100807459B1 KR 100807459 B1 KR100807459 B1 KR 100807459B1 KR 1020067009015 A KR1020067009015 A KR 1020067009015A KR 20067009015 A KR20067009015 A KR 20067009015A KR 100807459 B1 KR100807459 B1 KR 100807459B1
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종희 한
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인피니언 테크놀로지스 아게
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Abstract

버스 라인 상에서 데이터의 안전 전송을 보장하는 방법 및 장치가 개시된다. 일 실시예에서, 주어진 클록 주기 내에서, 제 1 데이터는 데이터 버스에서 구동되고 스트로브 신호는 제 1 신호 경로를 통해 수신 회로로 전송되며, 이 스트로브 신호로서 데이터 버스 상에서 제 1 데이터가 유효함을 나타낸다. 주어진 클록 내에 수신된 반환 신호는 수신 회로에서의 스트로브 신호의 가상 도착을 나타낸다. 반환 신호를 수신하는 것에 응답해서, 제 2 데이터가 데이터 버스 상에서 구동된다.

Description

다중 데이터 속도 메모리 장치 및 그의 클록킹 회로, 다중 데이터 속도 메모리 장치 및 그 제어 회로의 동작 방법{MULTIPLE DATA RATE BUS USING RETURN CLOCK}
본 발명은 대체로 집적 회로 메모리 장치에 관한 것으로, 특히 동기식 동적 램(SDRAM) 장치에 관한 것이다.
늘어나는 수의 전자 장비 및 전자 기반 시스템은 정보(또는 데이터)를 저장하고 재생하는 고속 메모리 장치를 필요로 한다. 동기식 동적 램(SDRAM) 장치는 그러한 메모리 장치의 가장 보편적인 유형의 하나이다. SDRAM 장치에서, 특정한 기능들은 기설정된 시퀀스에서 발생한다. 그러한 기능들은 일반적으로 SDRAM 장치의 시스템 제어기에 의해서 발생한 명령 신호들에 대응하여 수행된다. 명령 신호들의 타이밍은 클록 신호(CLK)에 의해 설정되고 그 클록 신호의 에지에서 저장되거나 이 에지 후의 기설정된 시간에 저장된다.
메모리 장치의 동작 주파수들이 계속해서 증가함에 따라, 이러한 장치들에 의해서 사용되는 내부 및 외부 데이터 버스들의 필요한 대역폭은 그에 맞게 증가해야 한다. 내부 버스 대역폭을 증가시키는 하나의 접근은 버스의 라인 수를 증가시 키는 것이다. 이러한 접근은 간편한 반면에, 장치 영역 및 전력의 손실을 가져온다. 다른 접근은 라인별 데이터 속도를 증가시키는 것이다. 예컨대, 이중 데이터 속도(DDR) SDRAM에서, 데이터 속도는 클록 주기당 1 비트에서 클록 주기당 2 비트로 증가한다.
라인별 클록 주기당 비트 속도가 증가하면, 내부 버스들에 대한 다수의 설계 문제에 직면하게 된다. 예컨대, 데이터가 내부 버스로 구동되는 동안 하나의 문제는 그 데이터가 래치될 때 수신하는 회로에 통지하는 것이다. 이 통지는 전형적으로 스트로브(클록) 신호에 의해서 제공된다. 데이터와 스트로브 신호들은 계속해서 유사한 전송 지연을 갖고 수신 회로에의 도착을 보장하기 위한 노력에서 이 스트로브 신호는 다른 하나의 데이터와 동일한 위치에서 구동되고 그 하나의 데이터와 동일한 경로에 따른 수신 회로까지 계속된다. 따라서, 스트로브 신호의 에지가 수신 회로에 도착하는 것은, 버스로 데이터가 안전하게 래치될 수 있는 수신 회로를 나타낸다.
종래의 DDR 메모리에서, 구동 회로는 제 1 데이터를 전송한 직후에 제 2 데이터를 전송하기 시작한다. DDR 메모리가 지닌 문제는 구동 회로가 제 2 데이터를 구동시키기 전에 제 1 데이터를 버스로 얼마나 긴 시간 동안 구동시킬지를 결정하는 것이다. 즉, 스트로브 신호(단방향 전송, 구동 회로에서 수신 회로까지)가 제 1 데이터가 버스에 존재하는 것을 수신 회로에 효과적으로 통지하는 반면에, 구동 회로는 그 수신 회로가 성공적으로 그 데이터를 래치시키는 동안에 어떠한 지시도 받지 못한다. 따라서, 제 1 데이터는 이 데이터가 그 수신 회로에 의해서 안전하게 래치되는 것을 보증할 정도로 길게 구동시켜야 하나, 단일 클록 주기 동안 제 2 데이터를 전송하기 위한 적절한 시간을 보장할 정도로 짧게 구동되어야 한다. 종래의 구동 회로는 약간의 지연에 의존하였고 이 지연의 종료 후에 그 데이터가 수신기에 의해서 래치된 것으로 가정하였다. 이러한 지연은 필연적으로 일부 경우에 있어서 덜 적합하다. 만일 그 지연이 너무 길다면, 성취 가능한 데이터 속도는 희생되어야 한다. 만일 그 지연이 너무 짧다면, 제 2 데이터는 제 1 데이터가 래치되기 전에 구동되어야 하며, 결과적으로 데이터를 잃을 가능성이 있다.
따라서, 구동 회로의 사이클별 다중 비트를 통지하는 장치 및 방법이 필요하며, 이 장치 및 방법으로서 수신 회로에 의해 데이터의 제 1 비트가 래치되고 이 데이터의 제 2 비트가 안전하게 전송될 수 있다.
본 발명은 대체로 버스 라인으로의 데이터의 안전 전송을 보장하는 방법 및 장치를 제공한다.
일 실시예에서, 주어진 클록 주기 내에서, 제 1 데이터는 데이터 버스에서 구동되고 스트로브 신호는 제 1 신호 경로를 통해 수신 회로로 전송되며, 이 스트로브 신호로서 데이터 버스 상에서 제 1 데이터가 유효함을 나타낸다. 주어진 클록 내에 수신된 반환 신호는 수신 회로에서의 스트로브 신호의 가상 도착을 나타낸다.
다른 실시예는 다중 데이터 속도 메모리 장치의 동작 방법을 제공하며, 이 방법은 주어진 클록 주기 내에서 (a) 데이터 버스 상에서 제 1 데이터를 구동시키는 단계와, (b) 제어기로부터 스트로브 신호를 발행(issue)하는 단계와, (c) 스트로브 신호 발행 후 소정 시구간 동안 수신 회로가 스트로브 신호를 수신하는 단계와, (d) 수신 회로에 의한 스트로브 신호 수신에 응답하여, 데이터 버스로부터 제 1 데이터를 래치하는 단계와, (e) 스트로브 신호 발행 후 소정 시구간 동안 스트로브 신호를 제어기에 의해 수신하는 단계와, (f) 제어기에 의한 스트로브 신호 수신에 응답하여, 데이터 버스로 제 2 데이터를 구동시키는 단계를 포함한다.
다른 실시예는 다중 데이터 속도 메모리 장치의 동작 방법을 제공하며, 이 방법은 주어진 클록 주기 내에서 (1) 구동 제어기에 의해: 데이터 버스로 제 1 데이터를 구동시키고, 데이터 스트로브 신호를 전방(forward) 신호 경로를 통해 수신기로 전송하며, 반환 신호 경로를 통해 그 데이터 스트로브 신호를 수신하고, 그리고 스트로브 신호를 수신한 것에 응답해서 데이터 버스로 제 2 데이터를 구동시키는 단계와 (2) 수신기에 의해: 전방 신호 경로를 통해 스트로브 신호를 수신하고, 스트로브 신호에 대한 응답으로 데이터 버스로부터 제 1 데이터를 래치하는 단계를 포함한다.
주어진 클록 주기 내에서 다중 데이터 속도 메모리 장치를 동작하는 또 다른 실시예는 데이터 버스 상에서 제 1 데이터를 구동시키도록 구동기(driver)를 인에이블링시키는 단계와, 데이터 버스 상에 제 1 데이터의 존재를 나타내기 위해서 전방 신호 경로를 통해 수신 회로로 스트로브 신호를 발행하는 단계와, 반환 회로 경로를 통해 스트로브 신호 - 여기서, 이 스트로브 신호의 수신은 스트로브 신호가 전방 신호 경로를 통해 수신회로에 가상 도착함을 나타냄 - 를 수신하는 단계와, 스트로브 신호를 수신한 것에 응답하여, 데이터 버스 상에서 제 2 데이터를 구동시키도록 구동기를 인에이블링시키는 단계를 포함한다.
다른 실시예는 다중 데이터 속도 메모리 장치를 제공한다. 이 장치는 하나 이상의 구동기-인에이블(driver-enable) 신호와 스트로브 클록 신호를 발생시키도록 구성된 제어기와, 데이터 버스와, 제어기로부터 하나 이상의 구동기-인에이블 신호에 대한 응답으로 데이터 버스로 제 1 데이터와 제 2 데이터를 구동시키도록 구성된 구동 회로와, 데이터 버스를 통해 제 1 데이터 및 제 2 데이터를 수신하고 제어기에 의해서 발생된 스트로브 클록 신호에 대한 응답으로 제 1 데이터 및 제 2 데이터를 래치하도록 구성된 수신 회로와, 제어기로부터 수신 회로까지 스트로브 클록 신호를 전송하는 스트로브 클록 신호 라인과, 스트로브 클록 신호를 제어기로 되돌리기 위한 반환 경로를 포함하는 왕복(round-trip) 경로를 포함한다. 제어기는 구동 회로를 인에이블링시켜서 데이터 버스로 제 1 데이터를 구동시키도록 구성되고, 스트로브 클록 신호 라인으로 수신 회로에 대한 스트로브 클록 신호를 발생시키며, 왕복 경로로 스트로브 클록 신호를 수신하고, 그 스트로브 클록 신호의 수신에 대한 응답으로 구동 회로를 인에이블링시켜서 데이터 버스로 제 2 데이터를 구동시킨다.
다중 데이터 속도 메모리 장치의 다른 실시예는, 적어도 제 1 데이터 및 제 2 데이터 중 하나를 구동시키도록 구성된 구동기와, 이 구동기와 연결된 수신기와, 구동기와 연결되어서 제 1 데이터 및 제 2 데이터를 구동시키도록 구동기를 인에이블링하도록 구성된 제어기와, 수신기와 제어기 사이에 연결되어서 스트로브 클록 신호를 전송하도록 구성된 스트로브 클록 신호 라인과, 제어기의 종단부에 연결되어서 제 2 데이터가 구동되도록 구동기를 인에이블링시키기 위한 신호를 제어기에서 발생시켜 반환 클록 신호를 전송하도록 구성된 반환 클록 신호 라인을 포함하며, 여기서 반환 클록 신호는 휴지된(timed off) 스트로브 클록 신호이다.
다른 실시예는 다중 데이터 속도 메모리 장치의 클록킹(clocking) 회로를 제공한다. 클록킹 회로는, 제어기 - 이 제어기는 스트로브 클록 신호 출력단과 반환 클록 신호 입력단을 포함하고, 제 1 인에이블 신호와 제 2 인에이블 신호를 발행하도록 구성되며, 제 1 인에이블 신호는 복수의 구동기를 인에이블링시켜서 개별 데이터 라인으로 각각의 제 1 데이터를 구동시키고, 제 2 인에이블 신호는 복수의 구동기를 인에이블링시켜서 개별 데이터 라인으로 각각의 제 2 데이터를 구동시킴 - 와, 스트로브 클록 신호 출력단과 연결된 스트로브 클록 신호 라인과, 반환 클록 신호 입력단과 연결된 반환 클록 신호 라인 - 여기서, 이 스트로브 클록 신호 라인은 왕복 경로의 시작 부분을 형성하고 반환 클록 신호 라인은 왕복 경로의 종단 부분을 형성함 - 을 포함한다. 제어기는, 스트로브 클록 신호 라인으로 스트로브 클록 신호를 제 1 상태로 풀링(pulling)하고 제 1 인에이블 신호를 활성 상태로 풀링함으로써 외부 클록 신호에 응답하고, 스트로브 클록 신호를 제 1 상태로 풀링한 후 소정 시구간 동안 반환 클록 신호 라인으로 반환 클록 신호 - 여기서, 반환 클록 신호는 휴지된 스트로브 클록 신호이고, 활성 상태에서 개별 데이터 라인과 연결된 수신 회로에 의한 스트로브 클록 신호의 가상 수신을 나타내며, 스트로브 클록 신호에 대한 응답으로 데이터 라인으로부터 제 1 데이터 및 제 2 데이터를 래치하도록 구성됨 - 를 수신하도록 구성되며, 제 2 인에이블 신호를 활성 상태로 풀링함으로써 수신된 반환 클록 신호에 대해 응답한다.
본 발명의 장점 및 목적은 상술한 특징을 포함하는 방식으로 상세히 이해될 수 있으며, 특히 위에서 간략하게 요약된 발명은 첨부된 도면에 도시된 그 실시예를 참조하여 더 상세히 기술될 것이다.
그러나, 첨부된 도면은 단지 본 발명의 전형적인 실시예만을 도시하였고, 본 발명은 다른 균등한 실시예에 대해 인정하기 때문에, 따라서 그 범위를 제한하는 것이 고려되지 않았음을 주지해야 한다.
도 1은 반환 클록 회로를 구비하는 메모리 장치의 일 실시예를 나타내는 개략도.
도 2는 데이터 버스 및 관련 스트로브/반환 클록 신호 회로의 일 실시예를 나타내는 개략도.
도 3은 반환 클록 신호를 도시하는 타이밍 다이어그램의 일 실시예.
도 4는 반환 클록 신호를 도시하는 타이밍 다이어그램의 다른 실시예.
도 5는 스트로브/반환 클록 신호 회로의 다른 실시예.
도 6은 스트로브/반환 클록 신호 회로의 또 다른 실시예.
도 7은 반환 클록 회로가 양방향 버스로 구현된 스트로브/반환 클록 신호 회로의 실시예.
도 8은 반환 클록 회로가 양방향 버스로 구현된 스트로브/반환 클록 신호 회 로의 다른 실시예.
본 발명은 반환 클록을 사용하여 버스 라인으로의 데이터의 안전 전송을 보장하는 방법 및 장치를 제공한다.
도 1은 본 발명의 실시예에 따라 "반환 클록"을 이용한 바람직한 DDR DRAM 장치(100)를 도시한다. DDR DRAM 장치(100)는 일반적으로 다수의 메모리 어레이(102) 및 메모리 어레이(102)에 저장된 데이터에 액세스(예컨대, 독출, 기록 또는 재생)하기 위해서 외부적으로 제공된 명령을 해석하는 데 사용되는 명령 디코더(106)와 같은 다양한 제어 로직(104)을 포함한다. 도시한 바와 같이, 메모리 어레이(102)로부터 독출될 데이터는 내부 버스(131)를 통해 구동부(130)에 의해서 독출 데이터 래치(132)로 구동될 수도 있고, 그리고 나서 데이터-출력 레지스터(107)로부터 외부 데이터 버스(DQ[0:N]으로 표시) 상에 놓일 수도 있다. 유사하게, 메모리 어레이(102)에 저장될 데이터는 외부 데이터 버스로부터 데이터-입력 레지스터(108)에 래치될 수도 있다. 데이터-입력 레지스터(108)로부터, 그 데이터는 I/O 게이트(110)의 기록 구동 회로(112)를 통해 내부 데이터 버스(116) 상으로 그 데이터를 구동시킴으로써 메모리 어레이(102)에 기록될 수도 있다. 내부 데이터 버스(116)는 입력 데이터를 래치시키는 수신기(118)에 접속된다. 또한 내부 데이터 버스(116)는 "온-칩" 버스로서 참조될 수도 있는데, 왜냐하면 이 버스는 DDR DRAM 장치(100)상에 존재하는 다른 구성 요소와 연결된 DDR DRAM 장치(100)의 구성요소이기 때문이다. 이는 DDR DRAM 장치(100)와 몇몇 다른 외부 장치들 - 예컨대, 제어기 - 과 연결된 외부 데이터 버스(DQ[0:N])에 대조적이다.
이중 데이터 속도 동작에서, 제 1 데이터 및 제 2 데이터는 동일한 클록 신호의 상승 에지 및 하강 에지에서 전송된다. 이는 I/O 제어기(114)를 통해 이루어질 수도 있는데, 이 I/O 제어기(114)는 일반적으로 버스 클록 신호(CLK)의 단일 주기 동안에 제 1 데이터 및 제 2 데이터를 구동시키도록 구동 회로(112)의 서로 다른 기록 구동기를 인에이블링시키도록 구성된다.
동일한 위치로부터 구동되는 스트로브 클록 신호(스트로브 신호로도 지칭됨)는, 버스(116) 상의 데이터를 수신기(118)에 통지하도록 제공될 수도 있는 데이터로서, 래치될 준비를 한다. 예를 들면, 스트로브/반환 신호 구동 회로(119)는 이러한 목적을 위해서 제공된다. 이 스트로브/반환 신호 구동 회로(119)는 스트로크 클록 라인(120) 상에 스트로브 클록 신호를 발행한다. 종래의 DDR SDRAM 장치에서 존재하는 문제가 구동 회로(112)의 개별 기록 구동부를 제 2 데이터를 구동시키기 전에 얼마나 오랫동안 버스(116)로 제 1 데이터를 구동시켜야 하는지를 상기해보자. 그러나, 본 발명의 실시예는, 여기에서 기술한 바와 같이, 구동 회로(112)가 버스(116) 상에 제 2 데이터를 구동시키는 것을 나타내는 반환 클록 신호를 이용함으로써, 이러한 문제를 극복할 것이다.
도시한 바와 같이, 반환 클록 신호는 전도성 라인(또한, 여기에서 반환 클록 라인(122)으로 참조됨, 122)으로 전송될 수도 있다. 일 관점에서, 이 라인(122)은 전도성 라인(120)을 따라 몇몇 지점으로부터 반환 경로를 제공하며, 이 전도성 라인(120)은 스트로브/반환 신호 구동 회로(119)에서 수신기(118)까지 스트로브 클록 신호를 제공하는 데 사용된다. 다시 말하면, 반환 클록 신호는 I/O 제어기(114)로 반환되는 스트로브 클록 신호의 "복사본"(또는 스트로브 클록 신호 자체)이며, 이 I/O 제어기(114)는 반환 클록 라인(122) 기반의 타이밍으로 구동 회로(112)를 제어한다.
따라서, (적어도 일 실시예에서) 전도성 라인(120)의 일 부분과 전도성 라인(122)의 전체는 I/O 제어기(114)에 신호를 보내는 데 이용되는 왕복 경로(128)를 형성하며, 이에 따라 (CLK 신호의 단일 주기 동안에) 제 1 데이터가 수신기(118)에서 래치되고, 제 2 데이터가 구동 회로(112)로부터 구동될 수도 있다. 전도성 라인(120)의 일부분은 이중 라인으로서 도시된 왕복 경로에 기여한다. 그러나, 이 도면의 표현은 단지 설명을 위한 것으로, 그리고 적어도 일 실시예에서 전도성 라인(120, 122)은 서로 다른 구동 제어기들 사이에서 그 라인의 반대편 종단(end)이 공유된 양방향 라인인 것으로도 이해된다. 임의의 경우에서, 라인(122)을 통해 제어기(114)로의 스트로브 클록 신호 반환은 또한 여기서는 반환 클록 신호로서, 또는 단순히 반환 신호로서 참조된다.
구현에 따르면, 왕복 경로(128)는 하나 이상의 직렬(in-line) 버퍼를 구비할 수도 있다. 예를 들면, 하나의 버퍼(124)는 왕복 경로(128)의 반환지점에 도시된다. 다른 구현에서, 버퍼(124)는 필요하지 않을 수도 있다. 버퍼가 필요할지 여부는 왕복 경로(128)의 특정 구성 및 그 결과적인 신호 감쇄에 따른다.
일반적으로, 왕복 경로(128)는 수신기(118)가 수신할 정도로 충분한 지연을 제공하고, 구동 회로(112)가 제 2 데이터를 구동시키기 전에 제 1 데이터를 래치시키기에 충분한 지연을 제공한다. 최적으로, 이 지연은 제 1 데이터가 수신기(118)에서 래치되는 것을 보장하는 데 필요한 것보다 길지 않으므로 그 클록 주파수가 증가할 수도 있으므로, 전체 속도가 더 빨라진다. 특정 실시예에서, 왕복 경로(128)는 라인(120)을 통해 스트로브/반환 신호 구동 회로(119)에서 수신기(118)까지 적어도 스트로브 클록 신호의 전송 시간에 동일하게 지연을 제공하도록 설계된다. 따라서, 왕복 경로(128)는 일반적으로 적어도 스트로브 클록 라인(120)만큼 길다. 아래에서 더욱 상세히 기술하는 바와 같이, 이는 일반적으로 스트로브/반환 신호 구동 회로(119)와 수신기(118) 사이의 적어도 절반에서, 스트로브 클록 라인(120) 상의 일 지점으로부터 반환 클록 라인(122)을 시작함으로써 이루어질 수 있다. 지연은 또한 다양한 구성요소들이 스트로브 클록 신호를 처리하는 데 필요한 임의의 처리 시간을 설명한다.
임의의 경우에서, 여기서 기술된 바와 같은 왕복 경로의 제공은 의도한 목적지(예컨대, 수신기(118))에 가정된 성공적인 데이터의 도착을 신호로 전송하는 데 사용된다. 결과적으로, 왕복 경로(128)는 바람직하게 내부 데이터 버스(116)의 경로를 반복하도록 구성된다. 따라서, 내부 데이터 버스(116)의 구성에 사용되는 물질들은 스트로브 클록 신호 라인(120) 및 반환 클록 신호 라인(122)에서 사용되는 것들과 동일할 것이다. 결과적으로, 왕복 경로(128) 및 버스(116)는 신호 전송 시간에 영향을 미칠 수도 있는 온도와 같은 처리 조건에 대해서 규격화된다.
물론, 반환 클록 신호 및 이와 유사한 회로는 또한 이중 데이터 속도로 메모리 어레이(102)로부터 데이터를 독출할 때 사용될 수도 있다. 다시 말하면, 왕복 경로(스트로브 클록 신호 및 대응하는 반환 클록 신호를 전송하기 위한)는 또한 메모리 어레이(102)의 구동부(130)과 독출 데이터 래치(132) 사이에서 데이터를 전송할 때 사용될 수도 있다. 몇몇 경우에서, 반환 클록은 독출 및 기록 모두를 제공할 수도 있고, 스트로브 및 반환 신호는 하나 이상의 공통 양방향의 라인을 공유할 수도 있다. 이러한 종단에 대한 바람직한 실시예는 도 7 및 도 8에 도시되고 이하에서 설명된다.
추가로, 도 1은 단지 예시적일 뿐임을 이해해야 한다. 당업자는 발명의 일면이 다르게 구현될 수도 있다는 것을 인식할 것이다. 게다가, 도 1의 메모리 장치(100)는 현재의 메모리 장치들에 비해 일부 관점에서 단순화되었다. 따라서, 실제로, 메모리 장치는 도 1에 도시되지 않은 다양한 다른 회로들을 구비할 것이다. 따라서, 특정 회로가 도 1에 도시한 것보다 더 많든지 더 적든지, 또는 서로 다른 회로 소자를 구비하든 구비하지 않든 지에 대해서는 제한하지 않는다.
회로 소자 및 그 회로 소자의 동작과 관련된 왕복 경로(128)의 다양한 실시예는 이제 도 2 내지 도 8을 참조하여 기술한다. 가능한 한, 동일한 숫자들이 도 1을 참조하여 기술된 구성요소를 식별하는 데 이용된다. 그렇지 않으면, 유사한 구성요소들은 유사한 전문용어(도 7 및 도 8의 경우에서와 같이)에 의해 식별될 것이다. 그러나, 구성요소의 그러한 식별은 단지 편의를 위해 이루어졌고 도 2 내지 도 8의 실시예는 도 1에서 도시한 장치들에 제한을 받지 않는다. 추가로, 도 2 내지 도 8에서 도시되고 기술된 각 경우는 이중 데이터 속도 구현을 도시한다. 그러나, 본 발명의 실시예는 임의의 다중 속도 메모리 장치 및 관련된 회로들을 포함하는 것임을 이해할 것이다. 그것은 본 발명의 반환 클록이 주어진 클록 주기 동안 2 개 이상의 데이터를 구동시키도록 구성된 임의의 메모리 장치일 수도 있다.
도 2를 우선 참조하면, 데이터 회로(200) 및 제어/클록킹 회로(202)의 실시예가 도시된다. 그 데이터 회로(200)는 다수의 데이터 버스 라인(1161, 1162, ..., 116N)을 포함한다. 이 버스 라인(1161, 1162, ..., 116N)은 도 1에 도시한 버스(116)의 개별 라인으로 표현될 수도 있고, 따라서 총괄하여 버스(116) 또는 버스 라인(116)으로 지칭된다. 버스 라인(116)은 개별 구동 회로(1121, 1122, ..., 112N)(총괄하여, 도 1의 구동 회로(112)를 대표함)에 대한 각각의 일 종단부에 연결되고 개별 수신기(1161, 1162, ..., 116N)(총괄하여, 도 1의 수신기(118)를 대표함)에 대한 각각의 다른 종단부에 연결된다. 각각의 구동 회로(112)는 각 클록 주기마다 다중 (적어도 두 개의) 데이터를 구동시키도록 구성된다. 예시적으로, 구동 회로(112)는 이중 데이터 속도 메모리 장치용으로 구현되므로, 구동 회로(112)는 개별 제 1 구동기(2041, 2042, ..., 204N)(총괄하여, 구동기(204))마다 각각 제 1 데이터 입력단(INn<1>)을 구비하고, 개별 제 2 구동기(2061, 2062, ..., 206N)(총괄하여, 구동기(206))마다 각각 제 2 데이터 입력단(INn<2>)을 구비한다.
구동기(204, 206)는 그들의 개별 데이터를 구동시키도록 I/O 제어기(114)에 의해서 인에이블링되며, 이 I/O 제어기(114)는 두 개의 인에이블 신호(Enable<1> 및 Enable<2>)를 발행하도록 구성된다. 제어기(114)는 제 1 인에이블 신호(Enable<1>)를 어서트(assert)하여 제 1 구동기(204)를 인에이블링시킴으로써 자신들의 개별 제 1 데이터(In<1>)를 자신들의 개별 버스 라인(116)으로 구동시키고, 제 2 인에이블 신호(Enable<2>)를 활성 상태로 풀링해서 제 2 구동기(206)를 인에이블링시킴으로써 자신들의 개별 제 2 데이터(In<2>)를 자신들의 개별 버스 라인(116)으로 구동시키도록 한다.
제어/클록킹 회로(202)의 스트로브/반환 신호 구동 회로(119)는 또한 제 1 인에이블 신호 및 제 2 인에이블 신호에 응답하는 한 쌍의 구동기를 구비하도록 구성된다. 특히, 스트로브/반환 신호 구동 회로(119)는 제 1 구동기(208) 및 제 2 구동기(210)를 포함하는데, 제 1 구동기(208)는 제 1 인에이블 신호(Enable<1>)에 응답하여 인에이블링되고, 제 2 구동기(210)는 제 2 인에이블 신호(Enable<2>)에 응답하여 인에이블링된다. 일 실시예에서, 제 1 인에이블 신호를 어서트함으로써 결과적으로 스트로브/반환 신호 구동 회로(219)의 제 1 구동기(208)가 왕복 경로(128)의 전도성 라인(120) 상에 스트로브 신호(HIGH)를 구동시킨다. 제 2 인에이블 신호를 어서트함으로써 결과적으로 스트로브 신호 구동 회로(119)의 제 2 구동기(210)가 스트로브 신호(LOW)를 구동시킨다.
도시된 바와 같이, 왕복 경로(128)의 반환 지점은 대략 이 왕복 경로(128)의 중간 지점이다. 따라서, 스트로브 클록 신호 라인(120) 및 반환 클록 신호 라인(122)은 대략 동일한 길이이다. 추가로, 스트로브 클록 신호 라인(120) 및 반환 클록 신호 라인(122)은 대략 버스 라인(116)과 동일한 길이이다. 따라서, 스트로브/반환 신호 구동 회로(119)에 의해서 발행된 스트로브 신호는 실질적으로 임의의 그리고 각각의 구동 회로(112)로부터 데이터 신호의 전송 시간과 동일한 전송 시간을 가진다. 라인(120)의 종단부(terminal end)에서 스트로브 신호의 수신은, 수신기(118)가 버스 라인(116)으로 그 데이터를 래치하도록 신호를 전송한다. 이러한 특정한 구현에서, 스트로브 신호는 버퍼(124)에 의해 왕복 경로(128)의 중간 지점에서 버퍼링 되며, 그리고 나서 반환 클록 신호 라인(122)을 통해 I/O 제어기(114)에 반환 신호를 발행한다. 반환 신호를 수신함으로써 결과적으로 I/O 제어기(114)는 제 2 구동기(206)를 인에이블링시켜서 버스 라인(116) 상에 제 2 데이터를 구동시키도록 한다.
도 2의 데이터 회로(200) 및 제어/클록킹 회로(202)의 동작은 도 3의 타이밍 다이어그램을 참조하여 추가로 설명될 수도 있다. 일반적으로, 타이밍 다이어그램은 이중 데이터 속도 메모리 장치를 위한 구동기 제어를 설명하고, 이 타이밍 다이어그램에서는 제 1 데이터 및 제 2 데이터가 I/O 제어기(114)에 대한 클록 신호(CLK) 입력의 주어진 클록 주기(tCLK) 내에서 버스로 구동된다. 클록 신호(302)의 상승 에지는 제어기(114)가 제 1 인에이블 신호(Enable<1>, 306)를 어서트시키도록 한다. 결과적으로, 구동 회로(112)의 제 1 구동기(204) 각각은, 버스 라인으로 제 1 인에이블 신호(306)와 데이터(310)를 관련시킨 제 1 직선 화살표에 의해 지시된 것처럼, 제 1 데이터(In<1>)를 자신들의 개별 버스 라인(116)으로 구동시킬 수 있다.
제 1 인에이블 신호(Enable<1>)를 어서트함으로써 또한 스트로브 신호(304)가 "HIGH"로 풀링되는데, 왜냐하면 이 Enable<1> 신호는 또한 스트로브/반환 신호 구동 회로(119)의 제 1 구동기(208)에 입력되기 때문이다. 스트로브 신호(304)는 전도성 라인(120)으로 수신기(118)에 전송되고, 그리고 스트로브 신호(304)의 상승 에지의 수신은 버스(116) 상에 제 1 데이터(In<1>)의 존재를 수신기(118)에 알려 그 수신기가 데이터를 래치하도록 한다. 추가로, 스트로브 신호(304)는 왕복 경로(128)를 통해 전송되고, 궁극적으로 반환 신호(305)가 도 3에서 스트로브 신호 상에 중첩되게 보이는 것처럼, 제어기(114)로 반환된다. 이러한 표시는 스트로브 신호(304)와 반환 신호(305) 사이에 결과적인 위상 이동을 도시하며, 이 위상 이동은 (적어도 본 실시예에서) 왕복 경로(128)를 통한 스트로브 신호의 전송 지연의 결과이다. 왕복 경로(128)가 스트로브 신호(304)를 수신기(118)에 제공하는 전도성 라인(120)만큼 길게 구성될 수도 있는 한, 제어기(114)에 의한 반환 신호(306)의 수신은 (적어도 본 실시예에서) 수신기(118)에 의한 스트로브 신호(304)의 수신보다 일찍 일어나야 한다. 따라서, 반환 신호(305)의 상승 에지는 제어기(114)가 수신기(118)에 의한 제 1 데이터의 가상 수신을 나타낸다. 이 정도로 제 1 데이터의 안전 도착의 보장이 주어진다면, 제 2 데이터는 이제 버스로 구동될 수 있다. 따라서, (반환 클록 신호(306)의 상승 에지와 제 1 인에이블 신호(306)의 하강 에지 및 제 2 인에이블 신호(308)의 상승 에지와 관련한 곡선의 화살표에 의해 지적된 바와 같이) 반환 신호(305)의 상승 에지는 제어기(114)가 제 1 인에이블 신호(Enable<1>, 306)를 어서트하지 않고(de-assert), 제 2 인에이블 신호(Enable<2>, 308)를 어서트한다. 결과적으로, (제 2 직선 화살표에 의해 지적된 바와 같이) 구동 회로(112)의 제 2 구동기(204) 각각은 제 2 데이터(In<2>)를 자신들의 개별 버스 라인(116)으로 구동시킬 수 있다. (반환 클록 신호(306)의 하강 에지와 제 2 인에이블 신호(Enable<2>, 308)의 하강 에지와 관련한 곡선의 화살표로 표시된 바와 같이) 제 2 인에이블 신호(Enable<2>, 308)는 제어기(114)에 의해서 수신된 반환 신호(305)의 하강 에지에 응답하여 어서트되지 않을 수도 있다.
도 3으로부터, 두 개의 데이터가 단일 클록 주기(tCLK) 동안 수신기에 안전하게 래치될 수 있다는 것이 분명하다. 일 측면에서는, 수신기가 버스로부터 데이터를 래치하도록 신호를 주는 동일한 스트로브 클록 신호(또는 적어도 신호가 휴지된 스트로브 클록 신호)는, 왕복 경로(128)를 통해 제어기(114)로 반환(반환 신호(305)의 형태로)되고 그 결과로 제어기가 제 2 데이터를 구동시키도록 한다. 그러한 구성으로서, 반환 신호(305)의 상승 에지는 필연적으로 스트로브 신호(304)가 "LOW"로 구동되기 전에 제어기에 의해 수신된다. 따라서, 제 2 데이터는 조기에(즉, 수신기에 의한 제 1 데이터의 가상 수신의 확인 전에) 버스에서 구동되지 않을 것이다.
이제, 도 4를 참조하면, 타이밍 다이어그램의 다른 실시예가 도시된다. Enable<2> 신호(408)를 생략한 채로, 도 4에 도시된 각각의 신호는 도 3과 관련하여 기술된 것과 동일한 방법으로 동작하므로, 동일한 참조 번호들이 주어지고 여기에서 다시 기술하지는 않을 것이다. 이 실시예에서, 일단 어서트되면, Enable<2> 신호(408)는 클록 주기(tCLK) 동안 "HIGH"로 어서트된다. 결과적으로, 제 2 데이터는 클록 주기(tCLK)를 어서트하는 동안 구동되며, 이는 추가로 제 2 데이터가 수신기에서 적절하게 래치되는 것을 보장할 수도 있다.
위에서 지적한 바와 같이, 왕복 경로(128)는 다양하게 서로 다른 방법으로 구성될 수도 있다고 고려될 수 있다. 예컨대, 도 5는 다른 실시예가 도시되며, 이 실시예는 왕복 경로(128) 및 스트로브 클록 라인(120)이 버스 라인(116)과 대략 동일한 길이를 구비한다. 따라서, 만일 버스 라인(116)이 길이 L을 구비하면, 왕복 경로(128)의 각 세그먼트(즉, 스트로브 클록 라인 세그먼트(120A) 및 반환 클록 라인(122))는 그 길이가 L/2이다. 스트로브 클록 라인의 다른 세그먼트(120B) 역시 그 길이는 L/2이다. 따라서, 반환 클록 라인(122)은 스트로브 클록 라인(120)으로부터 대략 스트로브 클록 라인(122)의 중간 지점까지 확장한다. 반환 클록 신호는 실질적으로 수신기(118)에 도착하는 스트로브 클록 신호와 동시에 제어기(114)로 도착한다는 점에서 도 5의 배치는 최대 클록 주파수에 대해 최적화될 수도 있다.
일 실시예에서, 수신기(118)에 계속해서 유지된 스트로브 클록 신호는 도 5에 도시한 바와 같이 버퍼(124)에 의해서 스트로브 클록 라인(120)의 중간 지점에서 버퍼링 될 수도 있다. 다른 실시예에서, 반환 클록 신호는 버퍼 제공에 의해 반환 클록 라인(122)의 시작단(또는 더 일반적으로, 반환 클록 라인(122)을 따라 임의의 곳에서)에서 버퍼링될 수도 있다. 또 다른 실시예에서, 스트로브 클록 신호 및 반환 클록 신호 모두는 버퍼링될 수도 있다.
앞선 실시예들은 단일 방향에서 버스 라인에서 구동된 데이터를 기술한다. 추가로, 단지 설명에 의해서, 실시예는 메모리 어레이(102)(도 1 참조)로 기록될 데이터를 기술하였다. 그러나, 반환 클록 회로는 메모리 어레이(102)로부터 데이터를 독출하는 클록킹에 동일하게 적용할 수 있다. 따라서, 반환 클록 회로는 데이터 라인(131)으로 구동될 데이터 및 독출 데이터 래치(132)에 래치될 데이터를 클록킹하기 위해서 구현될 수도 있다. 데이터는 주어진 버스 상에서 양방향으로 구동될 수도 있으며 본 발명의 반환 클록 개념을 이용하여 클록킹될 수도 있다.
양방향 버스 라인(116) 및 관련 제어/클록킹 회로(701L, 701R)를 구비한 데이터 회로(700)의 일 실시예는 도 7에 도시된다. 단지 편의를 위해, 상대적인 방향은, 왼쪽(left), 오른쪽(right), 왼편(left-hand), 또는 오른편(right hand)으로 도 7에 기술되며, 신호 전송 방향은 왼쪽에서 오른쪽(l2r)으로 또는 오른편에서 왼편(r2l)으로 기술된다. 추가로, 왼쪽 구성요소와 오른쪽 구성요소를 구별하기 위해 일부 구성요소들을 도 1에 사용되지 않은 참조 번호로 지칭하는 것이 필요하였다. 그러나, 동일한 구성요소를 식별하는 데 유사한 전문용어(예컨대, 구동기, 구동 회로, 수신기 등)를 사용하는 것이 좋을 것이다.
위에서 기술된 이전의 실시예와 대조적으로, 도 7에 도시된 데이터 회로(700)는 버스 라인(116)의 각 종단부에서 구동 회로(7021, 7022, ..., 702N, 총괄하여 "왼편 구동 회로(702)"를 표현)(7041, 7042, ..., 704N, 총괄하여, "오른편 구동 회로(704)"를 표현)를 포함한다. 추가로, 수신기(7061, 7062, ..., 706N, 총괄하여 왼편 수신기(706)를 표현)(7081, 7082, ..., 708N, 총괄하여, "오른편 수신기(708)"를 표현)는 버스 라인(116)의 각 종단부에 위치된다.
각 구동 회로(702, 704)는 각 클록 주기마다 다중(적어도 두 개) 데이터를 구동시키도록 구성된다. 바람직하게는, 구동 회로(702, 704)는 이중 데이터 속도 메모리 장치를 위해 구현된다. 따라서, 왼편 구동 회로(702) 각각은, 개별 제 1 구동기(7101, 7102, ..., 710N, 총괄하여 제 1 왼편 구동기(710))에 대한 제 1 데이터 입력(D_l2r<1>) 및 개별 제 2 구동기(7121, 7122, ..., 712N, 총괄하여, 제 2 왼편 구동기(712))에 대한 제 2 데이터 입력(D_l2r<2>)을 구비하고, 오른편 구동 회로(704) 각각은, 개별 제 1 구동기(7141, 7142, ..., 714N, 총괄하여, 제 1 오른편 구동기(714))에 대한 제 1 데이터 입력(D_r2l<1>) 및 개별 제 2 구동기(7161, 7162, ..., 716N, 총괄하여, 제 2 오른편 구동기(716))에 대한 제 2 데이터 입력(D_r2l<2>)을 구비한다.
각 제어/클록킹 회로(701L, 701R)는 또한 개별 스트로브/반환 신호 구동 회로(703L, 703R)를 구비한다. 이 스트로브/반환 신호 구동 회로(703L, 703R)는 전술한 스트로브/반환 신호 구동 회로(119)와 유사한 방식으로 각각 동작한다. 따라서, 스트로브/반환 신호 구동 회로(703L, 703R)의 상세한 설명은 여기에서 다시 기재하지 않는다.
제어/클록킹 회로(701L, 701R) 각각은 왕복 경로(128R, 128L)를 포함한다. 왼편 왕복 경로(128L)는 왼편 스트로브 클록 신호 라인(120L), 접속 라인(720L) 및 왼편 반환 클록 신호 라인(122L)에 의해서 형성된다. 오른편 왕복 경로(128R)는 오른편 스트로브 클록 신호 라인(120R), 접속 라인(720R) 및 오른편 반환 클록 신호 라인(122R)에 의해서 형성된다. 바람직하게는 각각의 왕복 경로(128L, 128R)를 위한 반환 지점은 대략 개별 경로의 중간 지점이다.
충분한 신호 세기를 보장하고 불필요한 피드백을 피하기 위해서, 하나 이상의 버퍼가 제어/클록킹 회로(701L, 701R)에 포함될 수도 있다. 바람직하게는 두 개의 버퍼(1241, 1242)가 도시된다. 각 버퍼의 용도는 이하에서 설명될 것이다.
구동기(710, 712, 714, 716)는 자신들의 데이터를 구동시키도록 개별 I/O 제어기(114L, 114L)에 의해서 인에이블링된다. 추가로, 스트로브/반환 신호 구동 회로(703L, 703R)는 자신들의 개별 제어기(114L, 114R)에 의해 제공된 입력에 따라 "HIGH" 및 "LOW" 상태 사이에서 개별 스트로브 신호들을 구동시키도록 구성된다. 결과적으로, 각 제어기(114L, 114R)는 두 개의 인에이블 신호(Enable_l2r<1>, Enable_l2r<2>, Enable_r2l<1>, Enable_r2l<2>)를 개별적으로 발행하도록 구성된다.
왼쪽에서 오른쪽으로의 동작(즉, 구동 회로(702)로부터 수신기(708)까지 데이터를 구동시킴)에서, 데이터 회로(700) 및 제어/클록킹 회로(701L)는 실질적으로 도 5와 관련되어 기술된 회로처럼 동일한 방법으로 동작한다. 따라서, 상세한 설명은 불필요하게 보인다. 그러나, 주의할 차이점은, 버퍼(1241, 1242)는 선택적으로 그리고 역으로 작동된다는 점이다. 따라서, 왼쪽에서 오른쪽으로 동작하는 동안, 제 2 버퍼(1242)는 왼편 구동 회로(703L)에 피드백 방지를 위해서 작동되지 않는 반면에, 제 1 버퍼(1241)는 스트로브 신호를 수신기(708)로 전송하는 것을 가능하게 한다.
오른쪽에서 왼쪽으로 동작(즉, 구동 회로(704)로부터 수신기(706)에 데이터를 구동시킴)하는 동안에, 제 1 버퍼(1241)는 작동되지 않고 제 2 버퍼(1242)는 작동된다. 이러한 구성에서, 오른편 스트로브/반환 신호 구동 회로(703R)에 의해서 발행된 스트로브 신호는 오른편 스트로브 클록 신호 라인(120R)을 통해 그리고 접속 라인(720R)을 통해서 제 2 버퍼(1242)로 전송된다. 그러면, 버퍼링된 신호는 접속 라인(720L)을 통해 왼편의 측면 스트로브 클록 신호 라인(120L)에 전송된다. 따라서, 제 1 버퍼를 작동시키지 않는 것은 오른편 구동 회로(703R)로의 불필요한 피드백을 방지한다. 왼쪽에서 오른쪽으로 동작 및 오른쪽에서 왼쪽으로 동작하는 것 모두에서 반환 클록 신호는 버퍼(1241, 1242)의 영향을 받지 않는다.
일반적으로, 도 7에 도시된 회로의 타이밍 동작은 실질적으로 도 2에 대해서 기술된 것과 동일할 것이다(도 3 및 도 4의 타이밍 다이어그램 참조). 그러나, 도 7의 특정 신호 라우팅의 결과로 주의할 만한 일부 차이점이 있다. 특히, 오른쪽에서 왼쪽으로 동작하는 동안 스트로브 신호의 전송 시간은 반환 신호의 전송 시간보다 더 길 수도 있다. 이는 스트로브 신호가 접속 라인(720L, 720R) 및 제 2 버퍼(1242)를 통해 오른편 스트로브 클록 신호 라인(120R)으로부터 왼편 스트로브 클록 신호 라인(120L)까지 전송된 결과이다. 따라서, 왼편 수신기(706L)가 제 1 데이터를 래치하기 전에, 버스 라인(116) 상에 제 2 데이터를 구동시키는 것을 피하기 위해서, 필요하다면, 다양한 단계들이 이러한 지연을 위해 보상될 것이다. 예컨대, 오른편 제어기(114R)는 스트로브 신호의 상승 에지를 수신하자마자 추가적인 지연을 구현할 수도 있다.
이제 도 8을 참조하면, 반환 클록 회로의 또 다른 실시예가 도시된다. 일반적으로, 도 7에 도시한 바와 같은 동일한 숫자로 된 구성요소는 실질적으로 이전에 기술한 바와 동일한 방식으로 동작한다. 따라서, 이러한 구성요소의 상세 기술은 불필요하다. 그러나, 도 7과 대조적으로, 도 8의 회로는 각 스트로브/반환 신호 구동 회로(703L, 703R)로부터 스트로브 신호가 반대편 제어기를 통과하는 것을 방지한다. 이는 스트로브 클록 신호 라인(120)을 따라 스트로브 신호의 버퍼링되지 않은 전송을 허가함으로써 그리고, 스트로브/반환 클록 신호가 의도된 제어기로만 전송하도록 제한하기 위해서 버퍼를 제공함으로써 가능하다. 예컨대, 도 7의 회로를 이용하여 왼쪽에서 오른쪽으로 동작하는 동안, 왼편 구동 회로(703L)에 의해서 발행된 스트로브 신호는 반환 클록 라인(122L)을 통해 의도된 왼편 제어기(114L)로 전송할 수도 있을 뿐만 아니라, 반환 클록 라인(122R)을 통해 의도되지 않은 오른편 제어기(114R)로 전송할 수도 있다. 반대로, 도 8의 회로를 이용하여 왼쪽에서 오른쪽으로 동작하는 동안, 왼편 구동 회로(703L)에 의해서 발행된 스트로브 신호는 버퍼(1241)가 작동되기 때문에 반환 클록 라인(122L)을 통해 의도된 왼편 제어기(114L)로만 전송할 수 있으며, 버퍼가 작동되지 않기 때문에 오른편 제어기(122R)로 전송되는 것이 방지될 수 있다. 역으로, 오른쪽에서 왼쪽으로 동작하는 동안 제 1 버퍼(1241)는 작동되지 않고 제 2 버퍼(1242)는 작동된다.
앞서 설명된 실시예들은 예시적일 뿐이다. 당업자는 본 발명의 범위 내에서 다른 반환 클록 구현을 생각할 수 있다.
앞서 설명한 것이 본 발명의 실시예를 나타내지만, 본 발명의 다른 그리고 추가의 실시예들은 본 발명의 기본적인 범위로부터 벗어나지 않고서 변형될 수도 있으며, 그 범위는 이하의 청구 범위에 의해 결정된다.

Claims (23)

  1. 다중 데이터 속도 메모리 장치(100)의 제어 회로(114, 119)를 주어진 클록 주기 내에서 동작시키는 방법으로서,
    제 1 데이터(IN<1>)를 데이터 버스(116) 상에서 구동하는 단계와,
    상기 데이터 버스(116) 상에서 상기 제 1 데이터(IN<1>)가 유효함을 나타내는 스트로브 신호를 제 1 신호 경로(120)를 통해 수신 회로(118)로 전송하는 단계와,
    상기 수신 회로(118)에서의 상기 스트로브 신호의 가상 도착(an assumed arrival)을 나타내는 반환 신호를 수신하는 단계 - 상기 반환 신호는 상기 스트로브 신호가 상기 수신 회로에 도착하기 전에 상기 스트로브 신호로부터 발생함 - 와,
    상기 반환 신호 수신에 응답하여 상기 데이터 버스(116) 상에서 제 2 데이터(IN<2>)를 구동하는 단계를 포함하는
    다중 데이터 속도 메모리 장치의 제어 회로 동작 방법.
  2. 제 1 항에 있어서,
    상기 데이터 버스(116)는 상기 다중 데이터 속도 메모리 장치(100)의 내부 데이터 버스이고,
    상기 다중 데이터 속도 메모리 장치(100)는 이중 데이터 속도 동기식 동적 램(DDR SDRAM)인
    다중 데이터 속도 메모리 장치의 제어 회로 동작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 스트로브 신호 발행과 상기 반환 신호 수신 사이의 시구간은 적어도 상기 스트로브 신호가 상기 제어 회로(114, 119)에서 상기 수신 회로(118)로 전달되는 데 필요한 시구간인
    다중 데이터 속도 메모리 장치의 제어 회로 동작 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반환 신호는 상기 스트로브 신호인
    다중 데이터 속도 메모리 장치의 제어 회로 동작 방법.
  5. 다중 데이터 속도 메모리 장치(100)를 주어진 클록 주기 내에서 동작시키는 방법으로서,
    (a) 제 1 데이터(IN<1>)를 데이터 버스(116) 상에서 구동하는 단계와,
    (b) 제어기(114, 119)로부터 스트로브 신호를 발행하는 단계와,
    (c) 상기 스트로브 신호를 발행한 후 소정 시구간 동안 상기 스트로브 신호를 수신 회로(118)에 의해서 수신하는 단계와,
    (d) 상기 수신 회로(118)가 상기 스트로브 신호를 수신하는 것에 응답하여 데이터 버스(116)로부터 상기 제 1 데이터를 래치시키는 단계와,
    (e) 상기 스트로브 신호를 발행한 후 소정 시구간 동안 상기 스트로브 신호를 상기 제어기(114, 119)에 의해서 수신하는 단계 - 상기 반환 신호는 상기 스트로브 신호가 상기 수신 회로에 도착하기 전에 상기 스트로브 신호로부터 발생함 - 와,
    (f) 상기 제어기(114, 119)에 의해 상기 스트로브 신호를 수신하는 것에 응답하여 상기 데이터 버스(116) 상에서 제 2 데이터(IN<2>)를 구동하는 단계를 포함하는
    다중 데이터 속도 메모리 장치의 동작 방법.
  6. 제 5 항에 있어서,
    상기 (a) 단계 내지 (f) 단계는 상기 데이터 버스(116)를 통해 양방향으로 수행되는
    다중 데이터 속도 메모리 장치의 동작 방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 스트로브 신호는 제 1 경로(120A, 120B)로 상기 수신 회로(118)에 전송되고 제 2 경로(120A, 122)로 상기 제어기로 전송되며, 상기 각 경로 중 일부만이 공통 라인(120A)을 공유하는
    다중 데이터 속도 메모리 장치의 동작 방법.
  8. 제 5 항 또는 제 6 항에 있어서,
    상기 스트로브 신호는 제 1 경로(120A, 120B)로 상기 수신 회로(118)에 전송되고, 제 2 경로(120A, 122)로 상기 제어기에 전송되며, 상기 제 1 경로 및 제 2 경로의 길이는 실질적으로 동일한
    다중 데이터 속도 메모리 장치의 동작 방법.
  9. 제 5 항 또는 제 6 항에 있어서,
    (g) 상기 데이터 버스(116)로부터 상기 제 2 데이터(IN<2>)를 래치시키는 단계를 더 포함하는
    다중 데이터 속도 메모리 장치의 동작 방법.
  10. 제 5 항 또는 제 6 항에 있어서,
    상기 다중 데이터 속도 메모리 장치(100)는 이중 데이터 속도 동기식 동적 램(DDR SDRAM)인
    다중 데이터 속도 메모리 장치의 동작 방법.
  11. 다중 데이터 속도 메모리 장치(100)에 있어서,
    하나 이상의 구동기-인에이블(driver-enable) 신호 및 하나의 스트로브 클록 신호를 발생시키도록 구성된 제어기(114)와,
    데이터 버스(116)와,
    상기 제어기(114)로부터의 상기 하나 이상의 구동기-인에이블 신호에 응답해서 상기 데이터 버스(116)로 제 1 데이터(IN<1>)와 제 2 데이터(IN<2>)를 구동시키도록 구성된 구동 회로(112)와,
    상기 데이터 버스(116)를 통해 상기 제 1 데이터 및 제 2 데이터를 수신하도록 구성되고, 상기 제어기(114)에 의해서 발생된 상기 스트로브 클록 신호에 응답해서 상기 제 1 데이터 및 제 2 데이터를 래치시키도록 구성된 수신 회로(118)와,
    상기 제어기(114)로부터 상기 수신 회로(118)로 상기 스트로브 클록 신호를 전송하는 스트로브 클록 신호 라인(120)과,
    상기 스트로브 클록 신호를 상기 제어기(114)로 되돌리기 위한 반환 경로(122)를 포함하는 왕복(round-trip) 경로(128) - 상기 반환 경로는 상기 제어기와 상기 수신 회로 사이의 상기 스트로브 클록 신호 라인 상의 임의의 한 지점부터 시작하고, 상기 왕복 경로의 길이는 상기 제어기로 되돌아 수신된 상기 스트로브 클록 신호가 상기 수신 회로에서의 상기 스트로브 클록 신호의 가상 도착을 나타내는 길이임 - 를 포함하되,
    상기 제어기(114)는 상기 구동 회로(112)를 인에이블링시켜서 상기 데이터 버스(116)로 상기 제 1 데이터(IN<1>)를 구동시키고, 상기 스트로브 클록 신호 라인(120)으로 상기 수신 회로(118)에 전송되는 상기 스트로브 클록 신호를 발생시키며, 상기 왕복 경로(128)로 상기 스트로브 클록 신호를 수신하고, 상기 스트로브 클록 신호를 수신한 것에 응답하여 상기 구동 회로(112)를 인에이블링시켜서 상기 데이터 버스(116)로 상기 제 2 데이터(IN<2>)를 구동시키도록 구성되는
    다중 데이터 속도 메모리 장치.
  12. 제 11 항에 있어서,
    상기 왕복 경로(128)는 상기 스트로브 클록 신호 라인(120)에 의해 부분적으로 형성되는
    다중 데이터 속도 메모리 장치.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 다중 데이터 속도 메모리 장치(100)는 이중 데이터 속도 동기식 동적 램(DDR SDRAM)인
    다중 데이터 속도 메모리 장치.
  14. 다중 데이터 속도 메모리 장치(100)의 클록킹 회로에 있어서,
    스트로브 클록 신호 출력단과 반환 클록 신호 입력단을 포함하고, 제 1 인에이블 신호와 제 2 인에이블 신호를 발행하도록 구성되는 제어기(114) - 상기 제 1 인에이블 신호는 복수의 구동 회로(112)를 인에이블링시켜서 개별 데이터 라인(116)으로 각각의 제 1 데이터(IN<1>)를 구동시키고, 상기 제 2 인에이블 신호는 상기 복수의 구동 회로(112)를 인에이블링시켜서 개별 데이터 라인(116)으로 각각의 제 2 데이터(IN<2>)를 구동시킴 - 와,
    상기 스트로브 클록 신호 출력단과 접속된 스트로브 클록 신호 라인(120)과,
    상기 반환 클록 신호 입력단과 접속된 반환 클록 신호 라인(122)
    을 포함하되,
    상기 스트로브 클록 신호 라인(120)은 왕복 경로의 시작 부분을 형성하고,
    상기 반환 클록 신호 라인(122)은 상기 왕복 경로(128)의 종단 부분을 형성하며,
    상기 반환 클록 신호는 상기 제어기와 수신 회로 사이의 상기 스트로브 클록 신호 라인 상의 임의의 한 지점으로부터 시작하고,
    상기 왕복 경로의 길이는 상기 제어기로 되돌아 수신된 상기 스트로브 클록 신호가 상기 수신 회로에서의 상기 스트로브 클록 신호의 가상 도착을 나타내는 길이이며, 그리고
    상기 제어기(114)는,
    상기 스트로브 클록 신호 라인(120) 상에서 상기 스트로브 클록 신호를 제 1 상태로 풀링(pulling)하고 상기 제 1 인에이블 신호를 활성 상태로 풀링함으로써, 외부 클록 신호에 응답하고,
    상기 스트로브 클록 신호를 상기 제 1 상태로 풀링한 후 소정 시구간 동안 상기 반환 클록 신호 라인(122) 상에서 반환 클록 신호를 수신하며 - 상기 반환 클록 신호는 휴지된(timed off) 상기 스트로브 클록 신호이고, 상기 활성 상태에서 상기 개별 데이터 라인(116)과 접속된 수신 회로(118)에 의한 상기 스트로브 클록 신호의 가상 수신을 나타내며, 상기 스트로브 클록 신호에 대한 응답으로 상기 데이터 라인(116)으로부터 상기 제 1 데이터 및 상기 제 2 데이터를 래치하도록 구성됨 - ,
    상기 제 2 인에이블 신호를 활성 상태로 풀링함으로써 상기 수신된 반환 클록 신호에 응답하도록 구성되는
    다중 데이터 속도 메모리 장치의 클록킹 회로.
  15. 제 14 항에 있어서,
    상기 다중 데이터 속도 메모리 장치(100)는 이중 데이터 속도 동기식 동적 램(DDR SDRAM)인
    다중 데이터 속도 메모리 장치의 클록킹 회로.
  16. 제 14 항 또는 제 15 항에 있어서,
    상기 스트로브 클록 신호 라인(120)은 상기 반환 클록 신호 라인(122) 및 상기 수신 회로(118)에 접속되는
    다중 데이터 속도 메모리 장치의 클록킹 회로.
  17. 제 14 항 또는 제 15 항에 있어서,
    상기 수신 회로(118)는 상기 스트로브 클록 신호를 상기 제 1 상태로 수신한 것에 응답해서 상기 데이터 라인(116)으로부터 상기 제 1 데이터(IN<1>)를 래치시키고, 상기 스트로브 클록 신호가 상기 제 1 상태에서 제 2 상태로 변환하는 것에 응답해서 상기 데이터 라인(116)으로부터 상기 제 2 데이터(IN<2>)를 래치시키도록 구성되는
    다중 데이터 속도 메모리 장치의 클록킹 회로.
  18. 제 14 항 또는 제 15 항에 있어서,
    상기 반환 클록 신호는 상기 스트로브 클록 신호가 지연되는 경우인
    다중 데이터 속도 메모리 장치의 클록킹 회로.
  19. 제 14 항 또는 제 15 항에 있어서,
    상기 스트로브 클록 신호 및 상기 반환 클록 신호는 외부 클록 신호의 단일 주기 내에서 발행되는
    다중 데이터 속도 메모리 장치의 클록킹 회로.
  20. 다중 데이터 속도 메모리 장치(100)에 있어서,
    양방향 데이터 버스(116)와,
    상기 버스에 접속되며, 제 1 데이터(D_l2r<1>) 및 제 2 데이터(D_l2r<2>)를 상기 버스(116)를 따라 제 1 방향으로 전송하도록 구성된 제 1 구동 회로(702)와,
    상기 제 1 구동 회로(702)에 대향하는 상기 버스(116)의 종단에 접속되며, 제 1 스트로브 클록 신호에 대한 응답으로 상기 제 1 데이터 및 상기 제 2 데이터를 래치시키도록 구성된 제 1 수신 회로(708)와,
    상기 버스(116)에 접속되며, 제 3 데이터(D_r2l<1>) 및 제 4 데이터(D_r2l<2>)를 상기 버스(116)를 따라 제 2 방향으로 전송하도록 구성된 제 2 구동 회로(704)와,
    상기 제 2 구동 회로(704)에 대향하는 상기 버스(116)의 종단에 접속되며, 제 2 스트로브 클록 신호에 대한 응답으로 상기 제 3 데이터 및 상기 제 4 데이터를 래치시키도록 구성된 제 2 수신 회로(706)와,
    상기 제 1 구동 회로(702)를 인에이블링시키고 상기 제 1 스트로브 신호를 발생시키도록 구성된 제 1 제어기(114L)와,
    상기 제 2 구동 회로(704)를 인에이블링시키고 상기 제 2 스트로브 신호를 발생시키도록 구성된 제 2 제어기(114R)와,
    상기 제 1 스트로브 클록 신호를 상기 제 1 제어기(114L)로부터 상기 제 1 수신 회로(708)로 전송하기 위한 제 1 스트로브 클록 신호 라인(120)과,
    상기 제 1 스트로브 클록 신호를 상기 제 1 제어기(114L)로 되돌려 전송하기 위한 제 1 반환 경로(122L)를 포함하는 제 1 왕복 경로(128L) - 상기 제 1 반환 경로는 상기 제 1 제어기와 상기 제 1 수신 회로 사이의 상기 제 1 스트로브 클록 신호 라인 상의 임의의 한 지점으로부터 시작하고, 상기 제 1 왕복 경로의 길이는 상기 제 1 제어기로 되돌아 수신된 상기 제 1 스트로브 클록 신호가 상기 제 1 수신 회로에서의 상기 제 1 스트로브 클록 신호의 가상 도착을 나타내는 길이임 - 와,
    상기 제 2 스트로브 클록 신호를 상기 제 2 제어기(114R)로부터 상기 제 2 수신 회로(706)로 전송하기 위한 제 2 스트로브 클록 신호 라인(120, 720L, 720R)과,
    상기 제 2 스트로브 클록 신호를 상기 제 2 제어기(114R)로 되돌려 전송하기 위한 제 2 반환 경로(122R)를 포함하는 제 2 왕복 경로(128R) - 상기 제 2 반환 경로는 상기 제 2 제어기와 상기 제 2 수신 회로 사이의 상기 제 2 스트로브 클록 신호 라인 상의 임의의 한 지점으로부터 시작하고, 상기 제 2 왕복 경로의 길이는 상기 제 2 제어기로 되돌아 수신된 상기 제 2 스트로브 클록 신호가 상기 제 2 수신 회로에서의 상기 제 2 스트로브 클록 신호의 가상 도착을 나타내는 길이임 - 를 포함하는
    다중 데이터 속도 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 1 왕복 경로(128L)는 상기 제 1 스트로브 클록 신호 라인(120L)에 의해서 부분적으로 형성되고, 상기 제 2 왕복 경로(128R)는 상기 제 2 스트로브 클록 신호 라인(120R)에 의해서 부분적으로 형성되는
    다중 데이터 속도 메모리 장치.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 제 1 제어기(114L)는 상기 제 1 구동 회로(702)를 인에이블링시켜서 상기 제 1 데이터(D_l2r<1>)를 상기 데이터 버스(116)로 구동시키고, 상기 제 1 스트로브 클록 신호 라인(120)으로 상기 제 1 수신 회로(708)에 전송되는 상기 제 1 스트로브 클록 신호를 발생시키며, 상기 제 1 왕복 경로(128L)로 상기 제 1 스트로브 클록 신호를 수신하고, 상기 제 1 스트로브 클록 신호 수신에 응답하여 상기 제 1 구동 회로(702)를 인에이블링시켜서 상기 제 2 데이터(D_l2r<2>)를 상기 데이터 버스(116)로 구동시키도록 구성되며,
    상기 제 2 제어기(114R)는 상기 제 2 구동 회로(704)를 인에이블링시켜서 상기 제 3 데이터(D_r2l<1>)를 상기 데이터 버스(116)로 구동시키고, 상기 제 2 스트로브 클록 신호 라인(120, 720L, 720R)으로 상기 제 2 수신 회로(706)에 전송되는 상기 제 2 스트로브 클록 신호를 발생시키며, 상기 제 2 왕복 경로(128R)로 상기 제 2 스트로브 클록 신호를 수신하고, 상기 제 2 스트로브 클록 신호 수신에 응답하여 상기 제 2 구동 회로(704)를 인에이블링시켜서 상기 제 4 데이터(D_r2l<2>)를 상기 데이터 버스(116)로 구동시키도록 구성되는
    다중 데이터 속도 메모리 장치.
  23. 제 20 항 또는 제 21 항에 있어서,
    상기 제 1 스트로브 클록 신호 라인(120)은 상기 제 2 스트로브 클록 신호 라인(120, 720L, 720R)의 적어도 일부분을 포함하는
    다중 데이터 속도 메모리 장치.
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