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KR100796616B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents

박막 트랜지스터 및 그 제조방법 Download PDF

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KR100796616B1 KR1020060135493A KR20060135493A KR100796616B1 KR 100796616 B1 KR100796616 B1 KR 100796616B1 KR 1020060135493 A KR1020060135493 A KR 1020060135493A KR 20060135493 A KR20060135493 A KR 20060135493A KR 100796616 B1 KR100796616 B1 KR 100796616B1
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Abstract

본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로 기판상에 형성되면서 소스/드레인 영역과 채널영역 사이에 엘디디 영역을 갖는 반도체층; 상기 반도체층과 동일층 상에 형성되면서 변성영역을 갖는 투명도전층; 상기 기판상부 전면에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되며 상기 채널영역과 대응되는 게이트 전극; 및 상기 게이트 전극과 동일층 상에서 상기 투명도전층의 상부에 형성되는 도전성 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터를 제공한다.
따라서, 본 발명에서는 비발광영역에 투과율이 감소된 변성영역을 갖는 투명도전층을 형성하여, 공정상 이중의 측정 및 추가계산 과정 없이도 LDD 오버레이를 확인 할 수 있다.
LDD 오버레이, 투명도전층

Description

박막 트랜지스터 및 그 제조방법 {Thin film transistor and fabricating method thereof}
도 1a 내지 1e는 본 발명에 의한 박막트랜지스터 제조공정을 나타내는 단면도이다.
도 2는 도 1c의 발광영역인 A의 평면도이다.
도 3은 도 1d의 발광영역인 A의 평면도이다.
도 4는 도 1d의 비발광영역인 B의 평면도이다.
도 5는 불순물 주입에 따른 ITO의 투과율 변화 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100: 기판 101: 게이트 절연막
102: 층간절연막 110: 반도체층
110a: 채널영역 111a, 111b: 소스/드레인 영역
112a, 112b: LDD영역 120: 투명도전층
121a, 121b: 변성영역 122a, 122b: 투명도전영역
140a: 게이트 전극 140b: 도전성 패턴
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로 보다 상세하게는 LDD 오버레이 측정용 투명도전층을 구비한 박막 트랜지스터에 관한 것이다.
일반적으로, 박막트랜지스터는 기판상에 반도체층, 게이트 전극 및 소스/ 드레인 전극을 포함하는데, 상기 반도체층은 소스/드레인 영역과 상기 소스/드레인 영역 사이에 형성되는 채널 영역을 구비한다.
상기 박막트랜지스터는 게이트 전극에 전압이 인가되면 상기 반도체층의 채널영역에 전계에 의한 채널이 형성되고, 이 때, 상기 소스/드레인 전극을 통해서 신호를 전달할 수 있다. 이러한, 상기 박막트랜지스터는 지속적인 기술의 발전에 따른 고집적화가 진행되고 있으며, 따라서, 상기 박막트랜지스터의 크기를 축소하기 위하여 상기 채널영역의 길이를 감소할 수 있으나 이러한 채널영역의 길이 감소는 결국, 상기 드레인영역과 채널영역 사이에 급격하게 높은 전계를 형성하여 높은 에너지를 갖는 핫캐리어(Hot carrier)를 발생시킨다.
이 때, 상기 핫캐리어는 누설전류를 발생하며 게이트 산화막으로 주입되어 상기 게이트 산화막을 손상시킬 뿐만 아니라 트랩을 유발하여 열화의 문제를 야기할 수도 있다. 이러한 상기 핫캐리어를 방지하기 위하여 상기 반도체층의 채널영역과 소스/드레인 영역 사이에는 게이트 전극을 마스크로 이용하여 저농도의 불순물을 주입하는 공정을 진행할 수 있고, 따라서, 상기 반도체층에는 소스/드레인 영역 보다 저농도로 도핑된 고저항의 LDD(Lightly Doped Drain)영역을 형성 할 수 있다.
이러한, LDD영역을 구비하는 박막트랜지스터는 우수한 구동 특성을 얻기 위하여 LDD영역의 치수 편차가 없는 양호한 LDD 오버레이가 요구된다.
보다 자세하게는, 상기 LDD 오버레이는 채널영역과 소스/드레인 영역사이에 형성되는 각각의 LDD 영역 치수 편차의 정도를 말하는 것으로, 상기 LDD영역은 도핑 시 마스크로 사용되는 게이트 전극의 어레이 정밀도가 높을수록 LDD 영역의 치수 편차가 적은 양호한 LDD 오버레이를 얻을 수 있다.
그러나, 종래의 이러한 LDD 오버레이는 시각적으로 확인 할 수 없기 때문에, 공정상 이중의 측정 및 추가계산 과정을 거치는 간접 방식을 사용해야 하는 문제가 있다.
한편, 상기 간접 방식은 본 발명의 상세한 설명에서 본 발명에 의한 직접 방식과 비교하여 보다 자세하게 설명되어 진다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로, 기판상의 비발광영역에 변성영역을 갖는 투명도전층을 형성하여 별도의 이중측정이나 계산과정을 거치지 않고도 LDD 오버레이를 확인하는데 그 목적이 있다.
본 발명의 상기 목적은 기판상에 형성되면서 소스/드레인 영역과 채널영역 사이에 엘디디 영역을 갖는 반도체층;
상기 반도체층과 동일층 상에 형성되면서 변성영역을 갖는 투명도전층;
상기 기판상부 전면에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성되며 상기 채널영역과 대응되는 게이트 전극; 및
상기 게이트 전극과 동일층 상에서 상기 투명도전층의 상부에 형성되는 도전성 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판상에 반도체층을 형성하고;
상기 반도체층과 동일층 상에 투명도전층을 형성하고;
상기 기판 상부 전면에 게이트 절연막을 형성하고;
상기 반도체층에 고농도 불순물을 주입하여 소스/드레인 영역을 형성하고;
상기 투명전극층에 고농도 불순물을 주입하여 투과율이 감소된 변성영역을 형성하고;
상기 게이트 절연막 상에 위치하며 상기 반도체층의 일부와 대응되는 영역에 게이트 전극을 형성하고;
상기 게이트 전극과 동일층 상에서 상기 투명도전층의 상부에 도전성 패턴을 형성하고;
상기 반도체층 상에 저농도 불순물을 주입하여 엘디디 영역을 형성하는 것을 포함하는 박막트랜지스터 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
또한, 본 발명의 도면과 상세한 설명에서는 본 발명의 기술적 특징을 나타내기 위하여 평면도로 나타낸 부분에서 게이트 절연막과 기판의 개시를 생략하였다.
도 1a 내지 1e는 본 발명에 의한 박막트랜지스터 제조공정을 나타내는 단면도이다.
먼저, 도 1a를 참조하면, 유리와 같은 절연물질의 기판(100) 상에 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하는 실리콘 산화막 또는 실리콘 질화막으로 구성되는 버퍼층(미도시)을 형성할 수 있다. 다음으로, 발광영역(A)의 기판(100) 상에는 비정질 실리콘을 증착하여 일정패턴의 반도체층 (110)을 형성하는데, 상기 비정질 실리콘은 ELA(Excimer Laser Annealing), SLS (Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Later Crystallization)법으로 결정화하여 다결정 실리콘으로 구성되는 일정패턴의 반도체층(110)을 형성할 수도 있다.
이 때, 상기 반도체층(110)과 동일 층상의 비발광영역(B)에는 일정패턴으로 투명도전층(120)를 형성하며, 상기 투명도전층(120)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)를 사용하여 형성할 수 있다.
이어서, 도 1b를 참조하면, 상기 기판 상부 전면에 게이트 절연막(101)을 형 성한다. 상기 게이트 절연막(101) 상에는 일정패턴의 포토레지스터(130a, 130b)를 형성하는데, 상기 포토레지스터(130a, 130b)는 발광영역(A)의 반도체층(110) 일정 영역과 비발광영역(B)의 투명도전층(120) 일정 영역에 대응되며 형성된다.
이어서, 도 1c를 참조하면, 상기 기판상부 전면에 고농도의 불순물(200)을 주입하여, 상기 반도체층(110)에 고농도의 불순물(200)이 주입된 소스/드레인(111a, 111b) 영역을 형성하고, 상기 투명도전층(120)에 고농도의 불순물(200)이 주입된 변성영역(121a, 121b)을 형성한다.
이 때, 상기 변성영역(121a, 121b)은 ITO 또는 IZO로 구성되는 상기 투명도전층(120)의 불순물 주입에 따른 투과율 변화 특성을 이용한 것이다.
도 5를 참조하면, 불순물을 주입하지 않은 ITO의 투과율(300)보다 N형 불순물인 포스핀(PH3)을 일정농도로 주입한 ITO의 투과율(301)과, P형 불순물인 디보란(B2H6) 을 일정농도로 주입한 ITO의 투과율(302)이 전파장에 걸쳐서 감소하는 특성을 알 수 있다.
이어서, 도 1d를 참조하면, 상기 포토레지스터(130a, 130b) 패턴을 제거한 후, 상기 게이트 절연막(101) 상에 Al, AlNd, Cr, Mo와 같은 금속물질 또는 상기 금속물질 중 어느 하나 이상을 포함하는 화합물을 이용하여 발광영역(A)의 반도체층(110) 일정 영역에 대응되는 게이트 전극 (140a)을 형성한다. 또한, 비발광영역(B)에는 투명도전층(120)의 일정영역에 대응되며 상기 게이트 전극 (140a)과 동일한 물질로 구성되는 도전성 패턴(140b)을 형성하는데, 상기 게이트 전극 (140a) 과 도전성 패턴(140b)은 동일 마스크로 형성된다.
다음으로, 상기 발광영역(A)에서는 게이트 전극 (140a)을 마스크로 이용하여 저농도의 불순물을 주입(210)하는 공정을 진행함으로써, 반도체층(110)의 소스/드레인 영역(111a, 111b)과 채널영역(110a) 사이에 LDD영역(112a, 112b)을 형성한다.
이어서, 도 1e를 참조하면, 상기 기판(100) 상부 전면에 층간절연막(102)을 형성한다. 이 때, 발광영역(A)에서는 상기 층간절연막(102)과 상기 게이트 절연막 (101)을 일정패턴으로 식각하여 반도체층(110)의 소스/드레인 영역(111a, 111b)을 각각 노출시키는 콘택 홀(152a, 152b)을 형성한다. 다음으로, 상기 콘택 홀(152a, 152b)을 통하여 상기 소스/드레인 영역(111a, 111b)과 접속하는 일정패턴의 소스/드레인 전극(151a, 151b)을 형성하여 본 발명에 의한 박막트랜지스터를 구현할 수 있다.
상기 박막트랜지스터는 유기 전계 발광표시장치 또는 액정표시장치와 같은 평판표시장치의 능동 구동 방식에 적용될 수 있는데, 보다 자세하게, 상기 유기 전계 발광표시장치는 상기 박막 트랜지스터상에 SiO2 또는 SiNx와 이들의 복수 층으로 이루어질 수 있는 보호막을 형성하는데, 상기 보호막이 형성된 기판에서 형성되는 단차를 완화하기 위하여 아크릴, 폴리 이미드 등의 유기물로 이루어지는 평탄화막을 구비할 수도 있다.
다음으로, 상기 보호막을 관통하여 소스/드레인 전극 중 어느 하나를 노출시키는 비아 홀을 형성하고, 상기 비아 홀을 통하여 상기 소스/드레인 전극과 연결되 는 화소전극을 형성한다. 이 때, 상기 화소전극은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)이거나 또는 이들이 포함되는 복수의 층일 수 있다.
다음으로, 상기 화소전극 상에는 화소전극의 일부를 노출시키는 개구부를 구비하는 화소정의막을 형성하며, 상기 개구부로 한정된 영역 내에 유기 발광층을 포함하는 유기막층을 형성한다. 이어서, 상기 유기막층 상부 전면에는 대향전극을 형성하여 유기 전계 발광 표시장치를 구현할 수 있다.
이상의 본 발명에 의한 박막트랜지스터에서는 LDD 오버레이를 확인하기 위하여 종래 기술에 의한 간접 방식 또는 본 발명에 의한 직접 방식으로 확인 할 수 있는데, 먼저, 도 2는 도 1c의 발광영역인 A의 평면도이다.
도 2를 참조하면, 포토레지스터 (130a)와 반도체층(110) 사이의 소스/드레인 영역치수(131a, 131b)를 측정한다.
이어서, 도 3은 도 1d의 발광영역인 A의 평면도이다.
도3을 참조하면, 게이트 전극(140a)과 반도체층(110) 사이의 도핑된 영역치수(114a, 114b)를 측정한다.
이 때, 상기에서 측정된 소스/드레인 영역치수(131a, 131b)와 도핑된 영역치수(114a, 114b)의 계산과정을 통하여, 게이트 전극(140a)과 LDD영역(112a, 112b) 사이의 LDD영역 치수(115a, 115b)를 얻을 수 있고, 결국, LDD영역(112a, 112b)의 치수 편차에 따른 LDD 오버레이를 간접방식으로 확인 할 수 있다.
이에 반하여, 도 4는 도 1d의 비발광영역인 B의 평면도이다.
도 4를 참조하면, 투명도전층(120)의 투과율이 감소된 변성영역(121a, 121b)과 도전성 패턴(140b) 사이에는 투과율이 감소되지 않은 투명도전영역(120a)이 위치된다. 이 때, 상기 투명도전영역(120a)의 치수 편차는 상기 도전성 패턴(140b)이 게이트 전극 (140a)과 동일 마스크로 형성됨으로써, LDD영역(112a, 112b)의 치수편차와 서로 대응된다.
따라서, 투과율의 차이에 의해 시각적으로 구분되는 상기 투명도전영역 (120a)을 직접 측정하여 투명도전영역 치수(122a, 122b)를 얻을 수 있고, 결국, LDD영역(112a, 112b)의 치수 편차에 따른 LDD 오버레이를 직접방식으로 확인 할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 도시하고 설명하였으나, 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막 트랜지스터 및 그 제조방법은 비발광영역에 투과율이 감소된 변성영역을 갖는 투명도전층을 형성하여, 공정상 이중의 측정 및 추가계산 과정 없이도 LDD 오버레이를 확인 할 수 있다.

Claims (9)

  1. 기판상에 형성되면서 소스/드레인 영역과 채널영역 사이에 엘디디 영역을 갖는 반도체층;
    상기 반도체층과 동일층 상에 형성되면서 변성영역을 갖는 투명도전층;
    상기 기판상부 전면에 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 형성되며 상기 채널영역과 대응되는 게이트 전극; 및
    상기 게이트 전극과 동일층 상에서 상기 투명도전층의 상부에 형성되는 도전성 패턴을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제1항에 있어서,
    상기 투명도전층은 ITO 또는 IZO인 것을 특징으로 하는 박막트랜지스터.
  3. 제1항에 있어서,
    상기 도전성 패턴은 상기 게이트 전극과 동일한 물질인 것을 특징으로 하는 박막트랜지스터.
  4. 제1항에 있어서,
    상기 변성영역은 불순물 주입에 의해 불순물 주입 전보다 투과율이 감소된 영역인 것을 특징으로 하는 박막트랜지스터.
  5. 제1항에 있어서,
    상기 게이트 전극은 도전성 패턴과 동일 마스크로 형성되는 것을 특징으로 하는 박막트랜지스터.
  6. 기판상에 반도체층을 형성하고;
    상기 반도체층과 동일층 상에 투명도전층을 형성하고;
    상기 기판 상부 전면에 게이트 절연막을 형성하고;
    상기 반도체층에 고농도 불순물을 주입하여 소스/드레인 영역을 형성하고;
    상기 투명전극층에 고농도 불순물을 주입하여 투과율이 감소된 변성영역을 형성하고;
    상기 게이트 절연막 상에 위치하며 상기 반도체층의 일부와 대응되는 영역에 게이트 전극을 형성하고;
    상기 게이트 전극과 동일층 상에서 상기 투명도전층의 상부에 도전성 패턴을 형성하고;
    상기 반도체층 상에 저농도 불순물을 주입하여 엘디디 영역을 형성하는 것을 포함하는 박막트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 반도체층은 고농도 불순물을 먼저 주입하고 저농도 불순물을 나중에 주입하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  8. 제6항에 있어서,
    상기 소스/드레인 영역은 반도체층 상에 포토레지스터를 형성하고 고농도 불순물을 주입하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
  9. 제6항에 있어서,
    상기 변성영역은 투명도전층 상에 포토레지스터를 형성하고 고농도 불순물을 주입하여 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072648A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 박막 트랜지스터 기판 및 그의 제조 방법과 액정 표시장치
KR20030042052A (ko) * 2001-11-20 2003-05-28 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
KR20030084738A (ko) * 2002-04-24 2003-11-01 샤프 가부시키가이샤 반도체 장치 및 그 제조방법
KR20040004176A (ko) * 2002-07-05 2004-01-13 후지쯔 디스플레이 테크놀로지스 코포레이션 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072648A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 박막 트랜지스터 기판 및 그의 제조 방법과 액정 표시장치
KR20030042052A (ko) * 2001-11-20 2003-05-28 삼성에스디아이 주식회사 박막 트랜지스터의 제조방법
KR20030084738A (ko) * 2002-04-24 2003-11-01 샤프 가부시키가이샤 반도체 장치 및 그 제조방법
KR20040004176A (ko) * 2002-07-05 2004-01-13 후지쯔 디스플레이 테크놀로지스 코포레이션 박막 트랜지스터 장치 및 그 제조 방법과 그것을 구비한박막 트랜지스터 기판 및 표시 장치

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