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KR100791080B1 - 금속 패드 구조체를 갖는 전자 장치 및 그 제조방법 - Google Patents

금속 패드 구조체를 갖는 전자 장치 및 그 제조방법 Download PDF

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KR100791080B1
KR100791080B1 KR1020070006947A KR20070006947A KR100791080B1 KR 100791080 B1 KR100791080 B1 KR 100791080B1 KR 1020070006947 A KR1020070006947 A KR 1020070006947A KR 20070006947 A KR20070006947 A KR 20070006947A KR 100791080 B1 KR100791080 B1 KR 100791080B1
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metal
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metal pad
film
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가재환
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삼성전자주식회사
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Abstract

금속 패드 구조체를 갖는 전자 장치 및 그 제조방법을 제공한다. 이 전자 장치는 기판 상에 제공된 보호 절연막을 포함한다. 상기 보호 절연막을 관통하며 상기 보호절연막 보다 높은 레벨에 위치하는 상부면을 갖는 복수개의 서로 이격된 금속 패드 구조체들이 제공된다. 상기 금속 패드 구조체들의 측벽 상에 제공되며 상부면이 상기 금속 패드들보다 높은 레벨에 위치하는 절연성 장벽 스페이서들이 제공된다.

Description

금속 패드 구조체를 갖는 전자 장치 및 그 제조방법{Electronic device having a metal pad structure and method of fabrication thereof}
도 1은 본 발명의 실시예들에 따른 전자 장치를 나타낸 평면도이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 나타낸 단면도들이다.
본 발명은 전자장치 및 그 제조방법에 관한 것으로, 특히 금속 패드 구조체를 갖는 전자 장치 및 그 제조방법에 관한 것이다.
최근, 전자 제품의 급속한 발달을 가능하게 한 주요 핵심 기술의 일 예로 반도체 소자 제조 기술 및 반도체 패키징 기술을 들 수 있다. 상기 반도체소자의 제조기술은 미세 선폭 및 다층 배선 등으로 발달하고 있다. 특히, 반도체소자의 고집적화경향에 따라, 다층의 금속배선들(multi-layered metal interconnection lines)을 채택하는 기술이 널리 사용되고 있다. 상기 다층의 금속배선들은 상기 반도체소 자의 성능(performance)을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 신뢰성(high reliability)을 갖는 다마신 배선 구조(damascene interconnect structure)의 구리 배선으로 형성한다. 상기 반도체 패키징 기술은 PGA 와 같은 초기 삽입형(plated-through) 패키지에서 크기가 작고 전기적 성능이 우수한 미세 피치 표면 실장형 패키지로 발전하고, 더 나아가 MCM(multichip module), SIP(system in package) 또는 SOP(system on package) 형태로 발전하고 있다. 이러한 반도체 패키지는 극소형/고밀도, 저전력, 다기능, 초고속 신호 처리 및 신뢰성을 요구한다. 일반적으로, 반도체소자는 반도체 패키징 공정에 의해 패키징된다. 예를 들어, 패키지 베이스에 반도체소자를 결합시키고, 상기 반도체소자 및 패키지 베이스를 본딩 와이어를 이용하여 전기적으로 연결한다. 여기서, 상기 반도체소자는 반도체 칩일 수 있다. 상기 패키지 베이스는 리드 프레임과 같은 패키지 기판일 수 있다.
구리 배선을 채택하는 반도체소자의 본딩 패드 구조체에 대해 미국 특허 제6,794,752호에 "본딩 패드 구조체(Bonding pad structure)"라는 제목으로 리 등(Lee et al.)에 의해 개시된 바 있다. 리 등에 의하면 구리배선들을 형성하고, 상기 구리 배선들을 갖는 기판 상에 알루미늄막으로 이루어진 본딩 패드 구조체들을 형성한다. 상기 본딩 패드 구조체들은 측벽이 노출된다. 상기 본딩 패드 구조체들은 패키지 공정에서 본딩 와이어들이 결합하는(bonding) 부분이다.
최근, 반도체소자의 축소화경향에 따라, 상기 본딩 패드 구조체들의 피치는 감소하고 있다. 상기 본딩 패드 구조체들의 피치를 감소시키는 것은 상기 본딩 패드 구조체들의 크기를 감소시키는 것 뿐만 아니라, 상기 본딩 패드 구조체들 사이 의 이격 거리를 감소시키는 것을 포함한다. 상기 본딩 패드 구조체들의 크기 및 상기 본딩 패드 구조체들 사이의 이격거리가 감소함에 따라, 상기 본딩 패드 구조체들에 접촉하는 본딩 와이어들 사이의 이격거리가 감소하고 있다. 일반적으로, 본딩 와이어들은 상기 본딩 패드 구조체들과 접촉하는 부분에서 와이어 선폭 보다 큰 폭을 갖는다. 따라서, 리 등에 의한 상기 본딩 패드 구조체들을 채택하는 전자 장치는 상기 본딩 와이어들 및 상기 본딩 패드 구조체들이 접촉하는 부분에서 상기 본딩 와이어들 사이에 전기적 쇼트가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 본딩 와이어들 사이의 전기적 쇼트를 방지할 수 있는 금속 패드 구조체를 갖는 전자 장치를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 본딩 와이어들 사이의 전기적 쇼트를 방지할 수 있는 금속 패드 구조체를 갖는 전자 장치의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 금속 패드 구조체를 갖는 전자 장치를 제공한다. 이 전자 장치는 기판 상에 제공된 보호 절연막을 포함한다. 상기 보호 절연막을 관통하며 상기 보호절연막 보다 높은 레벨에 위치하는 상부면을 갖는 복수개의 서로 이격된 금속 패드 구조체들이 제공된다. 상기 금속 패드 구조체들의 측벽 상에 제공되며 상부면이 상기 금속 패드들보다 높은 레벨에 위치하는 절연성 장벽 스페이서들이 제공된다.
본 발명의 몇몇 실시예에서, 상기 금속 패드 구조체들은 상기 보호 절연막을 관통하는 부분에서 제1 폭을 가지며 상기 보호 절연막보다 높은 레벨에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다.
다른 실시예에서, 상기 금속 패드 구조체들은 알루미늄막 또는 알루미늄 합금막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 절연성 장벽 스페이서들은 상기 보호 절연막보다 높은 레벨에 위치할 수 있다.
또 다른 실시예에서, 상기 절연성 장벽 스페이서들은 상기 금속 패드 구조체들의 측벽을 덮음과 아울러 상기 금속 패드 구조체들 사이의 상기 보호 절연막 상부를 덮을 수 있다.
또 다른 실시예에서, 상기 절연성 장벽 스페이서들은 실리콘 질화막으로 이루어질 수 있다.
또 다른 실시예에서, 상기 절연성 장벽 스페이서들의 외측에 제공되며 상기 보호 절연막보다 높은 레벨에 위치하는 상기 금속 패드 구조체들 사이를 채우는 절연성 버퍼 패턴을 더 포함할 수 있다.
또 다른 실시예에서, 상기 기판 및 상기 보호 절연막 사이에 제공된 층간절연막 및 상기 층간절연막을 관통하며 상기 금속 패드 구조체들과 전기적으로 접속된 금속 패턴들을 더 포함할 수 있다. 여기서, 상기 금속 패턴들은 구리 배선 구조체(Cu interconnect structure)일 수 있다.
더 나아가, 상기 금속 패턴들 및 상기 금속 패드 구조체들 사이에 개재된 장 벽 패턴들을 더 포함할 수 있다.
또 다른 실시예에서, 상기 금속 패드 구조체들 상에 제공된 본딩 와이어들을 더 포함할 수 있다.
본 발명의 다른 양태에 따르면, 금속 패드 구조체를 갖는 전자 장치의 제조방법을 제공한다. 이 방법은 기판 상에 패드 홀들을 갖는 보호 절연막을 형성하는 것을 포함한다. 상기 패드 홀들을 채우며 상기 보호 절연막을 덮는 금속막 및 희생막을 형성한다. 상기 희생막 및 상기 금속막을 패터닝하여 상기 패드 홀들을 각각 채우며 차례로 적층된 금속 패드 구조체들 및 희생 패턴들을 형성한다. 이때, 상기 금속 패드 구조체들은 상기 보호 절연막보다 높은 레벨에 위치하는 상부면을 갖도록 형성된다. 상기 금속 패드 구조체들의 측벽 및 상기 희생 패턴들의 측벽 상에 절연성 장벽 스페이서들을 형성한다. 상기 희생 패턴들을 제거하여 상기 금속 패드 구조체들의 상부면을 노출시킨다.
본 발명의 몇몇 실시예에서, 상기 금속막은 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다.
다른 실시예에서, 상기 절연성 장벽 스페이서들은 상기 희생막에 대하여 식각선택비를 갖는 물질로 형성할 수 있다.
또 다른 실시예에서, 상기 보호 절연막을 형성하기 전에, 상기 기판 상에 층간절연막을 형성하고, 상기 층간절연막을 관통하는 금속 패턴들을 형성하는 것을 더 포함하되, 상기 금속 패턴들은 상기 패드 홀들에 의해 노출될 수 있다. 여기서, 상기 금속 패턴들은 구리 배선들일 수 있다.
또 다른 실시예에서, 상기 금속막을 형성하기 전에, 상기 보호 절연막을 갖는 기판 상에 장벽막을 형성하는 것을 더 포함할 수 있다. 더 나아가, 상기 장벽막은 상기 금속막 및 상기 희생막을 패터닝하는 동안에 같이 패터닝되어 장벽 패턴을 형성할 수 있다.
또 다른 실시예에서, 상기 절연성 장벽 스페이서들의 외측에 절연성 버퍼 패턴을 형성하는 것을 더 포함할 수 있다. 상기 절연성 장벽 스페이서 및 상기 절연성 버퍼 패턴을 형성하는 것은 상기 금속 패드 구조체들 및 상기 희생 패턴들을 갖는 기판 상에 스페이서 절연막 및 버퍼 절연막을 형성하고, 상기 희생 패턴들의 상부면이 노출될 때까지 상기 버퍼 절연막 및 상기 스페이서 절연막을 식각하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 금속 패드 구조체들 상에 본딩 와이어들을 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 전자 장치를 나타낸 평면도이고, 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 설명하기 위하여 도 1의 I-I′선을 따라 취해진 단면도들이고, 도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 전자 장치의 제조방법을 설명하기 위하여 나타낸 단면도들이다.
우선, 도 2e를 참조하여 본 발명의 실시예에 따른 전자 장치의 구조를 설명하기로 한다.
도 2e를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 도전성 영역을 갖는 반도체기판일 수 있다. 상기 기판(100) 상에 층간절연막(105)이 제공된다. 상기 층간절연막(105)은 실리콘 산화막으로 이루어질 수 있다. 한편, 상기 층간절연막(105)은 반도체소자의 동작속도를 향상시키기 위하여 실리콘 산화막보다 낮은 유전상수를 갖는 저유전체막(low-k dielectric layer)으로 이루어질 수 있다. 예를 들어, 상기 저유전체막은 불소 함유된 실리콘 산화막(fluorine-doped silicate glass layer; FSG), 수소 함유된 실리콘 산화막(hydrogen silsesquioxane layer; HSQ) 또는 탄소 함유된 실리콘 산화막(methyl silsesquioxane layer; MSQ 또는 SiOC)으로 이루어질 수 있다.
상기 층간절연막(105)을 관통하며 상기 기판(100)의 소정영역과 접촉하는 금속 패턴들(115)이 제공된다. 상기 금속 패턴들(115)은 다마신 배선 구조체(damascene interconnect structure)일 수 있다. 예를 들어, 상기 금속 패턴들(115)은 다마신 배선 구조의 구리 배선들(Cu interconnects)일 수 있다.
상기 금속 패턴들(115) 및 상기 층간절연막(105) 사이에 하부 장벽 패턴들(110)이 개재될 수 있다. 상기 하부 장벽 패턴들(110)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다. 상기 금속 패턴들(115)이 구리막으로 이루어진 경우에, 상기 하부 장벽 패턴들(110)은 상기 금속 패턴들(115) 내의 구리 원소가 상기 기판(100) 내로 확산하는 것을 방지할 수 있다.
상기 금속 패턴들(115)을 갖는 기판 상에 보호 절연막(120)이 제공된다. 상기 보호 절연막(120)은 차례로 적층된 하부 절연막(118) 및 상부 절연막(119)을 포함할 수 있다. 상기 하부 절연막(118)은 실리콘 산화막을 포함할 수 있고, 상기 상부 절연막(119)은 실리콘 질화막을 포함할 수 있다. 상기 상부 절연막(119)은 외부의 습기 또는 오염물질이 상기 기판(100) 내로 침투하는 것을 방지할 수 있다.
상기 보호 절연막(120)을 관통하며 상기 보호 절연막(120) 보다 높은 레벨에 위치하는 상부면을 갖는 금속 패드 구조체들(130a)이 제공된다. 여기서, 상기 금속 패드 구조체들(130a)은 복수개가 제공되며 서로 이격될 수 있다. 상기 금속 패드 구조체들(130a)은 상부면이 전부 노출될 수 있다. 상기 금속 패드 구조체들(130a)은 상기 보호 절연막(120)을 관통하는 부분에서 제1 폭을 가지며 상기 보호 절연막(120) 보다 높은 레벨에서 상기 제1 폭보다 큰 제2 폭을 가질 수 있다. 따라서, 상기 금속 패드 구조체들(130a)은 상기 보호 절연막(120)을 관통하며 상기 보호 절연막(120)의 상부면을 부분적으로 덮을 수 있다. 상기 금속 패드 구조체들(130a)은 알루미늄막 또는 알루미늄 합금막으로 이루어질 수 있다. 상기 알루미늄 합금막은 알루미늄막 및 구리막을 포함할 수 있다.
상기 금속 패드 구조체들(130a) 및 상기 금속 패턴들(115) 사이에 상부 장벽 패턴들(125a)이 개재될 수 있다. 상기 상부 장벽 패턴들(125a)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막을 포함할 수 있다.
상기 금속 패드 구조체들(130a)의 측벽 상에 절연성 장벽 스페이서들(140)이 제공된다. 상기 절연성 장벽 스페이서들(140)은 상기 금속 패드 구조체들(130a) 보다 높은 레벨에 위치하는 상부면을 갖는다. 그리고, 상기 절연성 장벽 스페이서들(140)은 상기 보호 절연막(120)보다 높은 레벨에 위치할 수 있다. 즉, 상기 절연성 장벽 스페이서들(140)은 상기 보호 절연막(120)보다 높은 레벨에 위치하는 상기 금속 패드 구조체들(130a)을 둘러싸며 상기 금속 패드 구조체들(130a)보다 높은 상부면을 가질 수 있다. 상기 절연성 장벽 스페이서들(140)은 상기 실리콘 질화막으로 이루어질 수 있다.
상기 절연성 장벽 스페이서들(140)을 갖는 기판은 도면에 도시되지 않았지만, 리드 프레임과 같은 패키지 베이스에 결합될 수 있다. 상기 기판(100) 및 상기 패키지 베이스는 본딩 와이어들(150)에 의해 전기적으로 접속될 수 있다. 상기 본딩 와이어들(150)은 금(gold) 와이어들로 형성할 수 있다. 예를 들어, 상기 본딩 와이어들(150)은 한쪽 끝부분이 상기 금속 패드 구조체들(130a) 상에 형성되고 다른쪽 끝부분이 상기 패키지 베이스 상에 형성될 수 있다. 여기서, 상기 금속 패드 구조체들(130a)과 접촉하는 상기 본딩 와이어들(150)의 한쪽 끝부분은 상기 본딩 와이어들(150)의 와이어 폭보다 큰 폭을 갖는다. 상기 금속 패드 구조체들(130a)의 상부면을 전부 노출시키면서 상기 금속 패드 구조체들(130a)을 둘러싸는 상기 절연 성 장벽 스페이서들(140)이 제공되므로, 상기 금속 패드 구조체들(130a) 및 상기 본딩 와이어들(150) 사이의 접촉 면적을 증가시키면서, 상기 본딩 와이어들(150) 사이에 전기적 쇼트가 발생하는 것을 방지할 수 있다. 상기 금속 패드 구조체들(130a) 및 상기 본딩 와이어들(150) 사이의 접촉 면적을 증가시킬 수 있기 때문에, 상기 금속 패드 구조체들(130a) 및 상기 본딩 와이어들(150) 사이의 전기적 특성을 향상시킬 수 있다. 도 2e에 도시된 바와 같이, 상기 금속 패드 구조체들(130a)과 접촉하는 상기 본딩 와이어들(150)의 한쪽 끝부분들 사이에는 상기 절연성 장벽 스페이서들(140)이 위치하므로, 상기 본딩 와이어들(150)의 한쪽 끝부분들 사이에서 발생하는 전기적 쇼트를 방지할 수 있다.
한편, 상기 절연성 장벽 스페이서들(140)과는 달리 도 3b에 도시된 바와 같이 상기 금속 패드 구조체들(130a) 사이를 채우는 장벽 패턴들(243)이 제공될 수 있다. 상기 본딩 와이어들(150)의 한쪽 끝부분들 사이에서 발생하는 전기적 쇼트를 방지함에 있어서, 상기 장벽 패턴들(243)은 상기 금속 패드 구조체들(130a) 사이를 채우므로 기계적으로 안정할 수 있다. 좀더 구체적으로, 상기 장벽 패턴들(243)은 상기 보호 절연막(120) 보다 높은 레벨에 위치하는 상기 금속 패턴들(130a)을 둘러싸며 상기 금속 패드 구조체들(130a)보다 높은 레벨에 위치하는 상부면을 가질 수 있다. 상기 장벽 패턴들(243)은 상기 금속 패드 구조체들(130a)을 둘러싸며 상기 금속 패드 구조체들(130a) 보다 높은 레벨에 위치하는 상부면을 갖는 절연성 장벽 스페이서들(240) 및 상기 절연성 장벽 스페이서들(240)의 외측에 위치하는 절연성 버퍼 패턴(245)을 포함할 수 있다.
이하에서, 본 발명의 실시예들에 따른 전자장치의 제조방법들을 설명하기로 한다.
우선, 도 2a 내지 도 2e를 참조하여 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 설명하기로 한다.
도 2a를 참조하면, 기판(100)을 준비한다. 상기 기판(100)은 도전성 영역을 포함하는 반도체기판일 수 있다. 그리고, 상기 기판(100)은 한 층 이상의 하부 금속 배선을 포함할 수 있다. 상기 기판(100) 상에 층간절연막(105)을 형성할 수 있다. 상기 층간절연막(105)은 실리콘 산화막으로 형성할 수 있다.
한편, 상기 층간절연막(105)은 반도체소자의 동작속도를 향상시키기 위하여 실리콘 산화막보다 낮은 유전상수를 갖는 저유전체막(low-k dielectric layer)으로 형성할 수 있다. 예를 들어, 상기 저유전체막은 불소 함유된 실리콘 산화막(fluorine-doped silicate glass layer; FSG), 수소 함유된 실리콘 산화막(hydrogen silsesquioxane layer; HSQ) 또는 탄소 함유된 실리콘 산화막(methyl silsesquioxane layer; MSQ 또는 SiOC)으로 형성할 수 있다.
상기 층간절연막(105)을 관통하며 상기 기판(100)의 소정영역과 전기적으로 접속된 금속 패턴들(115)을 형성할 수 있다. 상기 금속 패턴들(115)은 구리 배선들로 형성할 수 있다. 좀더 구체적으로, 상기 층간절연막(105) 내에 다마신 기술(damascene technique)을 이용하여 비아 홀(106) 및 트렌치(107)를 형성할 수 있다. 다시 말하면, 상기 층간절연막(105)을 관통하여 상기 기판(100)의 소정 영역을 노출시키는 비아 홀들(106)을 형성하고, 상기 층간절연막(105) 내에 상기 비아 홀 들(106)의 상부를 각각 가로지르는 트렌치들(107)을 형성할 수 있다. 상기 비아 홀들(106) 및 상기 트렌치들(107)을 갖는 기판 상에 차례로 적층된 하부 장벽막 및 금속막을 형성할 수 있다. 상기 하부 장벽막은 탄탈륨 질화막 또는 타이타늄 질화막과 같은 금속 질화막을 포함할 수 있다. 상기 금속막은 구리막으로 형성할 수 있다. 상기 층간절연막(105)이 노출될때까지 상기 금속막 및 상기 하부 장벽막을 평탄화할 수 있다. 그 결과, 상기 비아 홀들(106) 및 상기 트렌치들(107)의 내벽에 하부 장벽패턴들(110)을 형성함과 아울러, 상기 하부 장벽패턴들(110) 상에 상기 비아 홀들(106) 및 상기 트렌치들(107)을 채우는 금속 패턴들(115)을 형성할 수 있다. 상기 하부 장벽 패턴들(110)은 상기 금속 패턴들(115)의 금속 원소, 예를 들어 구리 원소가 상기 기판(100) 내로 침투하는 것을 방지할 수 있다.
상기 금속 패턴들(115)을 갖는 기판 상에 상기 금속 패턴들(115)을 노출시키는 패드 홀들(120a)을 갖는 보호 절연막(120)을 형성할 수 있다. 상기 보호 절연막(120)은 차례로 적층된 하부 절연막(118) 및 상부 절연막(119)으로 형성할 수 있다. 상기 하부 절연막(118)은 실리콘 산화막으로 형성할 수 있다. 상기 상부 절연막(119)은 실리콘 질화막으로 형성할 수 있다. 상기 상부 절연막(119)은 외부의 습기 및 오염물질이 상기 기판(100) 내로 침투하는 것을 방지할 수 있다.
도 2b를 참조하면, 상기 보호 절연막(120)을 갖는 기판 상에 도전성 상부 장벽막(125)을 형성할 수 있다. 상기 상부 장벽막(125)은 탄탈륨 질화막 또는 타이타늄 질화막과 같은 도전성 금속질화막으로 형성할 수 있다. 상기 상부 장벽막(125) 상에 차례로 적층된 금속막(130), 버퍼막(미도시) 및 희생막(135)을 형성할 수 있 다. 상기 버퍼막(미도시)은 상기 희생막(135) 및 상기 금속막(130)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 한편, 상기 버퍼막을 형성하는 것은 생략할 수 있다. 상기 금속막(130)은 알루미늄막 또는 알루미늄 합금막으로 형성할 수 있다. 상기 알루미늄 합금막은 알루미늄막 및 구리막을 포함할 수 있다. 상기 희생막(135)은 상기 상부 절연막(119)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 상부 절연막(119)을 실리콘 질화막으로 형성하는 경우에, 상기 희생막(135)은 실리콘 산화막으로 형성할 수 있다.
도 2c를 참조하면, 상기 희생막(135), 상기 금속막(130) 및 상기 상부 장벽막(125)을 패터닝하여 상부 장벽 패턴들(125a), 금속 패드 구조체들(130a) 및 희생 패턴들(135a)을 형성할 수 있다. 상기 상부 장벽 패턴들(125a), 상기 금속 패드 구조체들(130a) 및 상기 희생 패턴들(135a)은 차례로 적층될 수 있다. 상기 금속 패드 구조체들(130a)은 상기 패드 홀들(120a)을 각각 채우며 상기 보호 절연막(120)보다 높은 상부면을 갖도록 형성할 수 있다. 상기 금속 패드 구조체들(130a)은 서로 이격될 수 있다. 상기 금속 패드 구조체들(130a)은 상기 금속 패드 구조체들(130a) 사이에 위치하는 상기 보호 절연막(120)의 상부면을 부분적으로 덮을 수 있다.
상기 차례로 적층된 상기 상부 장벽 패턴들(125a), 상기 금속 패드 구조체들(130a) 및 상기 희생 패턴들(135a)을 갖는 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 절연성 장벽 스페이서들(140)을 형성한다. 상기 절연성 장벽 스페이서들(140)은 상기 상부 장벽 패턴들(125a)의 측벽, 상기 금속 패드 구조체들(130a)의 측벽 및 상기 희생 패턴들(135a)의 측벽 상에 형성될 수 있다. 상기 스페이서 절연막은 상기 희생 패턴들(135a)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 패턴들(135a)을 실리콘 산화막으로 형성하는 경우에, 상기 절연성 장벽 스페이서들(140)은 실리콘 질화막으로 형성할 수 있다.
도 2d를 참조하면, 상기 희생 패턴들(도 2c의 135a)을 선택적으로 제거하여 상기 금속 패드 구조체들(130a)의 상부면을 노출시킨다. 즉, 상기 금속 패드 구조체들(130a)은 상부면이 전부 노출될 수 있다. 상기 절연성 장벽 스페이서들(140)은 상기 희생 패턴들(도 2c의 135a)에 대하여 식각선택비를 갖는 물질로 형성하므로, 상기 절연성 장벽 스페이서들(140)은 상기 희생 패턴들(도 2c의 135a)을 제거하는 동안에 잔존한다. 따라서, 상기 절연성 장벽 스페이서들(140)은 상기 금속 패드 구조체들(130a)보다 높은 레벨에 위치하는 상부면을 갖는다.
도 2e를 참조하면, 도면에 도시하지 않았지만, 상기 절연성 장벽 스페이서들(140)을 갖는 기판을 리드 프레임 패키지 기판과 같은 패키지 베이스에 결합시킬 수 있다. 이어서, 상기 절연성 장벽 스페이서들(140)을 갖는 기판 및 상기 패키지 베이스를 전기적으로 연결시키는 본딩 와이어들(150)을 형성할 수 있다. 상기 본딩 와이어들(150)은 금 와이어들일 수 있다. 상기 본딩 와이어들(150)의 한쪽 끝부분은 열 압축 본딩(thermo-compression bonding) 기술과 같은 본딩 기술을 이용하여 상기 금속 패드 구조체들(130a) 상에 형성할 수 있다. 따라서, 상기 금속 패드 구조체들(130a)과 접촉하는 상기 본딩 와이어들(150)의 한쪽 끝부분은 넓은 폭을 가 질 수 있다. 상기 절연성 장벽 스페이서들(140)은 상기 금속 패드 구조체들(130a)을 둘러싸며 상기 금속 패드 구조체들(130a)보다 높은 레벨에 위치하는 상부면을 갖는다. 따라서, 상기 절연성 장벽 스페이서들(140)은 상기 본딩 와이어들(150) 사이에 전기적 쇼트가 발생하는 것을 방지한다.
다음으로, 도 3a 및 도 3b를 참조하여 본 발명의 다른 실시예에 따른 전자 장치를 설명하기로 한다.
도 3a를 참조하면, 도 2a 및 도 2b에서 설명한 것과 같은 상기 희생막(135) 까지 형성된 상기 기판(100)을 준비한다. 도 2c에서 설명한 것과 같이 상기 희생막(135), 상기 금속막(130) 및 상기 상부 장벽막(125)을 차례로 패터닝하여 상기 차례로 적층된 상기 상부 장벽 패턴들(125a), 상기 금속 패드 구조체들(130a) 및 상기 희생 패턴들(135a)을 형성할 수 있다.
상기 금속 패드 구조체들(130a) 사이 및 상기 희생 패턴들(135a) 사이를 채우는 장벽 패턴들(243)을 형성할 수 있다. 상기 장벽 패턴들(243)은 상기 희생 패턴들(135a)에 대하여 식각선택비를 갖는 물질로 형성할 수 있다. 좀더 구체적으로, 상기 차례로 적층된 상기 상부 장벽 패턴들(125a), 상기 금속 패드 구조체들(130a) 및 상기 희생 패턴들(135a)을 갖는 기판 상에 스페이서 절연막을 형성할 수 있다. 이어서, 상기 스페이서 절연막 상에 상기 금속 패드 구조체들(130a) 사이 및 상기 희생 패턴들(135a) 사이를 채우는 절연성 버퍼막을 형성할 수 있다. 이어서, 상기 희생 패턴들(135)의 상부면이 노출될때까지 상기 절연성 버퍼막 및 상기 스페이서 절연막을 식각하여 상기 금속 패드 구조체들(130a) 사이 및 상기 희생 패턴들(135a) 사이에 잔존하는 절연성 장벽 스페이서들(240) 및 절연성 버퍼 패턴들(245)을 형성할 수 있다. 상기 절연성 장벽 스페이서들(240)은 상기 금속 패드 구조체들(130a)의 측벽 및 상기 희생 패턴들(135a)의 측벽 상에 형성됨과 아울러 상기 금속 패드 구조체들(130a) 사이의 상기 보호 절연막(120) 상에 형성될 수 있다. 따라서, 상기 절연성 장벽 스페이서들(240) 및 상기 절연성 버퍼 패턴들(245)로 이루어진 상기 장벽 패턴들(243)을 형성할 수 있다. 상기 장벽 패턴들(243)은 상기 보호 절연막(120) 보다 높은 레벨에 위치하는 상기 금속 패턴들(130a)을 둘러싸며 상기 금속 패드 구조체들(130a)보다 높은 레벨에 위치하는 상부면을 가질 수 있다.
도 3b를 참조하면, 도 2d에서 설명한 것과 실질적으로 동일한 방법을 이용하여 상기 희생 패턴들(도 2c의 135a)을 선택적으로 제거하여 상기 금속 패드 구조체들(130a)의 상부면을 노출시킨다. 즉, 상기 금속 패드 구조체들(130a)은 상부면이 전부 노출될 수 있다. 상기 장벽 패턴들(243)은 상기 희생 패턴들(도 2c의 135a)에 대하여 식각선택비를 갖는 물질로 형성하므로, 상기 절연성 장벽 스페이서들(140)은 상기 희생 패턴들(도 2c의 135a)을 제거하는 동안에 잔존한다. 따라서, 상기 절연성 장벽 스페이서들(140)은 상기 금속 패드 구조체들(130a)보다 높은 레벨에 위치하는 상부면을 갖는다. 이어서, 도면에 도시하지 않았지만, 도 2e에서 본딩 와이어에 대해 설명한 것과 실질적으로 동일한 방법을 이용하여 상기 금속 패드 구조체들(130a) 상에 본딩 와이어들을 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 미세 피치의 금속 패드 구조체들의 측벽들을 둘러싸며 상기 금속 패드 구조체들보다 높은 레벨에 위치하는 상부면을 갖는 절연성 장벽 스페이서들을 제공한다. 상기 절연성 장벽 스페이서들은 상기 금속 패드 구조체들 사이에 위치하며 상기 금속 패드 구조체들 보다 높은 레벨에 위치하는 상부면을 갖기 때문에, 상기 금속 패드 구조체들 상에 형성되는 본딩 와이어들 사이에 전기적 쇼트가 발생하는 것을 방지한다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공된 보호 절연막;
    상기 보호 절연막을 관통하며 상기 보호절연막 보다 높은 레벨에 위치하는 상부면을 갖는 복수개의 서로 이격된 금속 패드 구조체들; 및
    상기 금속 패드 구조체들의 측벽 상에 제공되며 상기 금속 패드 구조체들보다 높은 레벨에 위치하는 상부면을 갖는 절연성 장벽 스페이서들을 포함하는 전자 장치.
  2. 제 1 항에 있어서,
    상기 금속 패드 구조체들은 상기 보호 절연막을 관통하는 부분에서 제1 폭을 가지며 상기 보호 절연막보다 높은 레벨에서 상기 제1 폭보다 큰 제2 폭을 갖는 것을 특징으로 하는 전자 장치.
  3. 제 1 항에 있어서,
    상기 금속 패드 구조체들은 알루미늄막 또는 알루미늄 합금막으로 이루어진 것을 특징으로 하는 전자 장치.
  4. 제 1 항에 있어서,
    상기 절연성 장벽 스페이서들은 상기 보호 절연막보다 높은 레벨에 위치하는 것을 특징으로 하는 전자 장치.
  5. 제 1 항에 있어서,
    상기 절연성 장벽 스페이서들은 상기 금속 패드 구조체들의 측벽을 덮음과 아울러 상기 금속 패드 구조체들 사이의 상기 보호 절연막 상부를 덮는 것을 특징으로 하는 전자 장치.
  6. 제 1 항에 있어서,
    상기 절연성 장벽 스페이서들은 실리콘 질화막으로 이루어진 것을 특징으로 하는 전자 장치.
  7. 제 1 항에 있어서,
    상기 절연성 장벽 스페이서들의 외측에 제공되며 상기 보호 절연막보다 높은 레벨에 위치하는 상기 금속 패드 구조체들 사이를 채우는 절연성 버퍼 패턴을 더 포함하는 전자 장치.
  8. 제 1 항에 있어서,
    상기 기판 및 상기 보호 절연막 사이에 제공된 층간절연막; 및
    상기 층간절연막을 관통하며 상기 금속 패드 구조체들과 전기적으로 접속된 금속 패턴들을 더 포함하는 전자 장치.
  9. 제 8 항에 있어서,
    상기 금속 패턴들은 구리 배선들(Cu interconnects)인 것을 특징으로 하는 전자 장치.
  10. 제 8 항에 있어서,
    상기 금속 패턴들 및 상기 금속 패드 구조체들 사이에 개재된 장벽 패턴들을 더 포함하는 전자 장치.
  11. 제 1 항에 있어서,
    상기 금속 패드 구조체들 상에 제공된 본딩 와이어들을 더 포함하는 전자 장치.
  12. 기판을 준비하고,
    상기 기판 상에 패드 홀들을 갖는 보호 절연막을 형성하고,
    상기 패드 홀들을 채우며 상기 보호 절연막을 덮는 금속막 및 희생막을 형성하고,
    상기 희생막 및 상기 금속막을 패터닝하여 상기 패드 홀들을 각각 채우며 차례로 적층된 금속 패드 구조체들 및 희생 패턴들을 형성하되, 상기 금속 패드 구조 체들은 상기 보호 절연막보다 높은 레벨에 위치하는 상부면을 갖도록 형성되고,
    상기 금속 패드 구조체들의 측벽 및 상기 희생 패턴들의 측벽 상에 절연성 장벽 스페이서들을 형성하고,
    상기 희생 패턴들을 제거하여 상기 금속 패드 구조체들의 상부면을 노출시키는 것을 포함하는 전자 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 금속막은 알루미늄막 또는 알루미늄 합금막으로 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 절연성 장벽 스페이서들은 상기 희생막에 대하여 식각선택비를 갖는 물질로 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 보호 절연막을 형성하기 전에,
    상기 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하는 금속 패턴들을 형성하는 것을 더 포함하되, 상기 금속 패턴들은 상기 패드 홀들에 의해 노출되는 것을 특징으로 하는 전자 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 금속 패턴들은 구리 배선들인 것을 특징으로 하는 전자 장치의 제조방법.
  17. 제 12 항에 있어서,
    상기 금속막을 형성하기 전에,
    상기 보호 절연막을 갖는 기판 상에 장벽막을 형성하는 것을 더 포함하되, 상기 장벽막은 상기 금속막 및 상기 희생막을 패터닝하는 동안에 같이 패터닝되어 장벽 패턴을 형성하는 것을 특징으로 하는 전자 장치의 제조방법.
  18. 제 12 항에 있어서,
    상기 절연성 장벽 스페이서들의 외측에 절연성 버퍼 패턴을 형성하는 것을 더 포함하는 전자 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 절연성 장벽 스페이서 및 상기 절연성 버퍼 패턴을 형성하는 것은
    상기 금속 패드 구조체들 및 상기 희생 패턴들을 갖는 기판 상에 스페이서 절연막 및 버퍼 절연막을 형성하고,
    상기 희생 패턴들의 상부면이 노출될 때까지 상기 버퍼 절연막 및 상기 스페 이서 절연막을 식각하는 것을 포함하는 전자 장치의 제조방법.
  20. 제 12 항에 있어서,
    상기 금속 패드 구조체들 상에 본딩 와이어들을 형성하는 것을 더 포함하는 전자 장치의 제조방법.
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