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KR100765786B1 - 플래시 메모리 시스템, 그 프로그램을 위한 호스트 시스템및 프로그램 방법 - Google Patents

플래시 메모리 시스템, 그 프로그램을 위한 호스트 시스템및 프로그램 방법 Download PDF

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KR100765786B1
KR100765786B1 KR1020060052589A KR20060052589A KR100765786B1 KR 100765786 B1 KR100765786 B1 KR 100765786B1 KR 1020060052589 A KR1020060052589 A KR 1020060052589A KR 20060052589 A KR20060052589 A KR 20060052589A KR 100765786 B1 KR100765786 B1 KR 100765786B1
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flash memory
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강신욱
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삼성전자주식회사
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Abstract

복수 개의 플래시 메모리 칩을 사용하는 다채널(multi-channel) 방식의 플래시 메모리 시스템에서 전체 대역폭을 향상시키는 플래시 메모리 시스템 및 그 프로그램 방법이 개시된다. 본 발명에 따른 플래시 메모리 시스템은 각각이 적어도 2개의 플래시 메모리 칩들을 구비하는 복수 개의 채널부를 독립적으로 제어하는 복수 개의 제어부를 포함하며, 각 채널부의 제어부는 연결된 플래시 메모리 칩들에 페이지 데이터를 인터리브 방식으로 프로그램한다.

Description

플래시 메모리 시스템, 그 프로그램을 위한 호스트 시스템 및 프로그램 방법{Flash memory system, host system for programming and program method thereof}
도 1은 종래 기술에 따른 복수 개의 플래시 메모리 칩을 이용한 2채널 방식의 플래시 메모리 시스템의 구성을 나타낸 도면이다.
도 2는 도 1의 플래시 메모리 시스템에 기록할 데이터를 전송하는 순서를 나타낸 도면이다.
도 3은 도 1의 플래시 메모리 시스템의 각 채널부(CH1, CH2)에서의 기록 동작의 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 시스템을 나타낸 블록도이다.
도 5는 본 발명에 따른 플래시 메모리 시스템에 기록할 데이터를 전송하는 순서의 일 예를 나타낸 도면이다.
도 6은 도 4의 플래시 메모리 시스템의 각 채널부의 동작 상태를 나타낸 타이밍도이다.
도 7은 도 4의 플래시 메모리 칩들의 구성을 간략하게 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 플래시 메모리 시스템의 구성을 나타 낸 도면이다.
도 9는 본 발명의 다른 실시예에 따른 플래시 메모리 시스템에 기록할 데이터의 전송 순서를 나타낸 도면이다.
도 10은 도 8의 플래시 메모리 시스템의 각 채널부의 동작 상태를 나타낸 타이밍도이다.
도 11은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 나타낸 플로우 차트이다.
본 발명은 메모리 장치에 관한 것으로서, 좀 더 상세하게는 복수 개의 플래시 메모리 칩을 사용하는 다채널(multi-channel) 방식의 플래시 메모리 시스템에서 각 채널별로 독립적으로 인터리브 방식을 적용하여 기록할 데이터를 저장함으로써 전체 대역폭을 향상시키는 플래시 메모리 시스템, 플래시 메모리 시스템에 기록할 데이터를 제공하는 호스트 시스템 및 플래시 메모리 시스템의 프로그램 방법에 관한 것이다.
플래시 메모리는 전기적으로 데이터를 삭제하거나 다시 기록할 수 있는 비휘발성 기억 소자로서, 셀과 비트라인의 연결 상태에 따라 노어(NOR) 형과 낸드(NAND) 형으로 구분된다.
낸드 플래시 메모리는 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어 레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링(또는 낸드 스트링(NAND string)이라 불림)로 이루어져 있다. 메모리 셀 어레이에 데이터를 저장하거나, 그것으로부터 데이터를 읽기 위해서 플래시 메모리에는 페이지 레지스터 회로가 제공된다. 널리 알려진 바와 같이 낸드 플래시 메모리의 메모리 셀은 F-N 터널링 전류(Folwer-Nordheim tunneling current)를 이용하여 소거 및 프로그램된다.
데이터를 메모리 셀 어레이에 저장하기 위해서는 먼저 쓰기(Write) 명령이 플래시 메모리에 주어지고, 어드레스 및 데이터가 플래시 메모리에 연속적으로 입력된다. 일반적으로, 프로그램될 데이터는 바이트 또는 워드 단위로 페이지 레지스터 회로에 순차적으로 전달된다. 프로그램될 데이터 즉, 한 페이지 분량의 데이터가 모두 페이지 레지스터 회로에 로드되면, 페이지 레지스터 회로에 보관된 데이터는 프로그램 명령에 따라 메모리 셀 어레이(즉, 선택된 페이지의 메모리 셀들)에 동시에 프로그램된다.
한편, 플래시 메모리의 저장 용량을 증가시키기 위해서 복수 개의 플래시 메모리 칩을 이용한 다채널 방식의 플래시 메모리 시스템이 제안되고 있다.
도 1은 종래 기술에 따른 복수 개의 플래시 메모리 칩을 이용한 2채널 방식의 플래시 메모리 시스템의 구성을 나타낸 도면이다.
도 1을 참조하면, 종래 기술에 따른 2채널 방식의 플래시 메모리 시스템(20)은 호스트(10)와 통신을 수행하여 기록할 데이터를 전송받는 호스트 인터페이스부(21), 전송받은 데이터를 저장하는 제 1 및 2 버퍼부(22,23), 제어부(24) 및 제 1 내지 제 4 플래시 메모리 칩(25,26,27,28)을 포함한다. 여기서, 제 1 및 제 2 플래시 메모리 칩들(25,26)은 제 1 채널부(CH1)를 구성하며, 제 3 및 제 4 플래시 메모리 칩들(27,28)은 제 2 채널부(CH2)를 구성한다.
도 2는 도 1의 플래시 메모리 시스템에 기록할 데이터를 전송하는 순서를 나타낸 도면이고, 도 3은 도 1의 플래시 메모리 시스템의 각 채널부(CH1, CH2)에서의 기록 동작의 타이밍도이다.
호스트(10)는 기록할 데이터를 소정 크기의 페이지 단위로 분리하여 제 1 및 제 2 채널부(CH1,CH2)에 순차적으로 전송한다. 도 2에서는 기록할 데이터를 8Kbyte의 페이지 단위로 분리한 경우를 나타내었다.
페이지 단위로 분리되어 전송된 데이터(이하 "페이지 데이터"라 함)는 그 전송 순서에 따라 제 1 버퍼부(22) 및 제 2 버퍼부(23)에 순차적으로 저장된다. 다음, 제 1 버퍼부(22) 및 제 2 버퍼부(23)에 저장된 페이지 데이터는 각각 제 1 채널부(CH1) 및 제 2 채널부(CH2)에 구비된 플래시 메모리 칩들에 입력된다. 구체적으로, 제어부(24)는 제 1 채널부(CH1)의 제 1 플래시 메모리칩(25) 및 제 2 채널부(CH2)의 제 3 플래시 메모리칩(27)에 쓰기 명령을 지시한다. 쓰기 명령에 따라 어드레스와, 제 1 버퍼부(22) 및 제 2 버퍼부(23)에 저장되어 있던 첫 번째 및 두 번째 페이지 데이터(P1,P2)가 제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27)의 내부에 구비된 페이지 레지스터에 전달된다. 여기서, 쓰기 명령에 따라 제 1 및 2 버퍼부(22,23)에 저장되어 있던 페이지 데이터를 플래시 메모리칩 내부에 구비된 페이지 레지스터에 로딩하는 동작을 셋업 동작이라고 정의하며, 셋업 동작에 소요되는 시간을 셋업 시간이라 정의한다.
제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27)에 대한 셋업 동작이 완료되면, 제어부(24)는 제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27)에 프로그램 명령을 지시하여 페이지 레지스터에 로딩되어 있던 페이지 데이터를 메모리 셀 어레이에 프로그램한다. 이 과정을 프로그램 동작이라고 정의하며, 이에 소요되는 시간을 프로그램 시간이라 정의한다.
또한 제어부(24)는 제 2 플래시 메모리칩(26) 및 제 4 플래시 메모리칩(28)에 쓰기 명령을 지시하여, 제 2 플래시 메모리칩(26) 및 제 4 플래시 메모리칩(28)의 내부에 구비된 페이지 레지스터 각각에 세 번째 및 네 번째 페이지 데이터(P3,P4)를 로딩한다.
다음, 제어부(24)는 제 1 채널부(CH1)의 제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27)의 레디/비지(R/B) 신호를 이용하여 제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27)에 대한 프로그램 동작, 즉 메모리셀 어레이에 페이지 데이터를 저장하는 동작이 완료되었는지를 판단하고, 판단 결과 프로그램 동작이 완료된 경우 제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27)에 쓰기 명령을 지시하여, 다섯번째 및 여섯번째 페이지 데이터(P5,P6)를 다시 제 1 플래시 메모리칩(25) 및 제 3 플래시 메모리칩(27) 내부의 페이지 레지스터에 로딩하는 과정을 반복한다.
그러나, 이러한 종래 기술에 따르면 각 채널 사이의 프로그램 시간에 차이가 나는 경우, 느린 프로그램 시간을 갖는 채널에 의해서 보다 빠른 프로그램 시간을 갖는 채널이 영향을 받는 문제가 발생한다. 도 3을 참조하면, 제 1 채널부(CH1)의 플래시 메모리 칩들(25,26)의 프로그램 시간을 200㎲, 제 2 채널부(CH2)의 플래시 메모리 칩들(27,28)의 프로그램 시간을 400㎲라고 할 때, 제 1 채널부(CH1)의 플래시 메모리 칩들에 대한 프로그램 동작은 더 느린 프로그램 시간을 갖는 제 2 채널부(CH2)의 플래시 메모리 칩들의 프로그램 시간에 영향을 받는다. 즉, 제 1 채널부(CH1)의 제 1 플래시 메모리 칩(25)에 첫 번째 페이지(P1)의 프로그램 동작이 완료된 상태에서 다섯 번째 페이지(P5)의 기록을 위한 셋업 동작은 더 느린 프로그램 시간을 갖는 제 2 채널부(CH2)의 제 3 플래시 메모리칩(27)에 대한 프로그램 동작이 완료된 이후에 가능하다. 이는 하나의 제어부(24)에 의하여 제 1 채널부(CH1) 및 제 2 채널부(CH2)의 플래시 메모리 칩들에 대한 프로그램 동작이 제어되기 때문이다.
따라서, 더 빠른 프로그램 시간을 갖는 제 1 채널부(CH1)의 경우 프로그램 동작이 완료되었음에도 불구하고 다음 페이지 데이터의 셋업 동작 및 프로그램 동작이 수행되지 못하고 도면 부호 A,B로 표시된 바와 같은 시간의 공백이 생기게 되어서 대역폭을 충분히 활용하지 못하는 문제점이 발생한다.
또한, 도 2에 도시된 바와 같이, 종래 기술에 따른 다채널 플래시 메모리 시스템에서는 기록할 데이터의 전송시에 첫 번째 페이지(P1)가 제 1 채널부(CH1)에, 두 번째 페이지(P2)가 제 2 채널부(CH2)에, 세 번째 페이지(P3)가 제 1 채널부(CH1)에, 네 번째 페이지(P4)가 제 2 채널부(CH2)로 할당되는 순차적인 방법을 사용하기 때문에 제 1 채널부(CH1) 및 제 2 채널부(CH2) 사이의 프로그램 시간이 차이가 나는 경우 더 느린 프로그램 시간을 갖는 채널부에 다른 채널부가 영향을 받는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 복수 개의 플래시 메모리 칩을 구비한 다채널 방식의 플래시 메모리 시스템에서 플래시 메모리 칩 사이의 프로그램 시간 차이로 인한 비동기적(asynchronous) 특성을 고려하여 대역폭을 확장한 플래시 메모리 시스템, 그 기록을 위한 호스트 시스템, 프로그램 방법 및 장치를 제공하는 데에 목적이 있다.
상기와 같은 기술적 과제를 해결하기 위하여 본 발명에 따른 플래시 메모리 시스템은 각각이 적어도 2개의 플래시 메모리 칩들과, 상기 플래시 메모리 칩들을 제어하는 제어부와, 외부로부터 입력되는 데이터를 저장하는 버퍼부를 구비하는 복수 개의 채널부; 및 호스트로부터 상기 채널부의 개수에 따라 분리되어 전송된 데이터를 상기 각 채널부의 버퍼부에 전달하는 호스트 인터페이스부를 포함하며, 상기 각 채널부에 구비된 제어부는 동일 채널상의 상기 플래시 메모리 칩들에 상기 버퍼부에 저장된 데이터를 인터리브 방식으로 기록하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 시스템의 프로그램을 위한 호스트 시스템은 각각이 적어도 2개의 플래시 메모리 칩들과, 상기 플래시 메모리 칩들을 제어하는 제어부와, 외부로부터 입력되는 데이터를 저장하는 버퍼부를 구비하는 복수 개의 채널부를 포함하는 플래시 메모리 시스템에 데이터를 기록할 때, 상기 채널부의 수에 따라 기록할 데이터를 동일 크기의 데이터로 분리하는 분리부; 및 상기 분리된 데이터를 페이지 단위로 상기 플래시 메모리 시스템에 전송하는 전송부를 포함하는 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 시스템의 프로그램 방법은 각각이 적어도 2개의 플래시 메모리 칩들과, 상기 플래시 메모리 칩들을 제어하는 제어부와, 외부로부터 입력되는 데이터를 저장하는 버퍼부를 구비하는 복수 개의 채널부의 수에 따라 기록할 데이터를 분리하여 전송하는 단계; 상기 분리 전송된 데이터를 상기 버퍼부에 저장하는 단계; 및 상기 각 채널부 별로 독립적으로 상기 플래시 메모리 칩들에 상기 버퍼부에 저장된 데이터를 인터리브 방식으로 프로그램하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 시스템을 나타낸 블록도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 플래시 메모리 시스템(400)은 호스트 인터페이스부(420), 제 1 버퍼부(431), 제 2 버퍼부(441), 제 1 제어부(432), 제 2 제어부(442) 및 4개의 플래시 메모리 칩(433,434,443,444)을 포함한다. 여기서, 제 1 버퍼부(431), 제 1 제어부(432), 제 1A 플래시 메모리칩(433) 및 제 1B 플래시 메모리칩(434)는 제 1 채널부(430)를 구성하며, 제 2 버퍼부(441), 제 2 제어부(442), 제 2A 플래시 메모리칩(443) 및 제 2B 플래시 메모리칩(444)는 제 2 채널부(440)를 구성한다.
호스트 인터페이스부(420)는 호스트(410)와 통신을 수행하여 호스트로부터 전송되는 페이지 데이터를 전송 순서에 따라서 각 채널부(430,440)의 제 1 버퍼부(431) 및 제 2 버퍼부(432)에 전달한다.
호스트(410)는 호스트 인터페이스부(420)와의 통신을 통해 플래시 메모리 시스템(400)에 구비된 채널부의 개수를 판단하고, 판단된 채널부의 개수에 따라 기록할 데이터를 동일 크기의 데이터로 분리하는 분리부(미도시)와 상기 분리된 데이터를 연결된 플래시 메모리 시스템에 전송하는 전송부(미도시)를 포함한다. 구체적으로, 플래시 메모리 시스템(400)에 구비된 채널부의 개수를 n이라고 하면, 호스트(410)는 기록할 데이터를 n등분하고, 분리된 데이터를 소정 크기의 페이지 단위로 전송한다. 예를 들어, 본 발명에 따른 플래시 메모리 시스템에 기록할 데이터를 전송하는 순서의 일 예를 나타낸 도 5를 참조하면, 2개의 채널부를 구비한 플래시 메모리 시스템에 소정의 데이터를 기록하고자 하는 경우, 호스트(410)는 전체 기록할 데이터를 2등분한 다음 상위 1/2 부분의 데이터와 하위 1/2 부분의 데이터 각각을 각 채널부에 할당하여 페이지 단위로 전송한다. 호스트 인터페이스부(420)는 기록할 데이터의 상위 1/2 부분에 해당하는 페이지 데이터들(P11,P12,P13,P14,...,P1n)을 제 1 버퍼부(431)에 순차적으로 전달하고, 기록할 데이터의 하위 1/2 부분에 해당하는 페이지 데이터들(P21,P22,P23,P24,...,P2n)을 제 2 버퍼부(441)에 순차적으로 전달한다. 페이지 데이터의 크기는 시스템 또는 플래시 메모리칩의 물리적인 특징에 따라 달라질 수 있다.
제 1 버퍼부(431) 및 제 2 버퍼부(441)로 전송되는 페이지 데이터는 적어도 각 채널부(430,440)에 구비된 플래시 메모리 칩의 개수만큼인 것이 바람직하다. 즉, 도 4의 경우와 같이, 각 채널부(430,440)에 2개의 플래시 메모리 칩들이 구비된 경우에는 각 버퍼부(431,432)로 적어도 2개의 페이지 데이터가 전송되는 것이 바람직하다. 이는 동일 채널부에 구비된 플래시 메모리 칩들 사이에 인터리브 방식을 적용하여 프로그램 동작을 수행하기 위해서이다.
제 1 제어부(432)는 제 1 버퍼부(431)에 저장된 첫 번째 및 두 번째 페이지 데이터(P11,P12)를 제 1 채널부(430)의 제 1A 플래시 메모리칩(433) 및 제 1B 플래시 메모리칩(434)에 인터리브 방식으로 프로그램한다.
구체적으로, 제 1 제어부(432)는 쓰기 명령, 어드레스 정보 및 제 1 버퍼부(431)에 저장된 첫 번째 페이지 데이터(P11)를 제 1A 플래시 메모리칩(433)에 전달한다. 전달된 첫 번째 페이지 데이터(P11)는 제 1A 플래시 메모리칩(433)에 구비된 페이지 레지스터에 로딩된다. 전술한 바와 같이, 플래시 메모리 칩의 내부에 구비된 페이지 레지스터에 데이터를 로딩하는 동작을 셋업 동작이라 하며, 셋업 동작에 소요되는 시간을 셋업 시간이라 한다.
다음 제 1 제어부(432)는 제 1A 플래시 메모리칩(433)에 프로그램 명령을 지시하여 페이지 레지스터에 로딩되어 있던 첫 번째 페이지 데이터(P11)를 메모리셀 어레이에 프로그램한다. 전술한 바와 같이 플래시 메모리칩 내부의 페이지 레지스터에 로딩되어 있던 페이지 데이터를 메모리셀 어레이에 프로그램하는 동작을 프로그램 동작으로 정의하며, 이에 소요되는 시간을 프로그램 시간이라 정의한다.
제 1 제어부(432)는 제 1A 플래시 메모리칩(433)에 대한 프로그램 명령과 병 렬적으로 제 1B 플래시 메모리칩(434)에 쓰기 명령을 지시하여, 제 1B 플래시 메모리칩(434)에 구비된 페이지 레지스터에 두 번째 페이지 데이터(P12)를 로딩한다. 제 1B 플래시 메모리칩(434)에 대한 셋업 동작이 완료되면, 제 1 제어부(432)는 제 1B 플래시 메모리칩(434)에 프로그램 명령을 지시하여 페이지 레지스터에 로딩되어 있던 두 번째 페이지 데이터(P12)를 제 1B 플래시 메모리칩(434)의 메모리셀 어레이에 프로그램한다.
다음, 제 1 제어부(432)는 제 1A 플래시 메모리칩(433) 및 제 1B 플래시 메모리칩(434)의 레디/비지(R/B) 신호를 이용하여 프로그램 동작의 완료 여부를 판단한 다음, 기록할 데이터의 상위 1/2 부분 중 다음 순서의 페이지 데이터들을 상기와 같은 방식으로 상기 제 1A 플래시 메모리칩(433) 및 제 1B 플래시 메모리칩(434)에 순차적으로 인터리브 방식으로 프로그램한다.
제 2 제어부(442)는 제 2 버퍼부(441)에 저장되는 하위 1/2 부분의 데이터들(P21,P22,P23,P24,...,P2n)을 제 2A 플래시 메모리칩(443) 및 제 2B 플래시 메모리칩(444)에 기록하기 위하여 상기 제 1 제어부(432)와 동일하게 셋업 동작 및 프로그램 동작을 제어한다.
도 6은 도 4의 플래시 메모리 시스템의 각 채널부의 동작 상태를 나타낸 타이밍도이다.
본 발명의 실시예에 따른 플래시 메모리 시스템은 호스트로부터 분리 전송된 페이지 데이터를 독립적으로 프로그램함으로써 느린 프로그램 시간을 갖는 채널부가 다른 채널부의 프로그램 동작에 영향을 미치지 않도록 한다. 도 6을 참조하면, 제 1 채널부(430) 및 제 2 채널부(440)에 구비된 플래시 메모리칩들(433,434,443,444)의 셋업 시간을 200㎲, 제 1 채널부(430)의 플래시 메모리칩들(433,434)의 프로그램 시간을 200㎲, 제 2 채널부(440)의 플래시 메모리칩들(443,444)의 프로그램 시간을 400㎲라고 할 때, 본 발명의 일 실시예에 따른 플래시 메모리 시스템(400)은 채널부(430,440)마다 제어부(432,442)를 구비하고, 각 제어부(432,442)가 독립적으로 그 연결된 채널부(430,440)의 플래시 메모리칩들에 대해 인터리브 방식으로 프로그램 동작을 수행하도록 제어함으로써 더 느린 프로그램 시간을 갖는 제 2 채널부(440)의 플래시 메모리칩들(443,444)이 제 1 채널부(430)의 플래시 메모리칩들(433,434)에 영향을 미치지 않도록 한다. 전술한 바와 같이, 이와 같이 각 채널별로 독립적으로 기록 동작을 수행하기 위해서는 각 채널마다 별도의 제어부를 구비하는 이외에, 호스트에서 기록할 데이터를 각 채널별로 분리하여 전송할 필요가 있다.
도 7은 도 4의 플래시 메모리 칩들(433,434,443,444)의 구성을 간략하게 나타낸 도면이다. 도 7에서 도면 부호 700으로 표시된 플래시 메모리 칩은 도 4의 플래시 메모리 칩들(433,434,443,444)에 대응된다. 도 7을 참조하면, 플래시 메모리 칩(700)은 제 1 메모리셀 어레이(710), 제 2 메모리셀 어레이(720), 제 1 페이지 레지스터(711) 및 제 2 페이지 레지스터(712)를 포함한다. 여기서, 하나의 플래시 메모리 칩(700) 내에 구비되는 메모리셀 어레이의 개수와 그에 대응되는 페이지 레지스터의 개수는 변경할 수 있다.
전술한 바와 같이, 각 페이지 레지스터(711,712)는 제어부(432,442)의 쓰기 명령에 따라 버퍼부(431,441)에 저장되어 있던 페이지 데이터를 저장하게 된다. 구체적으로는, 플래시 메모리 칩(700) 내부에 구비된 메모리 콘트롤러(미도시)는 상기 제어부(432,442)의 쓰기 명령에 따라 입력되는 페이지 데이터를 제 1 페이지 레지스터(711) 및 제 2 페이지 레지스터(712)에 순차적으로 저장하는 셋업 동작을 수행한 다음, 상기 제어부(432,442)의 프로그램 명령에 따라 일괄적으로 제 1 페이지 레지스터(711) 및 제 2 페이지 레지스터(7120)에 저장되어 있던 페이지 데이터를 제 1 메모리셀 어레이(710) 및 제 2 메모리셀 어레이(720)에 기록하는 프로그램 동작을 수행한다.
한편, 상기 플래시 메모리 칩(700)은 더 작은 크기를 갖는 복수 개의 서브 플래시 메모리 칩을 구비하고, 내부의 칩 사이에 인터리브 방식으로 프로그램 동작을 수행하도록 구성될 수도 있다. 이 경우, 더 작은 크기를 갖는 서브 플래시 메모리 칩은 복수 개의 메모리셀 어레이 및 각 메모리셀 어레이에 연결된 페이지 레지스터를 더 구비할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 플래시 메모리 시스템의 구성을 나타낸 도면이고, 도 9는 본 발명의 다른 실시예에 따른 플래시 메모리 시스템에 기록할 데이터의 전송 순서를 나타낸 도면이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 플래시 메모리 시스템(800)은 4개의 채널부(830,840,850,860)를 포함한다는 점을 제외하고, 본 발명의 일 실시예와 유사하다.
각 채널부(830,840,850,860)에 구비된 플래시 메모리 칩 사이의 프로그램 시 간 차이를 고려하여 각 채널별로 독립적으로 프로그램 동작을 수행하기 위해서, 호스트(810)는 호스트 인터페이스부(820)와의 통신을 통해 플래시 메모리 시스템(800)에 구비된 채널부의 개수를 판단하고, 판단된 채널부의 개수에 따라 기록할 데이터를 동일 크기의 데이터로 분리하여 전송한다. 도 9를 참조하면, 4개의 채널부를 구비한 플래시 메모리 시스템에 소정의 데이터를 기록하고자 하는 경우, 호스트(810)는 전체 기록할 데이터를 4등분한 다음 상위 1/4 부분의 데이터(910), 상위 1/4~2/4 부분의 데이터(920), 상위 2/4~3/4 부분의 데이터(930) 및 상위 3/4~4/4 부분의 데이터(940) 각각을 각 채널부(830,840,850,860)에 할당한다. 호스트 인터페이스부(820)는 기록할 데이터의 상위 1/4 부분에 해당하는 페이지 데이터들(910)을 제 1 버퍼부(831)에, 기록할 데이터의 상위 1/4~2/4 부분에 해당하는 페이지 데이터들(920)을 제 2 버퍼부(841)에, 기록할 데이터의 상위 2/4~3/4 부분에 해당하는 페이지 데이터들(930)은 제 3 버퍼부(851)에, 기록할 데이터의 상위 3/4~4/4 부분에 해당하는 페이지 데이터들(940)을 제 4 버퍼부(861)에 순차적으로 전달한다. 그리고, 각 제어부(832,842,852,862)는 채널별로 전송되어 버퍼부(831,841,851,861)에 저장된 페이지 데이터를 그 연결된 각 플래시 메모리칩들에 인터리브 방식으로 프로그램한다.
도 10은 도 8의 플래시 메모리 시스템의 각 채널부의 동작 상태를 나타낸 타이밍도이다.
도 10을 참조하면, 채널부(830,840,850,860)마다 구비된 제어부(832,842,852,862)는 독립적으로 연결된 채널부(830,840,850,860)의 플래시 메모 리칩들에 대해 인터리브 방식으로 프로그램 동작을 수행하도록 제어함으로써 다른 프로그램 시간을 갖는 채널부의 플래시 메모리칩들의 영향을 받지 않고, 각 채널별로 독립적으로 프로그램 동작이 수행될 수 있도록 한다.
도 11은 본 발명에 따른 플래시 메모리 장치의 프로그램 방법을 나타낸 플로우 차트이다.
도 11을 참조하면, 단계 1110에서 호스트는 플래시 메모리 시스템에 구비된 호스트 인터페이스와의 통신을 통해 플래시 메모리 시스템에 구비된 채널부의 개수를 판단하고 판단된 채널부의 개수에 따라 기록할 데이터를 동일 크기로 분리한 다음 분리된 데이터를 각 채널부에 페이지 단위로 전송한다. 채널부는 각각 독립된 프로그램 동작을 제어하는 제어부, 복수 개의 플래시 메모리칩 및 호스트로부터 분리 전송된 데이터를 저장하는 버퍼부를 구비한 플래시 메모리 시스템의 독립된 저장 경로를 의미한다.
단계 1120에서 호스트 인터페이스부는 분리 전송된 데이터를 각 채널부에 구비된 버퍼부로 전달하여 저장한다.
단계 1130에서 각 제어부는 버퍼부에 구비된 페이지 데이터를 연결된 복수 개의 플래시 메모리 칩들에 인터리브 방식으로 프로그램되도록 제어한다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로 피디스크, 광데이터 저장 장치 등이 있으며, 또한 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드로 저장되고 실행될 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
전술한 본 발명에 따르면, 복수 개의 플래시 메모리 칩을 구비한 다채널 방식의 플래시 메모리 시스템에서 각 채널을 구성하는 플래시 메모리 칩들에 대한 프로그램 동작을 독립적으로 수행하도록 함으로써 서로 다른 프로그램 시간 차이로 인하여 전체 프로그램 동작이 지연되는 것을 방지할 수 있으며, 플래시 메모리 시스템의 대역폭을 향상시킬 수 있다.

Claims (10)

  1. 플래시 메모리 시스템에 있어서,
    각각이 적어도 2개의 플래시 메모리 칩들과, 상기 플래시 메모리 칩들을 제어하는 제어부와, 외부로부터 입력되는 데이터를 저장하는 버퍼부를 구비하는 복수 개의 채널부; 및
    호스트로부터 상기 채널부의 개수에 따라 분리되어 전송된 데이터를 상기 각 채널부의 버퍼부에 전달하는 호스트 인터페이스부를 포함하며,
    상기 각 채널부에 구비된 제어부는 동일 채널상의 상기 플래시 메모리 칩들에 상기 버퍼부에 저장된 데이터를 인터리브 방식으로 기록하는 것을 특징으로 하는 플래시 메모리 시스템.
  2. 제 1항에 있어서, 상기 제어부는
    상기 동일 채널상의 플래시 메모리 칩들 중 선택된 하나의 플래시 메모리 칩의 셋업 동작, 상기 셋업 동작 후 상기 선택된 플래시 메모리 칩의 프로그램 동작 및 상기 선택된 플래시 메모리 칩 이외의 다른 플래시 메모리 칩의 셋업 동작이 반복적으로 수행되도록 제어하는 것을 특징으로 하는 플래시 메모리 시스템.
  3. 제 2항에 있어서, 상기 셋업 동작은
    상기 플래시 메모리 칩에 구비된 페이지 레지스터에 상기 버퍼부에 저장된 데이터를 로딩하는 것을 특징으로 하는 플래시 메모리 시스템.
  4. 제 1항에 있어서, 상기 플래시 메모리 칩은
    복수 개의 메모리셀 어레이; 및
    상기 복수 개의 각 메모리셀 어레이에 연결된 페이지 레지스터들을 더 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
  5. 제 4항에 있어서, 상기 제어부는
    상기 복수 개의 페이지 레지스터에 순차적으로 상기 버퍼부에 저장된 데이터를 기록하는 셋업 동작을 수행한 다음, 프로그램 명령을 지시하여 상기 페이지 레지스터에 저장된 데이터를 상기 메모리셀 어레이에 동시에 프로그램되도록 제어하는 것을 특징으로 하는 플래시 메모리 시스템.
  6. 플래시 메모리 시스템의 프로그램을 위한 호스트 시스템에 있어서,
    각각이 적어도 2개의 플래시 메모리 칩들과, 상기 플래시 메모리 칩들을 제어하는 제어부와, 외부로부터 입력되는 데이터를 저장하는 버퍼부를 구비하는 복수 개의 채널부를 포함하는 플래시 메모리 시스템에 데이터를 기록할 때, 상기 채널부의 개수를 판별하고 판별된 상기 채널부의 수에 따라 기록할 데이터를 동일 크기의 데이터로 분리하는 분리부; 및
    상기 분리된 데이터를 페이지 단위로 상기 플래시 메모리 시스템에 전송하는 전송부를 포함하는 것을 특징으로 하는 호스트 시스템.
  7. 플래시 메모리 시스템의 프로그램 방법에 있어서,
    각각이 적어도 2개의 플래시 메모리 칩들과, 상기 플래시 메모리 칩들을 제어하는 제어부와, 외부로부터 입력되는 데이터를 저장하는 버퍼부를 구비하는 복수 개의 채널부의 수에 따라 기록할 데이터를 분리하여 전송하는 단계;
    상기 분리 전송된 데이터를 상기 버퍼부에 저장하는 단계; 및
    상기 각 채널부 별로 독립적으로 상기 플래시 메모리 칩들에 상기 버퍼부에 저장된 데이터를 인터리브 방식으로 프로그램하는 단계를 포함하는 것을 특징으로 하는 프로그램 방법.
  8. 제 7항에 있어서,
    상기 분리 저장된 데이터를 인터리브 방식으로 프로그램하는 단계는
    상기 채널부의 플래시 메모리 칩들 중 선택된 하나의 플래시 메모리 칩에 대한 셋업 동작을 수행하는 단계; 및
    상기 선택된 플래시 메모리 칩에 프로그램 동작 및 상기 선택된 플래시 메모리 칩 이외의 다른 플래시 메모리 칩에 대한 셋업 동작을 반복하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
  9. 제 8항에 있어서, 상기 셋업 동작은
    상기 플래시 메모리 칩의 페이지 레지스터에 상기 버퍼부에 저장된 데이터를 로딩하는 것을 특징으로 하는 프로그램 방법.
  10. 제 7항에 있어서,
    상기 분리 저장된 데이터를 인터리브 방식으로 프로그램하는 단계는
    상기 플래시 메모리 칩의 내부에 구비된 복수 개의 페이지 레지스터에 순차적으로 상기 분리 저장된 데이터를 로딩하는 단계; 및
    상기 복수 개의 페이지 레지스터에 쓰기 명령을 지시하여 상기 페이지 레지스터에 저장된 데이터를 상기 플래시 메모리 칩에 구비된 메모리셀 어레이에 동시에 프로그램하는 단계를 더 포함하는 것을 특징으로 하는 프로그램 방법.
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