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KR100758397B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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KR100758397B1
KR100758397B1 KR1020050112365A KR20050112365A KR100758397B1 KR 100758397 B1 KR100758397 B1 KR 100758397B1 KR 1020050112365 A KR1020050112365 A KR 1020050112365A KR 20050112365 A KR20050112365 A KR 20050112365A KR 100758397 B1 KR100758397 B1 KR 100758397B1
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bit line
transistor
shield
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electrode region
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기요후미 사꾸라이
히로시 마에지마
Original Assignee
가부시끼가이샤 도시바
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Abstract

회로 면적을 축소할 수 있는 불휘발성 반도체 기억 장치를 제공한다. 복수의 메모리 셀을 매트릭스 형상으로 배치한 셀 어레이(101)와, 매트릭스의 열 방향으로 주행하는 복수의 비트선 BL1∼BL(m+1)과, 메모리 셀로부터 비트선 BL1∼BL(m+1)을 통하여 판독된 데이터를 증폭하는 센스 앰프(103)와, 홀수번째의 비트선 BL1∼BLm 간 및 짝수번째의 비트선 BL2∼BL(m+1) 간을 실드하는 전위를 공급하는 실드 전원(107)과, 홀수번째의 비트선 BL1∼BLm이 센스 앰프(103)에 도통할 때에는 짝수번째의 비트선 BL1∼BL(m+1)을 실드 전원(107)에 도통시키고, 짝수번째의 비트선 BL1∼BL(m+1)이 센스 앰프(103)에 도통할 때에는 홀수번째의 비트선 BL1∼BLm을 실드 전원(107)에 도통시키는 비트선 선택 회로(102)를 구비한다.
메모리 셀, 셀 어레이, 비트선, 센스 앰프, 실드 전원, 비트선 선택 회로

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 블록도.
도 2는 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 셀 유닛의 등가 회로도.
도 3은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 등가 회로도.
도 4는 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 레이아웃을 도시하는 개략 평면도.
도 5는 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 평면도.
도 6은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 단면도(도 5의 A-A 방향의 단면도).
도 7은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 홀수번째의 비트선의 판독 동작을 설명하기 위한 등가 회로도.
도 8은 본 발명의 실시 형태에 따른 불휘발성 반도체 기억 장치의 짝수번째의 비트선의 판독 동작을 설명하기 위한 등가 회로도.
도 9는 본 발명의 실시 형태의 제1 변형예에 따른 불휘발성 반도체 기억 장 치의 비트선 선택 회로의 등가 회로도.
도 10은 본 발명의 실시 형태의 제1 변형예에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 평면도.
도 11은 본 발명의 실시 형태의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 등가 회로도.
도 12는 본 발명의 실시 형태의 제2 변형예에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 평면도.
도 13은 본 발명의 실시 형태의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 개략 평면도.
도 14는 본 발명의 실시 형태의 제3 변형예에 따른 불휘발성 반도체 기억 장치의 다른 개략 평면도.
도 15는 본 발명의 실시 형태의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 등가 회로도.
도 16은 본 발명의 실시 형태의 제4 변형예에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 단면도.
도 17은 비교예에 따른 불휘발성 반도체 기억 장치의 블록도.
도 18은 비교예에 따른 불휘발성 반도체 기억 장치의 개략 평면도.
도 19는 비교예에 따른 불휘발성 반도체 기억 장치의 비트선 선택 회로의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
11, 12, …, 1i : 홀수 비트선 선택부
21, 22, …, 2i : 짝수 비트선 선택부
41, 43, 45 : 제2 주전극 영역(드레인 영역)
42, 44 : 제1 주전극 영역(소스 영역)
100, 100x : 반도체 칩
101 : 셀 어레이
102 : 비트선 선택 회로
103 : 센스 앰프 및 래치 회로
104 : 컬럼 디코더
105 : 드라이버
106 : 로우 디코더
106x : 제1 로우 디코더
106y : 제2 로우 디코더
107 : 실드 전원
108 : I/O 버퍼
109 : 어드레스 버퍼
110 : 주변 회로
111 : 패드열
특허 문헌 1 : 일본특허공개 평9-339796호 공보
특허 문헌 2 : 일본특허공개 평9-343069호 공보
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 비트선 실드 방식을 이용한 판독 동작을 행하는 불휘발성 반도체 기억 장치에 관한 것이다.
불휘발성 반도체 기억 장치로서는, 데이터의 기입 및 소거를 전기적으로 행하는 프로그램 가능한 리드 온리 메모리(EEPROM)가 알려져 있다. EEPROM에서, 셀 어레이의 복수의 메모리 셀이 직렬 접속되어 셀 유닛을 구성하는 NAND형 플래시 EEPROM이 잘 이용된다.
NAND형 플래시 EEPROM에서는, 보다 많은 데이터를 기록할 수 있도록, 기억 용량이 증대해 가고 있다. 기억 용량의 증대에 수반하여 메모리 셀이 미세화되어 가면, 셀 어레이의 셀 유닛에 접속된 비트선과 접지점 간의 기생 용량에 비해, 서로 인접하는 비트선 간의 기생 용량이 크게 되어 간다. 예를 들면, 판독 동작 시에 프리차지 전위를 유지해야 할 비트선에 인접하는 비트선이 방전되면, 프리차지 전위를 유지해야 할 비트선의 전위가 인접하는 비트선의 방전에 영향을 받아 저하되어, 오판독을 야기하는 경우가 있다.
오판독을 방지하기 위해, NAND형 플래시 EEPROM에서는, 「비트선 실드 방식」이 제안되어 있다(예를 들면, 특허 문헌 1 및 2 참조). 비트선 실드 방식을 이 용한 판독 동작에서는, 셀 어레이의 셀 유닛에 접속된 비트선의 일단이, 비트선 실드 트랜지스터를 통하여, 비트선을 실드하기 위한 전위를 공급하는 공통의 실드 전원에 접속된다. 한편, 비트선의 타단은, 비트선 선택 트랜지스터를 통하여, 비트선의 전위를 유지하는 센스 앰프에 접속된다.
비트선 실드 방식을 이용한 판독 동작을 행하는 NAND형 플래시 EEPROM에서는, 1개의 워드선에 접속되는 메모리 셀군(페이지)의 데이터의 판독 동작을 2회로 나누어 행한다. 예를 들면, 1회째의 판독 동작에서는, 홀수번째의 비트선에 접속된 비트선 실드 트랜지스터를 온 상태로 하여 실드 전원으로부터 접지 전위를 홀수번째의 비트선에 공급하여, 홀수번째의 비트선을 실드한다. 동시에, 짝수번째의 비트선에 접속된 비트선 선택 트랜지스터를 온 상태로 하여 짝수번째의 비트선의 데이터를 센스 앰프를 통하여 판독한다. 2회째의 판독 동작에서는, 짝수번째의 비트선에 접속된 비트선 실드 트랜지스터를 온 상태로 하여 실드 전원으로부터 접지 전위를 짝수번째의 비트선에 공급하여, 짝수번째의 비트선을 실드한다. 동시에, 홀수번째의 비트선에 접속된 비트선 선택 트랜지스터를 온 상태로 하여 홀수번째의 비트선의 데이터를 센스 앰프를 통하여 판독한다.
그러나, 비트선의 일단에 접속되는 비트선 선택 트랜지스터의 영역과, 비트선의 타단에 접속되는 비트선 실드 트랜지스터의 영역은, 셀 어레이를 사이에 두고 분리되어 배치된다. 이 때문에, 비트선 선택 트랜지스터 및 비트선 실드 트랜지스터의 영역의 집적도가 저하되어, 회로 면적이 증가하는 문제가 있다.
본 발명의 목적은 회로 면적을 축소할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
본 발명의 특징은, (가) 복수의 메모리 셀을 매트릭스 형상으로 배치한 셀 어레이와, (나) 매트릭스의 열 방향으로 주행하는 복수의 비트선과, (다) 메모리 셀로부터 비트선을 통하여 판독된 데이터를 증폭하는 센스 앰프와, (라) 홀수번째의 비트선 간 및 짝수번째의 비트선 간을 실드하는 전위를 공급하는 실드 전원과, (마) 홀수번째의 비트선이 센스 앰프에 도통할 때에는 짝수번째의 비트선을 실드 전원에 도통시키고, 짝수번째의 비트선이 센스 앰프에 도통할 때에는 홀수번째의 비트선을 실드 전원에 도통시키는 비트선 선택 회로를 구비하는 불휘발성 반도체 기억 장치인 것을 요지로 한다.
<실시예>
본 발명의 실시 형태에서, 「제1 주전극 영역」이란, 전계 효과 트랜지스터(FET)나 정전 유도 트랜지스터(SIT)에서는 소스 영역 및 드레인 영역 중 어느 한쪽의 주 전극으로 되는 반도체 영역을 의미한다. 또한, 「제2 주전극 영역」이란, FET, SIT에서는 상기 제1 주전극 영역으로는 되지 않는 소스 영역 또는 드레인 영역 중 어느 한쪽의 주 전극으로 되는 반도체 영역을 의미한다.
다음으로, 도면을 참조하여, 본 발명의 실시 형태를 설명한다. 이하의 도면에 대한 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여하고 있다. 단, 도면은 모식적인 것으로서, 두께와 평면 치수의 관계, 각 층의 두께의 비율 등은 현실의 것과는 다른 것에 유의하여야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호 간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 기재하는 실시 형태는 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로, 본 발명의 기술적 사상은 구성 부품의 재질, 형상, 구조, 배치 등을 하기의 것에 특정하는 것이 아니다. 본 발명의 기술적 사상은 특허청구범위에서 여러 가지의 변경을 가할 수 있다.
본 발명의 실시 형태에 따른 반도체 기억 장치는, 도 1에 도시하는 바와 같이, 복수의 메모리 셀을 매트릭스 형상으로 배치한 셀 어레이(101)와, 매트릭스의 열 방향으로 주행하는 복수의 비트선 BL1, BL2, BL3, BL4, …, BLm, BL(m+1)과, 메모리 셀로부터 비트선 BL1, BL2, BL3, BL4, …, BLm, BL(m+1)을 통하여 판독된 데이터를 증폭하는 센스 앰프(103)와, 홀수번째의 비트선 BL1, BL3, …, BLm 간 및 짝수번째의 비트선 BL2, BL4, …, BL(m+1) 간을 실드하는 전위를 공급하는 실드 전원(107)과, 홀수번째의 비트선 BL1, BL3, …, BLm이 센스 앰프(103)에 도통할 때에는 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 실드 전원(107)에 도통시키고, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)이 센스 앰프(103)에 도통할 때에는 홀수번째의 비트선 BL1, BL3, …, BLm을 실드 전원(107)에 도통시키는 비트선 선택 회로(102)를 구비한다(m은 홀수).
비트선 선택 회로(102)의 센스 앰프 노드 SA1, SA2, …, SAi가 센스 앰프 및 래치 회로(103)에 접속되고, 비트선 선택 회로(102)의 실드 노드 CRL이 실드 전원 (107)에 접속된다. 실드 전원(107)은 드라이버(105)에 포함된다. 센스 앰프 및 래치 회로(103)에는 컬럼 디코더(104)가 접속된다. 비트선 선택 회로(102), 센스 앰프 및 래치 회로(103), 컬럼 디코더(104)에는 드라이버(105)가 접속된다. 드라이버(105) 및 셀 어레이(101)에는 로우 디코더(106)가 접속된다. 드라이버(105), 컬럼 디코더(104) 및 로우 디코더(106)에는 주변 회로(110)가 접속된다.
셀 어레이(101)는 복수((m+1)×n)개의 메모리 셀 유닛 MU11∼MU(m+1)n을 구비한다(n은 정수). 셀 어레이(101)의 매트릭스의 행 방향으로 배열된 메모리 셀 유닛 MU11, MU21, MU31, MU41, …, MU(m+1)1, …, 메모리 셀 유닛 MU1n, MU2n, MU3n, MU4n, …, MU(m+1)은 각각 블록 BLK1, …, BLKn을 구성한다. 예를 들면, 메모리 셀 유닛 MU11은, 도 2에 도시하는 바와 같이, 직렬 접속된 복수의 메모리 셀 MT11∼MT1k와, 복수의 메모리 셀 MT11∼MT1k의 양단에 각각 접속된 2개의 선택 트랜지스터 STS, STD를 구비한다. 복수의 메모리 셀 MT11∼MT1k의 게이트 전극이 각각 워드선 WL11∼WL1k의 일부로 된다. 메모리 셀 유닛 MU11의 다른 도 1에 도시한 메모리 셀 유닛 MU12∼MU(m+1)n도, 도 2에 도시한 메모리 셀 유닛 MU11과 마찬가지인 구조이다. 셀 유닛 MU11∼MU(m+1)n에는 공통의 소스선 SL이 접속된다. 셀 유닛 MU11∼MU(m+1)n에는 열 방향의 셀 유닛 MU11∼MU(m+1)n에 공통인 복수의 비트선 BL1∼BL(m+1)이 각각 접속된다.
도 1에 도시한 로우 디코더(106)는, 주변 회로(110)의 어드레스 버퍼(109)로부터의 블록 어드레스 신호 및 로우 어드레스 신호에 기초하여, 셀 어레이(101)의 블록 BLK1∼BLKn 중 하나와 워드선 WL11∼1k, …, WLn1∼WLnk 중 1개를 선택한다. 드라이버(105)는, 로우 디코더(106)를 통하여, 선택된 예를 들면 블록 BLK1 내의 선택 게이트 전극 SGS, SGD에 전위 Vsg(예를 들면, 3.5V)를 공급하고, 비선택의 블록 BLK2∼BLKn 내의 선택 게이트 전극 SGS, SGD에 접지 전위 GND를 공급한다. 또한, 드라이버(105)는, 판독 동작 시에는, 로우 디코더(106)를 통하여, 선택된 예를 들면 워드선 WL11에 접지 전위 GND를 공급하고, 비선택의 워드선 WL12∼WL1k, …, WLn1∼WLnk에 전압 Vs(예를 들면, 3.5V)를 공급한다.
컬럼 디코더(104)는, 주변 회로(110)의 어드레스 버퍼(109)로부터의 컬럼 어드레스 신호에 기초하여, 복수의 비트선 BL1∼BL(m+1) 중 1개를 선택한다. 센스 앰프 및 래치 회로(103)는, 선택된 예를 들면 비트선 BL1으로부터 판독되어, 비트선 선택 회로(102)를 통하여 입력된 데이터를 증폭하여 유지한다. 센스 앰프 및 래치 회로(103)에 유지된 데이터는 컬럼 디코더(104)를 통하여 주변 회로(110)의 I/O 버퍼(108)에 출력된다. 실드 전원(107)은, 판독 동작 시에는 접지 전위 GND를 실드 노드 CRL을 통하여 비트선 선택 회로(102)에 공급한다. 또한, 실드 전원(107)은, 기입 동작 시에는 전원 전위 VDD(예를 들면, 2.5V)를 실드 노드 CRL을 통하여 비트선 선택 회로(102)에 공급한다.
비트선 선택 회로(102)는, 도 3에 도시하는 바와 같이, 홀수번째의 비트선 BL1, BL3, …, BLm과 센스 앰프(103) 사이 및 홀수번째의 비트선 BL1, BL3, …, BLm과 실드 전원(107) 사이에 접속된 홀수 비트선 선택부(11, 12, …, 1i)와, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)과 센스 앰프(103) 사이에 접속되고, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)과 실드 전원(107) 사이에 접속된 짝수 비트선 선택부(21, 22, …, 2i)를 구비한다(i는 (m+1)의 반수).
홀수 비트선 선택부(11, 12, …, 1i)는, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)이 센스 앰프(103)에 도통할 때에는 홀수번째 비트선 BL1, BL3, …, BLm을 실드 전원(107)에 도통시킨다. 또한, 홀수 비트선 선택부(11, 12, …, 1i)는, 짝수번째 비트선 BL2, BL4, …, BL(m+1)이 실드 전원(107)에 도통할 때에는, 홀수번째 비트선 BL1, BL3, …, BLm을 센스 앰프(103)에 도통시킨다.
홀수 비트선 선택부(11)는, 홀수번째의 비트선 BL1에 제1 주전극 영역(소스 영역)이 접속되고, 실드 전원(107)에 실드 노드 CRL을 통하여 제2 주전극 영역(드레인 영역)이 접속된 홀수 비트선 실드 트랜지스터 Qs1과, 홀수 비트선 실드 트랜지스터 Qs1의 소스 영역에 소스 영역이 접속되고, 센스 앰프(103)에 센스 앰프 노드 SA1을 통하여 드레인 영역이 접속되는 홀수 비트선 선택 트랜지스터 Qb1을 구비한다. 홀수 비트선 실드 트랜지스터 Qs1의 게이트 전극 SHO, 홀수 비트선 선택 트랜지스터 Qb2의 게이트 전극 BLO에는, 도 1에 도시한 드라이버(105)가 각각 접속된다.
도 3에 도시한 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm은 드라이버(105)로부터 전원 전위 VDD가 게이트 전극 SHO에 공급되었을 때에 홀수번째의 비트선 BL1, BL3, …, BLm을 실드 노드 CRL을 통하여 실드 전원(107)에 도통시킨다. 홀수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)은 드라이버(105)로부터 전원 전위 VDD가 게이트 전극 BLO에 공급되었을 때에 홀수번째의 비트선 BL1, BL3, …, BLm을 센스 앰프 노드 CRL을 통하여 센스 앰프(103)에 도통시킨다.
도 3에 도시한 짝수 비트선 선택부(21)는, 홀수번째의 비트선 BL1, BL3, …, BLm이 센스 앰프(103)에 도통할 때에는 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 실드 전원(107)에 도통시킨다. 또한, 짝수 비트선 선택부(21)는, 홀수번째의 비트선 BL1, BL3, …, BLm이 실드 전원(107)에 도통할 때에는 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 센스 앰프(103)에 도통시킨다.
짝수 비트선 선택부(21)는, 짝수번째의 비트선 BL2에 소스 영역이 접속되고, 홀수 비트선 선택 트랜지스터 Qb1의 드레인 영역에 드레인 영역이 접속된 짝수 비트선 선택 트랜지스터 Qb2와, 짝수 비트선 선택 트랜지스터 Qb2의 소스 영역에 소스 영역이 접속되고, 실드 전원(107)에 실드 노드 CRL을 통하여 드레인 영역이 접속되는 짝수 비트선 실드 트랜지스터 Qs2를 구비한다. 짝수 비트선 실드 트랜지스터 Qs2의 게이트 전극 SHE, 및 짝수 비트선 선택 트랜지스터 Qb2의 게이트 전극 BLE에는, 도 1에 도시한 드라이버(105)가 각각 접속된다.
짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)은 도 1에 도시한 드라이버(105)로부터 전원 전위 VDD가 게이트 전극 BLE에 공급되었을 때에 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 센스 앰프 노드 CRL을 통하여 센스 앰프(103)에 도통시킨다. 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)은 드라이버(105)로부터 전원 전위 VDD가 게이트 전극 SHE에 공급되었을 때에 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 실드 노드 CRL을 통하여 실드 전원(107)에 도통시킨다.
도 3에 도시한 비트선 선택 회로(102)에서, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm, 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm을 각각 포함하는 홀수 비트선 선택부(12, …, 1i)와, 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1), 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)을 각각 포함하는 짝수 비트선 선택부(21, 22, …, 2i)가 서로 교대로 복수 접속된다. 홀수 비트선 실드 트랜지스터 Qs3, …, Qsm의 게이트 전극 SHO, 홀수 비트선 선택 트랜지스터 Qb4, …, Qbm의 게이트 전극 BLO, 짝수 비트선 실드 트랜지스터 Qs4, …, Qs(m+1)의 게이트 전극 SHE, 및 짝수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1)의 게이트 전극 BLE에도, 도 1에 도시한 드라이버(105)가 각각 접속된다.
도 1에 도시한 불휘발성 반도체 기억 장치(반도체 집적 회로)는, 도 4에 도시하는 바와 같이, 반도체 칩(100) 상에 모놀시릭으로 집적된다. 비트선 선택 회로(102)가 셀 어레이(101)에 열 방향으로 인접하여 배치된다. 평면에서 보았을 때에, 비트선 선택 회로(102)의 셀 어레이(101)와는 반대측의 열 방향으로 인접하여 센스 앰프 및 래치 회로(103), 및 컬럼 디코더(104)가 배치된다. 셀 어레이(101)의 행 방향으로 인접하여 로우 디코더(106)가 배치된다. 로우 디코더(106)의 열 방향으로 인접하고, 또한 비트선 선택 회로(102), 센스 앰프 및 래치 회로(103) 및 컬럼 디코더(104)의 행 방향으로 인접하여 드라이버(105)가 배치된다. 드라이버(105) 및 컬럼 디코더(104)의 열 방향으로 인접하여 주변 회로(110)가 배치된다.
도 5에 도시하는 바와 같이, 홀수 비트선 실드 트랜지스터 Qs1, 홀수 비트선 선택 트랜지스터 Qb2, 짝수 비트선 실드 트랜지스터 Qs2, 및 짝수 비트선 선택 트랜지스터 Qb2는 셀 어레이(101)의 열 방향으로 나열하여 배치된다. 홀수 비트선 실드 트랜지스터 Qs1, 홀수 비트선 선택 트랜지스터 Qb2, 짝수 비트선 실드 트랜지스터 Qs2, 및 짝수 비트선 선택 트랜지스터 Qb2 상에는 복수의 비트선 BL1∼BL(m+1)이 열 방향으로 연신하여 배열된다. 홀수 비트선 실드 트랜지스터 Qs1, 홀수 비트선 선택 트랜지스터 Qb2, 짝수 비트선 선택 트랜지스터 Qb2, 및 짝수 비트선 실드 트랜지스터 Qs2의 폭 Wq는 복수의 비트선 BL1∼BL(m+1)의 폭에 대략 상당한다. 또한, 도 5에서는 도시를 생략하지만, 도 3에 도시한 홀수 비트선 실드 트랜지스터 Qs3, …, Qsm, 홀수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1), 짝수 비트선 실드 트랜지스터 Qs4, …, Qs(m+1), 및 짝수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1)도 짝수 비트선 선택 트랜지스터 Qb2에 계속해서 연속하여 배치된다.
비트선 선택 회로(102)의 홀수 비트선 실드 트랜지스터 Qs1은, 도 6에 도시하는 바와 같이, 반도체 기판(1)의 상부에 배치된 드레인 영역(41)과, 드레인 영역(41)과 인접하여 배치된 소스 영역(42)과, 드레인 영역(41) 및 소스 영역(42) 사이에 끼워진 채널 영역 상에 게이트 절연막(3)을 개재하여 배치된 선택 게이트 전극 SHO를 구비한다. 홀수 비트선 선택 트랜지스터 Qb2는, 소스 영역(42)과, 소스 영역(42)에 인접하여 배치된 드레인 영역(43)과, 소스 영역(42) 및 드레인 영역(43) 사이에 끼워진 채널 영역 상에 게이트 절연막(3)을 개재하여 배치된 선택 게이트 전극 BLO를 구비한다. 짝수 비트선 선택 트랜지스터 Qb2는, 드레인 영역(43)과, 드레인 영역(43)과 인접하여 배치된 소스 영역(44)과, 드레인 영역(43) 및 소스 영역(44) 사이에 끼워진 채널 영역 상에 게이트 절연막(3)을 개재하여 배치된 선택 게이트 전극 BLE를 구비한다. 홀수 비트선 선택 트랜지스터 Qb2는, 소스 영역(44) 과, 소스 영역(44)에 인접하여 배치된 드레인 영역(45)과, 소스 영역(44) 및 드레인 영역(45) 사이에 끼워진 채널 영역 상에 게이트 절연막(3)을 개재하여 배치된 선택 게이트 전극 SHE를 구비한다.
드레인 영역(41) 상에는, 실드 전원(107)에 실드 노드 CRL을 통하여 접속되는 실드 노드 컨택트(211)가 배치된다. 소스 영역(42) 상에는, 홀수번째의 비트선 BL1에 접속되는 비트선 컨택트(212)가 배치된다. 드레인 영역(43) 상에는, 센스 앰프(103)에 센스 앰프 노드 SA1을 통하여 접속되는 센스 앰프 컨택트(213)가 배치된다. 소스 영역(44)에는, 짝수번째의 비트선 BL2에 접속되는 비트선 컨택트(214)가 배치된다. 드레인 영역(45) 상에는, 센스 앰프(103)에 센스 앰프 노드 SA2를 통하여 접속되는 센스 앰프 컨택트(215)가 배치된다.
여기서, 홀수 비트선 실드 트랜지스터 Qs1의 소스 영역(42)과 홀수 비트선 선택 트랜지스터 Qb2의 소스 영역(42)이 공통 영역으로 된다. 홀수 비트선 선택 트랜지스터 Qb2의 드레인 영역(43)과 짝수 비트선 선택 트랜지스터 Qb2의 드레인 영역(43)이 공통 영역으로 된다. 짝수 비트선 선택 트랜지스터 Qb2의 소스 영역(44)과 짝수 비트선 실드 트랜지스터 Qs2의 소스 영역(44)이 공통 영역으로 된다. 또한, 짝수 비트선 실드 트랜지스터 Qs2의 드레인 영역(45)이 홀수 비트선 실드 트랜지스터 Qs3의 드레인 영역(45)과 공통 영역으로 된다.
도 3에 도시한 홀수 비트선 실드 트랜지스터 Qs3, …, Qsm, 홀수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1), 짝수 비트선 실드 트랜지스터 Qs4, …, Qs(m+1), 및 짝수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1)도, 도 6에 도시한 홀수 비트선 실드 트랜지스터 Qs1, 홀수 비트선 선택 트랜지스터 Qb2, 짝수 비트선 실드 트랜지스터 Qs2, 및 짝수 비트선 선택 트랜지스터 Qb2와 실질적으로 마찬가지이다. 즉, 홀수 비트선 실드 트랜지스터 Qs3, …, Qsm의 소스 영역과 홀수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1)의 소스 영역이 공통 영역으로 된다. 홀수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1)의 드레인 영역과 짝수 비트선 실드 트랜지스터 Qs4, …, Qs(m+1)의 드레인 영역이 공통 영역으로 된다. 짝수 비트선 실드 트랜지스터 Qs4, …, Qs(m+1)의 소스 영역과 짝수 비트선 선택 트랜지스터 Qb4, …, Qb(m+1)의 소스 영역이 공통 영역으로 된다. 짝수 비트선 선택 트랜지스터 Qb4, …, Qb(m-1)의 드레인 영역과 홀수 비트선 실드 트랜지스터 Qs3, …, Qsm의 드레인 영역이 공통 영역으로 된다.
다음으로, 비트선 실드 방식을 이용한 실시 형태에 따른 불휘발성 반도체 기억 장치의 판독 동작의 일례를 설명한다. 여기서, 도 3에 도시한 복수의 비트선 BL1∼BL(m+1)을, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)과, 홀수번째의 비트선 BL1, BL3, …, BLm의 2회로 나누어 데이터를 판독한다.
우선, 도 1에 도시한 드라이버(105)로부터, 도 3에 도시한 비트선 선택 회로(102)의 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm의 게이트 전극 SHO, 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm의 게이트 전극 BLO, 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)의 게이트 전극 BLE, 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 게이트 전극 SHE에 접지 전위 GND를 인가하여, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm, 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm, 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1), 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)를 전부 오프 상태로 한다.
예를 들면, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 선택할 때에는, 도 1에 도시한 실드 전원(107)으로부터 전원 전위 VDD(예를 들면, 2.5V)가 공급된다. 드라이버(105)로부터 짝수 비트선 실드 선택 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 게이트 전극 SHE에 전원 전위 VDD가 인가되어 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)이 온 상태로 되어, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)이 실드 노드 CRL을 통하여 실드 전원(107)에 도통된다. 그 결과, 실드 전원(107)으로부터 실드 노드 CRL을 통하여 전원 전위 VDD가 공급되어, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)이 전원 전위 VDD로 프리차지된다. 그 후, 짝수 비트선 실드 선택 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 게이트 전극 SHE에 접지 전위 GND가 인가되어 짝수 비트선 실드 선택 트랜지스터 Qs2, Qs4, …, Qs(m+1)이 오프 상태로 된다.
그리고, 실드 전원(107)으로부터 접지 전위 GND가 공급된다. 도 7에 도시하는 바와 같이, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm의 게이트 전극 SHO에 드라이버(105)로부터 전원 전위 VDD가 인가되어 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm이 온 상태로 되어, 홀수번째의 비트선 BL1, BL3, …, BLm이 실드 노드 CRL을 통하여 실드 전원(107)에 도통된다. 그 결과, 실드 전원(107)으로부터 실드 노드 CRL을 통하여 전원 전위 GND가 공급되어, 홀수번째의 비트선 BL1, BL3, …, BLm이 접지 전위 GND에 고정되어 실드된다.
계속해서, 소스선 SL에, 예를 들면 3.3V가 인가된다. 로우 디코더(106)는, 어드레스 버퍼(109)로부터의 블록 어드레스 신호 및 로우 어드레스 신호에 기초하여, 판독 동작의 대상으로 되는, 예를 들면 1개의 블록 BLK1과 1개의 워드선 WL11을 선택한다. 드라이버(105)는, 선택된 블록 BLK1의 선택 게이트 전극 SGS, SGD에 선택 전압 Vsg(예를 들면, 3.5V)를 공급하고, 비선택의 블록 BLK2∼BLKn의 선택 게이트 전극 SGS, SGD에 접지 전위 GND를 공급한다. 또한, 드라이버(105)는, 비선택의 워드선 WL12∼1k, …, WLn1∼WLnk에 비선택 전압 Vcg(예를 들면, 3.5V)를 공급하고, 선택된 워드선 WL11에 접지 전위 GND를 공급한다.
선택된 워드선 WL11에 접속된 메모리 셀군(페이지)에서, 메모리 셀 데이터가 0인 경우에는, 메모리 셀의 임계값이 0V를 초과하기 때문에 메모리 셀이 오프 상태로 된다. 이 때문에, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)은, 프리차지된 전원 전위 VDD를 유지한다. 한편, 메모리 셀의 데이터가 1인 경우에는, 메모리 셀의 임계값이 0V 미만이기 때문에 메모리 셀이 온 상태로 된다. 이 때문에, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)은 전하를 방전하여, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)의 전위가 저하된다.
짝수 비트선 선택 트랜지스터 Qbe의 게이트 전극 BLE에 전원 전위 VDD가 인가되어 짝수 비트선 선택 트랜지스터 Qbe가 온 상태로 되어, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)이 센스 앰프 노드 SA1, SA2, …, SAi를 통하여 센스 앰프(103)에 도통된다. 짝수번째의 비트선 BL2, BL4, …, BL(m+1)의 전위가 센스 앰프(103)에 의해 증폭되어 래치 회로(103)에 의해 유지됨으로써 데이터의 판독이 완료 된다. 래치 회로(103)의 데이터는 컬럼 디코더(104)를 통하여 주변 회로(110)의 I/O 버퍼(108)에 입력되어, 반도체 칩(100)의 외부에 전송된다.
이 후, 도 8에 도시하는 바와 같이, 선택된 비트선과 실드 비트선을 교환한다. 즉, 짝수번째의 비트선 BL2, BL4, …, BL(m+1)을 실드 비트선으로 하고, 홀수번째의 비트선 BL1, BL3, …, BLm을 선택된 비트선으로 하여, 상술한 수순과 마찬가지로 홀수번째의 비트선 BL1, BL3, …, BLm로부터 데이터가 판독된다.
비트선 실드 방식을 이용한 판독 동작에 따르면, 선택된 비트선의 양측에 인접하는 비선택의 비트선이 접지 전위 GND에 고정되어 실드되므로, 선택된 비트선의 전위가 양측에 인접하는 비선택의 비트선의 전위에 영향을 받아 변동하는 것을 방지할 수 있어, 오판독을 저감할 수 있다.
도 1에 도시한 불휘발성 반도체 기억 장치에 대한 비교예로서의 NAND형 플래시 EEPROM을 도 17∼도 19에 도시한다. 도 17에서, 셀 어레이(201)의 메모리 셀에 접속된 복수의 비트선 BL1, BL2, …의 일단에는 비트선 실드 트랜지스터 Qso, Qse, …를 통하여 실드 전원(207)이 접속된다. 복수의 비트선 BL1, BL2, …의 타단에는 비트선 선택 트랜지스터 Qbo, Qbe, …를 통하여 센스 앰프 및 래치 회로(203)가 접속된다.
도 18에 도시하는 바와 같이, 비교예에 따른 반도체 칩(200) 상에서는, 셀 어레이(201)를 행 방향으로 사이에 끼워 도 17에 도시한 비트선 실드 트랜지스터 Qso, Qse, …를 포함하는 비트선 실드 회로(202x), 및 도 17에 도시한 비트선 선택 트랜지스터 Qbo, Qbe, …를 포함하는 비트선 선택 회로(202y)가 배치된다. 비트선 선택 회로(202y)의 셀 어레이(201)와는 반대측의 행 방향으로 인접하여 센스 앰프 및 래치 회로(203) 및 컬럼 디코더(204)가 배치된다. 셀 어레이(201)의 열 방향으로 인접하여 로우 디코더(206)가 배치된다. 비트선 실드 회로(202x)와 행 방향으로 인접하고, 또한 로우 디코더(206)와 열 방향으로 인접하여 제1 드라이버(205x)가 배치된다. 비트선 선택 회로(202y), 센스 앰프 및 래치 회로(203), 컬럼 디코더(204)와 행 방향으로 인접하고, 또한 로우 디코더(206)와 열 방향으로 인접하여 제2 드라이버(205y)가 배치된다.
도 18에 도시한 비교예에서는, 비트선 실드 회로(202x)와, 비트선 선택 회로(202y)가 분리되어 배치되므로, 집적도가 저하되어 회로 규모가 증가한다. 이에 대하여, 본 실시 형태에 따르면, 도 1에 도시하는 바와 같이, 도 18에 도시한 비트선 실드 회로(202x) 및 비트선 선택 회로(202y)의 기능을 겸한 비트선 선택 회로(102)가 복수의 비트선 BL1∼BL(m+1)과 실드 전원(107) 사이 및 복수의 비트선 BL1∼BL(m+1)과 센스 앰프(103) 사이에 접속된다. 이 때문에, 도 4에 도시하는 바와 같이, 도 3에 도시한 비트선 선택 회로(102)가 반도체 칩(100) 상의 셀 어레이(101)에 열 방향으로 인접하여 배치된다. 따라서, 비트선 선택 회로(102)에 포함되는 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm, 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1), 및 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm, 및 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)이 1개소에 집약되므로, 집적도가 향상되어 회로 규모를 삭감할 수 있게 된다.
또한, 도 18에 도시한 비교예에서는, 제1 드라이버(205x) 및 제2 드라이버 (205y)가 분산되어 배치되므로, 집적도가 저하된다. 이에 대하여, 본 실시 형태에 따르면, 도 4에 도시하는 바와 같이, 비트선 선택 회로(102)를 구동하는 드라이버(105)도 1개소에 집약되므로, 집적도가 향상되어 회로 규모를 삭감할 수 있게 된다.
또한, 비교예에서는, 도 19에 도시하는 바와 같이, 비트선 실드 회로(202x)에서는, 비트선 실드 트랜지스터 Qso, Qse는 비트선 BL1∼BL(m+1)의 반수만큼 열 방향으로 배열된다. 비트선 실드 트랜지스터 Qso, Qse의 각각은 소스 영역(321, 323)과, 드레인 영역(323)과, 소스 영역(321, 323) 및 드레인 영역(323) 사이의 채널 영역 상에 배치된 게이트 전극 BLO, BLE를 구비한다. 서로 인접하는 비트선 실드 트랜지스터 Qso, Qse가, 드레인 영역(322)을 서로 공유하여 페어로 배치된다. 서로 인접하는 비트선 실드 트랜지스터 Qso, Qse의 페어는 소자 분리 영역(STI)(210)에 의해 서로 분리된다.
여기서, 데이터 소거를 위해 셀 어레이(201)의 p형 웰에는 고전압이 인가되어, p형 웰 표면에 형성된 소스 영역(321)을 통하여 비트선 BL1∼BL(m+1)도 고전압으로 된다. 이 때문에, 비트선 실드 트랜지스터 Qso, Qse의 페어 사이에 걸리는 전위차에 의해 파괴되지 않도록, 비트선 실드 트랜지스터 Qso, Qse의 페어 사이의 소자 분리 영역(210)의 폭 Ws를 크게 취해야만 하여, 회로 면적이 증대된다. 또한, 비트선 BL1∼BL(m+1)의 피치의 축소화에 수반하여, 비트선 실드 트랜지스터의 수는 증가한다. 이 때문에, 비트선 실드 트랜지스터 Qso, Qse의 페어 사이의 소자 분리 영역(210)의 수는 세대마다 늘어난다. 또한, 도 17에 도시한 비트선 선택 회 로(202y)에서도, 비트선 실드 회로(202x)와 마찬가지로, 비트선 선택 트랜지스터 Qbo, Qbe의 페어 사이에는 소자 분리 영역이 배치된다.
이에 대하여, 본 실시 형태에 따르면, 도 5 및 도 6에 도시하는 바와 같이, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm, 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1), 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm, 및 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)이 서로 소스 영역(42, 43, …) 및 드레인 영역(41, 43, 45, …)을 공유함으로써, 도 19에 도시하는 바와 같은 소자 분리 영역(210)이 불필요하게 되어, 면적을 대폭 축소하는 것이 가능하게 된다.
(제1 변형예)
본 발명의 실시 형태의 제1 변형예에 따른 불휘발성 반도체 기억 장치는, 도 9에 도시하는 바와 같이, 비트선 선택 회로(102)가, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 드레인 영역에 소스 영역이 접속되고, 실드 전원(107)의 접지 전위 출력 노드(107a)에 실드 노드 CRL을 통하여 드레인 영역이 접속된 접지 전위 트랜지스터 Qr을 더 구비하는 점이, 도 3에 도시한 비트선 선택 회로(102)와 다르다.
도 10에 도시하는 바와 같이, 홀수 비트선 실드 트랜지스터 Qsm, 홀수 비트선 선택 트랜지스터 Qbm, 짝수 비트선 선택 트랜지스터 Qb(m+1), 짝수 비트선 실드 트랜지스터 Qs(m+1), 및 접지 전위 트랜지스터 Qr이 배열된다. 접지 전위 트랜지스터 Qr은, 소스 영역(55)과, 소스 영역(55)과 이격하여 배치된 드레인 영역(56)과, 소스 영역(55) 및 드레인 영역(56) 사이에 끼워진 채널 영역 상에 배치된 게이 트 전극 SHR을 구비한다. 소스 영역(55) 상에는, 실드 전원(107)에 실드 노드 CRL을 통하여 접속되는 실드 노드 컨택트(225)가 배치된다. 드레인 영역(56) 상에는, 실드 전원(107)에 접지 전위 출력 노드(107a)를 통하여 접속되는 접지 전위 컨택트(226)가 배치된다. 접지 전위 출력 노드(107a)는, 접지 전위 트랜지스터 Qr의 백 게이트 전위로서 p형 웰에 도통하도록 배선되어 있기 때문에, 배선을 증가시키지 않아서 좋다.
여기서, 홀수 비트선 실드 트랜지스터 Qsm의 소스 영역(52)과 홀수 비트선 선택 트랜지스터 Qbm의 소스 영역(52)이 공통 영역으로 된다. 홀수 비트선 선택 트랜지스터 Qbm의 드레인 영역(53)과 짝수 비트선 선택 트랜지스터 Qb(m+1)의 드레인 영역(53)이 공통 영역으로 된다. 짝수 비트선 선택 트랜지스터 Qb(m+1)의 소스 영역(54)과 짝수 비트선 실드 트랜지스터 Qs(m+1)의 소스 영역(54)이 공통 영역으로 된다. 또한, 짝수 비트선 실드 트랜지스터 Qs(m+1)의 드레인 영역(55)과 접지 전위 트랜지스터 Qr의 소스 영역(55)이 공통 영역으로 된다.
접지 전위 트랜지스터 Qr은, 판독 동작 시에 게이트 전극 SHR에 전원 전압 VDD가 인가되면, 비트선 BL1∼BL(m+1) 중 실드할 비트선을 실드 노드 CRL 및 접지 전위 출력 노드(107a)를 통하여 실드 전원(107)에 도통시킨다. 실드 전원(107)으로부터는 접지 전위 GND가 공급된다.
도 3에 도시한 불휘발성 반도체 기억 장치에서, 도 4에 도시한 드라이버(105)에는, 로우 디코더(106)나 센스 앰프 및 래치 회로(103)를 구동하는 많은 회로가 배치된다. 또한, 로우 디코더(106)나 센스 앰프 및 래치 회로(103)를 구동하 는 사이즈의 큰 트랜지스터를 필요로 하여, 트랜지스터로부터의 배선을 로우 디코더(106)나 센스 앰프 및 래치 회로(103)에 접속하기 때문에, 배선이 매우 밀집된다.
제1 변형예에 따르면, 접지 전위 트랜지스터 Qr을 도 4에 도시한 드라이버(105)에 배치하는 것 대신에, 도 10에 도시하는 바와 같이, 비트선 선택 회로(102)에, 접지 전위 트랜지스터 Qr의 소스 영역(55)을 접지 전위 트랜지스터 Qr의 드레인 영역(55)과 공유하여 배치하기 때문에, 전체적으로 트랜지스터 사이즈도 줄일 수 있어, 회로 면적을 축소할 수 있게 된다.
또한, 접지 전위 트랜지스터 Qr은, 반드시 소스 및 드레인 영역(2)을 공유하여 고전압 트랜지스터로 구성할 필요 없이, 통상의 드라이버(105) 등의 저전압 트랜지스터 영역에 저전압 트랜지스터로서 배치함으로써, 면적의 축소가 가능하다.
(제2 변형예)
본 발명의 실시 형태의 제2 변형예에 따른 불휘발성 반도체 기억 장치는, 도 11에 도시하는 바와 같이, 비트선 선택 회로(102)가, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 드레인 영역 및 접지 전위 트랜지스터 Qr의 소스 영역에 소스 영역이 접속되고, 실드 전원(107)의 전원 전위 출력 노드(107b)에 드레인 영역이 접속된 전원 전위 트랜지스터 Qp를 더 구비하는 점이, 도 9에 도시한 비트선 선택 회로(102)와 다르다.
전원 전위 트랜지스터 Qp는, 도 12에 도시하는 바와 같이, 접지 전위 트랜지스터 Qr과 소자 분리 영역(29)을 개재하여 병렬로 고전압 트랜지스터로서 배치된 다. 전원 전위 트랜지스터 Qp는, 소스 영역(57)과, 소스 영역(57)과 이격하여 배치된 드레인 영역(58)과, 소스 영역(57) 및 드레인 영역(58) 사이에 끼워진 채널 영역 상에 배치된 게이트 전극 SHP를 구비한다. 소스 영역(57) 상에는, 실드 전원(107)에 전원 전위 출력 노드(107b) 및 실드 노드 CRL을 통하여 접속되는 실드 노드 컨택트(227)가 배치된다. 드레인 영역(58) 상에는, 전원 전위 VDD에 접속되는 전원 전위 컨택트(228)가 배치된다.
전원 전위 트랜지스터 Qp는, 기입 동작 시에 게이트 전극 SHP에 전원 전압 VDD가 인가되면, 비트선 BL1∼BL(m+1) 중 실드할 비트선을, 실드 노드 CRL 및 전원 전위 출력 노드(107b)를 통하여 실드 전원(107)에 도통시킨다. 실드 전원(107)으로부터는 전원 전위 VDD가 공급된다.
제2 변형예에 따르면, 실드 노드 CRL은 비트선 선택 회로(102)의 로컬 배선으로 되기 때문에, 배선 용량이 감소되어, 전체적으로 트랜지스터 사이즈를 축소할 수 있게 된다. 또한, 전원 전위 트랜지스터 Qp는, 반드시 비트선 선택 회로(102) 내에 배치할 필요 없이, 도 4에 도시한 드라이버(105) 등의 저전압 트랜지스터 영역에 고전압 트랜지스터보다 폭이 좁은 저전압 트랜지스터로서 배치함으로써, 회로 면적을 축소할 수 있게 된다.
(제3 변형예)
본 발명의 실시 형태의 제3 변형예에 따른 불휘발성 반도체 기억 장치는, 도 13에 도시하는 바와 같이, 반도체 칩(100x) 상에 셀 어레이(101)가 배치된다. 셀 어레이(101)를 행 방향으로 사이에 끼우도록 제1 및 제2 로우 디코더(106x, 106y) 가 배치된다. 셀 어레이(101)의 열 방향으로 인접하여, 비트선 선택 회로(102), 센스 앰프 및 래치 회로(103), 및 컬럼 디코더(104)가 배치된다. 제1 로우 디코더(106x)와 열 방향으로 인접하고, 또한 비트선 선택 회로(102), 센스 앰프 및 래치 회로(103) 및 컬럼 디코더(104)와 행 방향으로 인접하여, 드라이버(105)가 배치된다. 드라이버(105)는 실드 전원을 포함한다. 컬럼 디코더(104) 및 드라이버(105)의 열 방향으로 인접하여, 주변 회로(110) 및 패드열(111)이 배치된다.
제1 로우 디코더(106x)는, 예를 들면 셀 어레이(101) 내의 선택 트랜지스터를 선택한다. 제2 로우 디코더(106y)는, 예를 들면 셀 어레이(101) 내의 블록 및 워드선을 선택한다. 주변 회로(110)는, 도 1에 도시하는 바와 같이, 어드레스 버퍼(109)는 I/O 버퍼(108) 등의 불휘발성 반도체 기억 장치의 동작에 필요한 회로를 구비한다. 패드열(111)은, 예를 들면 도 9에 도시한 접지 전위 트랜지스터 Qr 등의, 불휘발성 반도체 기억 장치의 동작에 필요한 회로에 전원을 공급하는 전원 패드군을 포함한다.
도 18에 도시한 비교예에서, 셀 어레이(201)를 사이에 끼우고 양측에 패드열을 배치하는 경우에는 회로 면적이 증대된다. 셀 어레이(201)의 측편, 예를 들면 셀 어레이(201)의 비트선 선택 회로(202y)측에 패드열을 배치하는 경우에는, 접지 전위 트랜지스터나 전원 전위 트랜지스터 등의 큰 구동 능력이 필요한 회로가 제1 드라이버(205x)에 배치되므로, 패드열로부터 셀 어레이(101)와 로우 디코더(106) 위를 지나도록 전원 배선을 설치할 필요가 있다. 이 때, 노이즈를 억제하기 위해 저저항으로 되도록 양측 패드를 배치할 때에는 불필요한 굵은 배선을 배치할 필요 가 있다. 또한, 배선을 셀 어레이(101) 및 로우 디코더(106)의 외측으로 지나게 해야만 하는 경우도 있다. 이 때문에, 칩 사이즈가 증가된다.
이에 대하여, 제3 변형예에 따르면, 도 13에 도시하는 바와 같이, 셀 어레이(101)의 편측에 패드열(111)을 배치하였을 때에, 큰 구동을 필요로 하는 접지 전위 트랜지스터 Qr이나 전원 전위 트랜지스터 Qp가 셀 어레이(101)의 편측에 집약되어 배치되므로, 셀 어레이(101) 위를 지나는 배선이 불필요하게 되어, 회로 면적을 삭감할 수 있다. 또한, 도 14에 도시하는 바와 같이, 실드 전원(107)이 드라이버(105)와 분할되어 배치되어 있어도 된다. 실드 전원(107)은, 예를 들면 비트선 선택 회로(102)와 센스 앰프 및 래치 회로(107) 사이에 배치된다.
(제4 변형예)
본 발명의 실시 형태의 제4 변형예에서는, 도 3에 도시한 홀수 비트선 선택부(11, 12, …, 1i)의 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm과, 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 위치를 교환하여 배치하여도 된다. 즉, 도 15에 도시하는 바와 같이, 비트선 선택 회로(102a)는 홀수 비트선 선택부(11a, 12a, …, 1ia)와 짝수 비트선 선택부(21a, 22a, …, 2ia)를 구비한다.
홀수 비트선 선택부(11a)는, 홀수번째의 비트선 BL1에 소스 영역이 접속되고, 센스 앰프(103)에 센스 앰프 노드 SA1을 통하여 드레인 영역이 접속된 홀수 비트선 선택 트랜지스터 Qb1과, 홀수 비트선 선택 트랜지스터 Qb1의 소스 영역에 소스 영역이 접속되고, 실드 전원(107)에 실드 노드 CRL을 통하여 드레인 영역이 접속된 홀수 비트선 실드 트랜지스터 Qs1을 구비한다. 짝수 비트선 선택부(21a)는, 홀수 비트선 실드 트랜지스터 Qs1의 드레인 영역에 드레인 영역이 접속되고, 짝수번째의 비트선 BL2에 소스 영역이 접속된 짝수 비트선 실드 트랜지스터 Qs2와, 짝수 비트선 실드 트랜지스터 Qs2의 소스 영역에 소스 영역이 접속되고, 센스 앰프(103)에 센스 앰프 노드 SA2를 통하여 드레인 영역이 접속된 짝수 비트선 선택 트랜지스터 Qb2를 구비한다.
여기서, 도 16에 도시하는 바와 같이, 홀수 비트선 선택 트랜지스터 Qb1의 소스 영역(42)과 홀수 비트선 실드 트랜지스터 Qs1의 소스 영역(42)은 공통 영역으로 된다. 홀수 비트선 실드 트랜지스터 Qs1의 드레인 영역(43)과 짝수 비트선 실드 트랜지스터 Qs2의 드레인 영역(43)이 공통 영역으로 된다. 짝수 비트선 실드 트랜지스터 Qs2의 소스 영역(44)과 짝수 비트선 선택 트랜지스터 Qb2의 소스 영역(44)이 공통 영역으로 된다. 짝수 비트선 선택 트랜지스터 Qb2의 드레인 영역(45)과 홀수 비트선 선택부(12a)의 홀수 비트선 선택 트랜지스터 Qb3의 드레인 영역(45)이 공통 영역으로 된다.
또한, 홀수 비트선 선택부(12a, …, 1ia) 및 짝수 비트선 선택부(22a, …, 2ia)도 홀수 비트선 선택부(11a) 및 짝수 비트선 선택부(21a)의 접속·배치와 실질적으로 마찬가지이기 때문에, 중복된 설명을 생략한다.
제4 변형예에 따르면, 디자인 룰이나, 주변 패턴의 영향을 고려하여, 도 3에 도시한 홀수 비트선 선택부(11, 12, …, 1i)의 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm과, 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)의 접속·배치 위치를 교환하여도 된다.
(그 밖의 실시 형태)
본 발명은 실시 형태로써 개시하였지만, 본 개시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것으로 이해하지 않기를 바란다. 본 개시로부터, 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 분명하게 될 것이다. 예를 들면, 비트선 선택 회로(102)의 일렬로 배열된 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)과, 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm 및 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)을 나타내었지만, 셀 어레이(101)의 행 방향의 셀 유닛 및 비트선의 수에 따라, 홀수 비트선 실드 트랜지스터 Qs1, Qs3, …, Qsm 및 짝수 비트선 실드 트랜지스터 Qs2, Qs4, …, Qs(m+1)과, 홀수 비트선 선택 트랜지스터 Qb1, Qb3, …, Qbm 및 짝수 비트선 선택 트랜지스터 Qb2, Qb4, …, Qb(m+1)과 마찬가지의 비트선 실드 트랜지스터 및 비트선 선택 트랜지스터가 복수개 배열되어 있어도 된다. 이와 같이, 본 발명은, 여기서는 기재하지 않은 다양한 실시 형태 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기의 설명으로부터 타당한 특허청구범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
본 발명에 따르면, 회로 면적을 축소할 수 있는 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims (6)

  1. 복수의 메모리 셀을 매트릭스 형상으로 배치한 셀 어레이와,
    상기 매트릭스의 열 방향으로 주행하는 복수의 비트선과,
    상기 메모리 셀로부터 상기 비트선을 통하여 판독된 데이터를 증폭하는 센스 앰프와,
    홀수번째의 상기 비트선 간 및 짝수번째의 상기 비트선 간을 실드하는 전위를 공급하는 실드 전원과,
    상기 홀수번째의 비트선이 상기 센스 앰프에 도통할 때에는 상기 짝수번째의 비트선을 상기 실드 전원에 도통시키고, 상기 짝수번째의 비트선이 상기 센스 앰프에 도통할 때에는 상기 홀수번째의 비트선을 상기 실드 전원에 도통시키는 비트선 선택 회로
    를 구비하며,
    상기 비트선 선택회로는 각각이 제1 주전극 영역과 제2 주전극 영역을 갖는 제1 내지 제4 트랜지스터를 가지며,
    상기 제1 트랜지스터의 제1 주전극 영역은 상기 실드 전원 또는 상기 센스 앰프의 일방과 접속하고,
    상기 제1 트랜지스터의 제2 주전극 영역과 상기 제2 트랜지스터의 제1 주전극 영역은 동일한 불순물 영역을 공유함과 동시에 상기 홀수번째의 비트선에 접속하며,
    상기 제2 트랜지스터의 제2 주전극 영역과 상기 제3 트랜지스터의 제1 주전극 영역은 동일한 불순물 영역을 공유함과 동시에 상기 실드 전원 또는 상기 센스 앰프의 타방과 접속하고,
    상기 제3 트랜지스터의 제2 주전극 영역과 상기 제4 트랜지스터의 제1 주전극 영역은 동일한 불순물 영역을 공유함과 동시에 상기 짝수번째의 비트선에 접속하며,
    상기 제4 트랜지스터의 제2 주전극 영역은 상기 실드 전원 또는 상기 센스 앰프의 일방과 접속하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 비트선 선택 회로가,
    상기 짝수번째의 비트선이 상기 센스 앰프에 도통할 때에는 상기 홀수번째의 비트선을 상기 실드 전원에 도통시키는 홀수 비트선 선택부와,
    상기 홀수번째의 비트선이 상기 센스 앰프에 도통할 때에는 상기 짝수번째의 비트선을 상기 실드 전원에 도통시키는 짝수 비트선 선택부
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 홀수 비트선 선택부가,
    상기 홀수번째의 비트선에 제1 주전극 영역이 접속되고, 상기 실드 전원에 제2 주전극 영역이 접속된 홀수 비트선 실드 트랜지스터와,
    상기 홀수 비트선 실드 트랜지스터의 제1 주전극 영역에 서로 공통 영역으로 되도록 제1 주전극 영역이 접속되고, 상기 센스 앰프에 제2 주전극 영역이 접속된 홀수 비트선 선택 트랜지스터
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 짝수 비트선 선택부가,
    상기 짝수번째의 비트선에 제1 주전극 영역이 접속되고, 상기 홀수 비트선 선택 트랜지스터의 제2 주전극 영역에 서로 공통 영역으로 되도록 제2 주전극 영역이 접속된 짝수 비트선 선택 트랜지스터와,
    상기 짝수 비트선 선택 트랜지스터의 제1 주전극 영역에 서로 공통 영역으로 되도록 제1 주전극 영역이 접속되고, 상기 실드 전원에 제2 주전극 영역이 접속된 짝수 비트선 실드 트랜지스터
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 짝수 비트선 선택부가,
    상기 짝수번째의 비트선에 제1 주전극 영역이 접속되고, 상기 홀수 비트선 실드 트랜지스터의 제2 주전극 영역에 서로 공통 영역으로 되도록 제2 주전극 영역이 접속된 짝수 비트선 실드 트랜지스터와,
    상기 짝수 비트선 실드 트랜지스터의 제1 주전극 영역에 서로 공통 영역으로 되도록 제1 주전극 영역이 접속되고, 상기 센스 앰프에 제2 주전극 영역이 접속된 짝수 비트선 선택 트랜지스터
    를 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 홀수 비트선 실드 트랜지스터 및 상기 짝수 비트선 실드 트랜지스터의 제2 주전극 영역에 서로 공통 영역으로 되도록 제1 주전극 영역이 접속되고, 상기 실드 전원의 접지 전위를 공급하는 상기 접지 전위 출력 노드에 제2 주전극 영역이 접속되며, 상기 홀수 비트선 실드 트랜지스터 및 상기 짝수 비트선 실드 트랜지스터와 상기 접지 전위 출력 노드를 도통시키는 접지 전위 트랜지스터
    를 더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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