CN103035293B - 半导体存储装置 - Google Patents

Abstract

本发明公开了一种半导体存储装置，包括：存储器阵列，由复数单元组行列状地配置而成，每一单元组由电性可改写的存储器元件串联连接所组成；列选择装置，用以选择单元组中的列方向的存储器元件；以及位线选择电路，用以选择耦接至单元组的位线；其中，位线选择电路包括：第一选择部分，其包括选择晶体管，用以选择性地耦接偶数位线或奇数位线至检测电路；以及第二选择部分，其包括偏压晶体管，用以选择性地耦接偶数位线或奇数位线至提供偏压的电压源；偏压晶体管与存储器阵列的存储器元件形成在共通的井中。

Description

半导体存储装置

技术领域

本发明主要系有关于一种半导体存储装置，特别系关于一种NAND型的快闪存储器的位线选择电路。

背景技术

快闪存储器作为储存装置，可广泛地应用在数位相机、智慧型手机等电子装置上。在市场上，越来越追求快闪存储器的小型化、大容量化、快速存取以及低耗电。

NAND型的快闪存储器系包括以列方向配置复数NAND闸串的存储器阵列所构成。NAND闸串系由以直列方向耦接复数存储器单元与耦接其两端的选择晶体管所构成。NAND闸串其中一端系透过选择晶体管耦接至位线，另一端系透过选择晶体管耦接至源极线。数据的读取与编程(写入)系透过耦接至NAND闸串的位线执行。举例而言，如专利文献1所示的提升数据编程速度的快闪存储器。

图1所示系先前技术的快闪存储器的位线选择电路图。具有一对偶数位线BLe与奇数位线BLo。位线选择电路300包括：第一选择部分310，其包括用以耦接偶数位线BLe或奇数位线BLo至检测电路的选择晶体管BLC；以及第二选择部分320，其包括用以施加偏压VPRE至偶数位线BLe与奇数位线BLo的偏压晶体管BIASe与BIASo、和用以耦接偶数位线BLe与奇数位线BLo至第一选择部分310的选择晶体管BLSe与BLSo。为使编程时，对禁止写入的位线预充电偏压，或于删除时，对单元井(cell well)预充电删除电压，第二选择部分320的偏压晶体管BIASe与BIASo以及选择晶体管BLSe与BLSo系由栅极氧化膜较厚且栅极长度较长的高耐压晶体管所构成。

如非专利文献1的图2所示，由低耐压的晶体管构成位线选择电路300A的第二选择部分320A，在第二选择部分320A与第一选择部分310之间，设置由高耐压的晶体管构成的中继部分330。构成第二选择部分320A的低耐压晶体管BIASe、BIASo、BLSe与BLSo的栅极氧化膜为一般厚度，且栅极长度较短，设置于单元井中。中继部分330的晶体管BLS系配置于单元井的外侧，于自第二选择部分320A的低耐压的晶体管分离第一选择部分310的晶体管BLC时使用。于删除时，浮动第二选择部分320A的晶体管的栅极，为藉由栅极与单元井间的电容耦合提升删除电压，栅极的电位系避免使低耐压晶体管的栅极氧化膜崩溃。藉由减少第二选择部分320A的低耐压晶体管的布局面积，以达成存储器小型化的目标。

发明内容

本发明提供一种半导体存储装置，包括：存储器阵列，由复数单元组行列状地配置而成，每一单元组由电性可改写的存储器元件串联连接所组成；列选择装置，用以选择单元组中的列方向的存储器元件；以及位线选择电路，用以选择耦接至单元组的位线；其中，位线选择电路包括：第一选择部分，其包括选择晶体管，用以选择性地耦接偶数位线或奇数位线至检测电路；以及第二选择部分，其包括偏压晶体管，用以选择性地耦接偶数位线或奇数位线至提供偏压的电压源；偏压晶体管与存储器阵列的存储器元件形成在共通的井中。

附图说明

图1系先前技术的快闪存储器的位线选择电路的示意图；

图2系先前技术的快闪存储器的另一位线选择电路的示意图；

图3系根据本发明实施例的快闪存储器的示意图；

图4系构成NAND闸串的电路的示意图；

图5系根据本发明实施例的位线选择电路的示意图；

图6系根据本发明实施例的位线选择电路的布局的示意图；

图7A-a所示系根据图6的A1-A1的剖面方向的剖面图；

图7A-b所示系根据图6的A2-A2的剖面方向的剖面图；

图7B-a所示系根据图6的B1-B1的剖面方向的剖面图；

图7B-b所示系根据图6的B2-B2的剖面方向的剖面图；

图7C所示系根据图6的C1-C1的剖面方向的剖面图。

主要元件符号说明：

10～快闪存储器；

100～存储器阵列；

110～输入输出缓冲器；

120～位址暂存器；

130～数据暂存器；

140～控制器；

150～字元线选择电路；

160～页面缓冲器/检测电路；

170～列选择电路；

180～内部电压产生电路；

200、300、300A～位线选择电路；

210、310～第一选择部分；

220、320、320A～第二选择部分；

330～中继部分；

A1-A1、A2-A2、B1-B1、B2-B2、C1-C1～剖面方向；

Ax～行位址信息；

Ay～列位址信息；

BIASe、BIASo～偏压晶体管；

BLC、BLSe、BLSo～选择晶体管；

BLe、GBL_e～偶数位线；

BLK(0)、BLK(1)...BLK(m)～存储器区块；

BLo、GBL_o～奇数位线；

BLS～位线选择晶体管；

C1、C2、C3～控制信号；

CT～接触；

GBL0、GBL1...GBLn～位线；

Gox～栅极氧化膜；

M1、M2～金属电极；

MC0、MC1...MC31～存储器单元；

MLO～绝缘膜；

N+～N+扩散区；

N-～N-扩散区；

N1～共同节点；

NU～单元组；

Poly～多晶硅层；

SEL_e～偶数选择晶体管；

SEL_o～奇数选择晶体管；

SGS、SGD～选择栅极信号；

SL～共同源极线；

STI～条状凹槽隔离物；

TR1、TR2～晶体管；

Vers～删除电压；

Vpass～通过电压；

Vpgm～写入电压；

VPRE～虚拟电位；

Vread～读取电压；

WL0、WL1...WL31～字元线；

YSEL_e～偶数偏压晶体管；

YSEL_o～奇数偏压晶体管。

具体实施方式

图3系典型的快闪存储器的方块示意图。此处所示的快闪存储器的结构系本发明的一实施例，但不限于此。本实施例的快闪存储器10系由具有以行列状排列的复数存储器单元的存储器阵列100；暂存外部输入输出端I/O所连接的输入输出数据的输入输出缓冲器110；接收来自输入输出缓冲器110的位址数据的位址暂存器120；暂存被输入输出的数据的数据暂存器130；根据来自输入输出缓冲器110的指令数据以及外部控制信号，用以提供控制各部位的控制信号C1、C2、C3的控制器140；解码位址暂存器120的行位址信息Ax，根据解码后的结果；进行区块选择以及字元线选择的字元线选择电路150；暂存根据字元线选择电路150选取的页面读取的数据，与暂存写入选取的页面的数据的页面缓冲器/检测电路160；解码位址暂存器120的列位址信息Ay，根据解码后的结果，选择页面缓冲器内的列数据的列选择电路170；以及为了产生数据的读取、编程与删除等的生成必需的电压(写入电压Vpgm、通过电压Vpass、读取电压Vread、删除电压Vers)的内部电压产生电路180所构成。

存储器阵列100于列方向配置具有m个存储器区块BLK(1)、BLK(2)...、BLK(m)。图4系于存储器区块内形成的NAND闸串的结构示意电路图。一个存储器区块包含与复数存储器单元串联连接的复数NAND闸串(以下称为单元组NU)，各单元组NU以行方向配置。以行方向配置的复数单元组NU构成存储器区块。

在图4的实施例中，每个单元组NU系包含串联连接的32个存储器单元MCi(i＝0、1、...、31)，与电性耦接至串联的复数存储器单元的两端的晶体管TR1与TR2。选择晶体管TR1的漏极耦接至对应的位线GBL，而选择晶体管TR2的源极耦接至共同源极线SL。

典型上来说，存储器单元为具有N型扩散区域的源极/漏极、在源极/漏极间的通道上形成的氧化膜、在氧化膜上形成的累积电荷的浮动栅极(电荷蓄积层)、以及在浮动栅极上藉由介电膜形成的包含控制栅极的MOS结构。一般来说，在浮动栅极上电荷没有累积时，也就是数据“1”写入时，临界值为负，存储器单元为常开启状态。在浮动栅极上电荷累积时，也就是数据“0”写入时，临界值转变为正，存储器单元为常关闭状态。

存储器单元MCi的控制栅极分别耦接至对应的字元线WLi。选择晶体管TR1与TR2的栅极分别耦接至与字元线WL平行的对应的选择栅极线SGD与SGS。字元线选择电路150根据行位址Ax选择存储器区块时，藉由该存储器区块的选择栅极信号SGS与SGD，以选择性地驱动晶体管TR1与TR2。

耦接至单元组NU的位线GBL0、GBL1、GBL2、...、GBLn系藉由位线选择电路耦接至页面缓冲器/检测电路160。位线选择电路于读取与编程时，选择偶数位线或奇数位线，被选择的偶数位线或奇数位线连接至页面缓冲器/检测电路160。一个页面缓冲器/检测电路160共有一对偶数位线与奇数位线，若偶数位线与奇数位线各自形成一页面，页面缓冲器/检测电路160则包含一页面的检测电路。页面缓冲器/检测电路160在读取的时候，检测偶数位线或奇数位线的电位，在编程的时候，暂存写入偶数位线或奇数位线的数据。

再者，针对本发明实施例的位线选择电路作说明。图5所示系本实施例位线选择电路的一部分。图5所示仅为整体中的一对偶数位线GBL_e与奇数位线GBL_o，但是实际上，需注意的是包含用以选择整体位线GBL_0～GBL_n的n个位线的电路。再者，需注意图5所示仅为一区块。

位线选择电路200包含第一选择部分210，用以耦接偶数位线GBL_e与奇数位线GBL_o至页面缓冲器/检测电路160，以及第二选择部分220，用以施加既定偏压至偶数位线GBL_e与奇数位线GBL_o。

第一选择部分210具有耦接至偶数位线GBL_e的偶数选择晶体管SEL_e、耦接至奇数位线GBL_o的奇数选择晶体管SEL_o、以及耦接至偶数选择晶体管SEL_e与奇数选择晶体管SEL_o的共同节点N1与检测电路之间的位线选择晶体管BLS。构成第一选择部分210的晶体管SEL_e、GBL_o与BLS为N型的MOS晶体管，形成在构成页面缓冲器/检测电路160等的周围电路的P井(P well)内。构成第一选择部分210的晶体管为可在高电压(HV)下运作的高耐压的晶体管。

施加来自控制器140的控制信号至偶数选择晶体管SEL_e、奇数选择晶体管SEL_o、以及位线选择晶体管BLS的栅极，于读取时、编程时与删除时选择性地驱动晶体管。举例而言，进行读取被选择的页面时，若选择偶数位线GBL_e时，则不选择奇数位线GBL_o，且偶数选择晶体管SEL_e与位线选择晶体管BLS为开启(ON)状态，奇数选择晶体管SEL_o为关闭(OFF)状态。若选择奇数位线GBL_o时，则不选择偶数位线GBL_e，且奇数选择晶体管SEL_o与位线选择晶体管BLS为开启状态，偶数选择晶体管SEL_e为关闭状态。如此一来，一个检测电路可共通地使用偶数位线GBL_e与奇数位线GBL_o。

第二选择部分220为具有耦接至偶数位线GBL_e与虚拟电位VPRE间的偶数偏压晶体管YSEL_e，以及耦接至奇数位线GBL_o与虚拟电位VPRE间的奇数偏压晶体管YSEL_o。偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o为N型的MOS晶体管，形成存储器元件或存储器区块的P井中。构成第二选择部分220的晶体管不同于构成第一选择部分210的晶体管，构成第二选择部分220的晶体管为可在低电压(LV)下运作的低耐压的晶体管。因此，构成第二选择部分220的偶数偏压晶体管YSEL_e以及奇数偏压晶体管YSEL_o的栅极氧化膜TOX与存储器元件的栅极氧化膜相同，偶数偏压晶体管YSEL_e、奇数偏压晶体管YSEL_o以及存储器元件为利用相同制造方法所形成。

施加来自控制栅极140的控制信号至偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o的栅极，于读取时、编程时与删除时选择性地驱动晶体管。此外，根据控制器140的控制信号，施加相对应于内部电压产生电路180的动作状态的偏压或预充电电压至虚拟电位VPRE。举例而言，进行读取页面时，若选择偶数位线GBL_e，则不选择奇数位线GBL_o，且偶数偏压晶体管YSEL_e为关闭状态，奇数偏压晶体管YSEL_o为开启状态，提供屏蔽电位至虚拟电位VPRE。若不选择偶数位线GBL_e，则选择奇数位线GBL_o，且偶数偏压晶体管YSEL_e为开启状态，奇数偏压晶体管YSEL_o为关闭状态，提供屏蔽电位至偶数位线GBL_e。举例而言，屏蔽电位为接地电位。在编程时，提供编程的禁止电压至虚拟电位VPRE，没被选择的位线的存储器单元的通道被偏压或预充电电压至禁止写入电压。

本实施例中的一特征为偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o形成在存储器阵列或存储器区块中，其于形成存储器单元的同时形成。再者，比起构成第一选择部分210的晶体管，偏压晶体管是由栅极氧化膜的厚度较薄、通道长度较短且由低电压驱动的晶体管所构成。因此，比起图1所示的位线选择电路300，本实施例的位线选择电路200可缩小面积。

再者，因为偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o较小，所以每个偏压晶体管的驱动能力也较小。为了弥补这个缺点，偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o以复数个偏压晶体管并联耦接的方式构成。实际上，藉由此方式可增加晶体管的通道宽度。因此，与图2所示的位线选择电路300A比较之下，本实施例的位线选择电路200可快速地对位线充电或放电偏压。

再者，根据本实施例的位线选择电路200的第二选择部分220的布局进行说明。图6所示系于存储器阵列中的第二选择部分220的布局平面图。图7A-a与图7A-b所示系A1-A1与A2-A2的剖面图。图7B-a与图7B-b所示系B1-B1与B2-B2的剖面图。图7C所示系C1-C1的剖面图。

在较佳的状态中，存储器阵列100形成在N型硅半导体基板中或于N井中形成的P井中。为了能以一个区块为单位删除，各个存储器区块形成于各个P井中。构成第二选择部分220的晶体管，与形成存储器区块的P井中的存储器单元同时形成。第二选择部分220与单一存储器区块相邻形成。然而，第二选择部分220也可与复数存储器区块相邻形成。

图6所示系四位元的位线GBL0～GBL3的布局(layout)。此处所示的第二选择部分220中，为使偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o构成两个并联耦接的晶体管，第二选择部分220具有一对虚拟电位VPRE，以及耦接至虚拟电位VPRE的一对偶数偏压晶体管YSEL_e与一对奇数偏压晶体管YSEL_o。

在P井中，形成以行方向延伸的条状凹槽隔离物STI。因此，藉由条状凹槽隔离物STI可界定分离的P型的主动区。偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o的栅极电极为多晶硅层所构成，电极于主动区内形成N-扩散区。以多晶硅层作为遮罩，在主动区中形成N-扩散区。N--扩散区用以形成偶数晶体管与奇数晶体管的源极与漏极。此外，耦接至虚拟电位VPRE的区域中，形成杂质浓度高的N+接点。

如图7A-a所示，虚拟电位VPRE系由钨栓塞或钨条等的金属电极M1所构成。金属电极M1系成条状以垂直于主动区的列方向延伸。金属电极M1欧姆接触至N+接点。

在虚拟电极VPRE上，隔着绝缘膜MLO，形成以垂直于虚拟电极VPRE方向的条状延伸的位线GBL0～GBL3。位线GBL0～GBL3延伸的方向为存储器区块1、2、...、m配置的方向。位线GBL0～GBL3的行距与主动区的行距约略相等，由铝(Al)或者铝合金等的金属电极M2所形成。如图7C所示，金属电极M2藉由钨栓塞等的接触CT电阻，耦接至单元组NU的选择晶体管TR1的汲源。

配置偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o使两者包夹虚拟电位VPRE。在图6的布局中，两个奇数偏压晶体管YSEL_o相邻配置，两个偶数偏压晶体管YSEL_e相隔配置。偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o的栅极电极，由透过主动区上的栅极氧化膜Gox而形成的多晶硅层所构成。多晶硅层Poly与主动区垂直，成条状以列方向延伸。多晶硅层Poly可为与构成单元组NU的存储器单元的浮动栅极同时形成的层。

如图7B-a与图7B-b所示，偶数位线GBL0与GBL2透过钨栓塞等的接触CT，耦接至偶数偏压晶体管YSEL_e的N+的扩散区(源极)。奇数位线GBL1与GBL3耦接至奇数偏压晶体管YSEL_o的N+的扩散区(源极)。因此，在虚拟电位VPRE、偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o之间，形成复数个并联耦接的晶体管YSEL_e与YSEL_o。

图7C所示系单元组NU的剖面图。选择晶体管TR1与TR2的栅极电极SGD与SGS系堆迭两层多晶硅层所形成。此外，存储器单元MC0～MC31系包含由在栅极氧化膜Gox上的第一层多晶硅层Poly1所形成的浮动栅极、介电膜、以及在该介电膜上形成的第二层多晶硅层Poly2上所形成的控制栅极所构成。举例而言，介电膜系为由硅氧化膜包夹硅氮化膜而成的ONO构造，第二层多晶硅层Poly2用以形成字元线。形成选择晶体管TR1与TR2的栅极电极用以电性耦接第一层多晶硅层Poly1与第二层多晶硅层Poly2，且由Poly1形成。

此处说明当偶数位线为选择的位线，奇数位线为非选择的位线时的情况。在读取时，位线选择晶体管BLS与偶数选择晶体管SEL_e为开启(ON)状态，偶数偏压晶体管YSEL_e为关闭(OFF)状态，选择位线耦接至检测电路。另一方面，奇数选择晶体管SEL_o为关闭(OFF)状态，奇数偏压晶体管YSEL_o为开启(ON)状态，根据虚拟电位VPRE，施加屏蔽电位至非选择位线。

在开始编程时，位线选择晶体管BLS、偶数选择晶体管SEL_e与奇数选择晶体管SEL_o、以及偶数偏压晶体管YSEL_e为关闭状态，奇数偏压晶体管YSEL_o为开启状态。根据虚拟电位VPRE施加禁止写入电压至非选择位线，非选择位线的单元组的存储器单元的通道预充电禁止写入电压。接着，位线选择晶体管BLS与偶数选择晶体管SEL_e为开启状态，选择位线耦接至检测电路。施加对应于写入数据“0”或“1”的电压至选择位线。再者，奇数偏压晶体管YSEL_o、奇数选择晶体管SEL_o、以及选择晶体管TR1与TR2为关闭状态；因为使非选择位线浮动，所以无法藉由控制栅极与通道的电容的耦合执行写入电子至浮动栅极。

在删除时，位线选择晶体管BLS、偶数选择晶体管SEL_e与奇数选择晶体管SEL_o为关闭状态，偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o为开启状态，根据虚拟电位VPRE预充电删除电压(20V)至选择位线与非选择位线。接着，选择晶体管TR1与TR2浮动，被选择的存储器区块的控制栅极为0伏特，施加20伏特的删除电压至P井。

第二选择部分220的主动区系单元组NU的主动区的延伸。第二选择部分220的偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o，能够使用与形成存储器晶体管具有互换性的制程来制作。构成第二选择部分220的偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o的栅极氧化膜Gox，与构成存储器单元的栅极氧化膜Gox的厚度相同。相较于第一选择部分210的偶数选择晶体管SEL_e与奇数选择晶体管SEL_o的栅极氧化膜Gox，构成第二选择部分220的偶数偏压晶体管YSEL_e与奇数偏压晶体管YSEL_o的栅极氧化膜Gox的厚度较薄，且通道长度也较短。因此，可减少位线选择电路的面积，故可达到缩小快闪存储器以及高集积化的目的。

在本发明较佳实施例中，第二选择部分220形成于复数存储器区块中的被选择的存储器区块中，或形成于存储器区块旁边。举例而言，在图3中，第二选择部分220形成于存储器阵列100中的接近页面缓冲器/检测电路160的存储器区块BLK(0)中，或形成于存储器区块BLK(0)旁边。

此外，当存储器区块的m值为2以上时，即存储器区块的数目为3个以上时，第二选择部分220可形成于复数存储器区块的中间或接近中间的地方。举例而言，当m＝2时，第二选择部分形成于m＝1的存储器区块内，或形成于m＝1的存储器区块旁边。当m＝3时，第二选择部分形成于m＝1或m＝2的存储器区块内，或形成于m＝1或m＝2的存储器区块旁边。

虽然已详述本发明较佳的实施例的型态，但是本发明并非限定于特别指定的实施形态，在专利申请范围所记载的本发明要点的范围内，可做各种的变形或改变。

Claims (10)

1.一种半导体存储装置，其特征在于，所述的半导体存储装置包括：

存储器阵列，由复数单元组行列状地配置而成，每一所述的单元组由电性可改写的存储器元件串联连接所组成；

列选择装置，用以选择所述的单元组中的列方向的存储器元件；以及

位线选择电路，用以选择耦接至所述的单元组的位线；

其中，所述的位线选择电路包括：第一选择部分，其包括选择晶体管，用以选择性地耦接偶数位线或奇数位线至检测电路；以及第二选择部分，其包括偏压晶体管，用以选择性地耦接所述的偶数位线或所述的奇数位线至提供偏压的电压源；

所述的偏压晶体管与所述的存储器阵列的存储器元件形成在共通的井中；

其中，所述的偏压晶体管包括耦接至所述的偶数位线与所述的电压源间的偶数偏压晶体管，与耦接至所述的奇数位线与所述的电压源间的奇数偏压晶体管，所述的偶数偏压晶体管与所述的奇数偏压晶体管包括各自并联连接的复数晶体管；

其中，所述的电压源包括于半导体井中以行方向延伸的条状部分，所述的偶数偏压晶体管的栅极电极配置于所述的电压源的一侧，所述的奇数偏压晶体管的栅极电极配置于所述的电压源的另一侧，所述的电压源电性耦接至所述的偶数偏压晶体管与所述的奇数偏压晶体管的扩散区；

所述的偶数位线与所述的奇数位线包括与所述的电压源交差且以列方向延伸的条状部分，所述的偶数位线耦接至所述的偶数偏压晶体管的扩散区，所述的奇数位线耦接至所述的奇数偏压晶体管的扩散区。

2.如权利要求1所述的半导体存储装置，其特征在于，所述的偶数偏压晶体管与所述的奇数偏压晶体管的栅极绝缘膜的厚度，与形成所述的存储器元件的晶体管的栅极绝缘膜的厚度相同。

3.如权利要求1所述的半导体存储装置，其特征在于，所述的偶数偏压晶体管与所述的奇数偏压晶体管，施加偏压至所述的偶数位线与所述的奇数位线中的未被选择之一者。

4.如权利要求3所述的半导体存储装置，其特征在于，当一对电压源形成时，于所述的一对电压源间配置一对偶数偏压晶体管的栅极电极。

5.如权利要求1所述的半导体存储装置，其特征在于，当一对电压源形成时，于所述的一对电压源间配置一对奇数偏压晶体管的栅极电极。

6.如权利要求1所述的半导体存储装置，其特征在于，所述的第二选择部分形成于所述的存储器阵列中的区块中或所述的区块旁边，所述的区块系由以行方向配置的复数单元组所形成。

7.如权利要求1所述的半导体存储装置，其特征在于，当复数区块形成于存储器阵列中时，所述的第二选择部分形成于所述的区块中或所述的区块旁边。

8.如权利要求1所述的半导体存储装置，其特征在于，所述的偶数与所述的奇数偏压晶体管的栅极氧化膜的厚度，较薄于所述的选择晶体管的栅极氧化膜的厚度。

9.如权利要求1所述的半导体存储装置，其特征在于，所述的偶数与所述的奇数偏压晶体管的栅极长度，较小于所述的选择晶体管的栅极长度。

10.如权利要求1所述的半导体存储装置，其特征在于，所述的电压源提供对应于读取、编程与删除时的偏压。