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KR100750950B1 - 반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성메모리 장치 및 그 제조 방법 - Google Patents

반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성메모리 장치 및 그 제조 방법 Download PDF

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KR100750950B1
KR100750950B1 KR1020060066877A KR20060066877A KR100750950B1 KR 100750950 B1 KR100750950 B1 KR 100750950B1 KR 1020060066877 A KR1020060066877 A KR 1020060066877A KR 20060066877 A KR20060066877 A KR 20060066877A KR 100750950 B1 KR100750950 B1 KR 100750950B1
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KR
South Korea
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trench
interlayer insulating
insulating layer
film
preliminary
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고영호
정병홍
김원진
박현
민지영
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삼성전자주식회사
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Abstract

반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성 메모리 장치 및 그 제조 방법에서, 배선 구조물은 기판 상에 구비되고, 라인 형태로 연장되고 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하면서 라인 형태로 연장되고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 층간 절연막과, 상기 제1 및 제2 트렌치의 내부에 구비되는 도전막 패턴을 포함한다. 상기 배선 구조물에는 상부면이 넓은 라인형의 도전막 패턴이 포함되어 있어, 상부에 형성되는 콘택 플러그와 접촉 마진이 충분히 확보된다.

Description

반도체 장치의 배선 구조물 및 그 형성 방법, 비휘발성 메모리 장치 및 그 제조 방법{Wiring structure in a semiconductor device and method of forming the same, non-volatile memory device and method of manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 배선 구조물을 나타내는 사시도이다.
도 2 내지 도 5는 도 1에 도시된 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 7 내지 도 11, 도 13, 도 15 및 도 16은 도 6에 도시된 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 12 및 도 14는 각각 도 11 및 도 13에 대한 사시도이다.
본 발명은 반도체 장치의 배선 구조물 및 그 형성 방법과, 비휘발성 메모리장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 상부에 형성되는 콘택 플러그와 접촉 마진이 증가되는 배선 구조물 및 그 형성 방법과, 상기한 배선 구조물 을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 상술한 비휘발성 메모리는 대표적인 예로 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically EPROM) 및 플래시 메모리(flash memory)를 들 수 있다. 이들 중 플래시 메모리는 EPROM과 EEPROM의 장점을 동시에 구현하기 위하여 만들어진 것으로서, 데이터의 프로그램을 구동시키고자 할 때에는 EPROM의 구동원리를 사용하고 데이터를 소멸시키고자 할 때에는 EEPROM의 구동원리를 사용하게 된다. 또한 플래시 메모리는 EPROM과 EEPROM에 비해 상대적으로 칩(chip)의 크기가 작아 고용량화를 구현할 수 있는 점과 시스템 상에서 바로 정보를 갱신할 수 있는 등의 장점을 갖고 있다.
한편, 상술한 플래시 메모리는 셀(cell)의 구성에 따라 NOR형과 NAND형으로 구분된다. 이 중, NAND형 플래시 메모리의 셀 구성을 살펴보면, 셀 어레이 내에는 16개 또는 32개의 셀 트랜지스터들이 연결되는 형태를 갖는 셀 스트링들이 구비되고, 각 셀 스트링의 일 단부에는 각 스트링을 선택하기 위한 스트링 셀렉트 트랜지스터가 구비되고, 셀 스트링의 타 단부에는 그라운드 셀렉트 트랜지스터가 구비된다.
각 스트링 셀렉트 트랜지스터들의 게이트 전극은 서로 연결되어 있어 스트링 셀렉트 라인(SSL: String Select Line)으로 제공되고, 각 그라운드 셀렉트 트랜지 스터들의 게이트 전극은 서로 연결되어 있어 그라운드 셀렉트 라인(GSL: Ground Select Line)으로 제공된다.
또한, 상기 그라운드 셀렉트 트랜지스터의 소오스 영역들과 접속하는 공통 소오스 라인(Common Source Line)이 구비된다. 상기 공통 소오스 라인은 상기 셀 스트링의 연장 방향과 수직한 방향으로 연장된다. 그리고, 상기 공통 소오스 라인 상에는 상기 공통 소오스 라인과 전기적으로 접속하는 콘택 플러그 및 비트 라인이 구비된다.
상기 구성을 갖는 NAND형 플래시 메모리 셀에 있어서, 상기 콘택 플러그는 상기 공통 소오스 라인 상에 정확하게 형성될 것이 요구된다. 이를 위해 상기 공통 소오스 라인 표면을 정확하게 노출시키는 콘택홀을 형성하는 공정이 선행되어야 한다.
그런데, 상기 콘택홀을 형성하기 위한 사진 식각 공정에서 미스 얼라인이 발생되면, 상기 콘택홀 저면이 상기 공통 소오스 라인만을 노출시키지 못하고 상기 공통 소오스 라인의 측벽에 위치하는 층간 절연막까지 식각될 수 있다. 이 경우, 상기 미스 얼라인된 콘택홀은 상기 공통 소오스 라인과 인접하는 기판 표면 부위를 노출하게 된다. 따라서, 상기 콘택홀 내에 형성되는 콘택 플러그는 기판 표면 또는 이웃하는 트랜지스터의 게이트 등과 단락(short) 될 수 있다.
따라서, 본 발명의 제1 목적은 상부에 형성되는 콘택 플러그와 접촉 마진이 증가되는 배선 구조물을 제공하는데 있다.
본 발명의 제2 목적은 상기한 배선 구조물을 형성하기에 적합한 방법을 제공하는데 있다.
본 발명의 제3 목적은 상부에 형성되는 콘택 플러그와 접촉 마진이 증가되는 배선 구조물을 포함하는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 제4 목적은 상기한 비휘발성 메모리 장치를 제조하기에 적합한 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 배선 구조물은, 기판 상에 구비되고, 라인 형태로 연장되고 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하면서 라인 형태로 연장되고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 층간 절연막과, 상기 제1 및 제2 트렌치의 내부에 구비되는 도전막 패턴을 포함한다.
상기 제1 트렌치는 상부폭이 하부폭에 비해 넓은 형상을 갖는다.
추가적으로, 상기 층간 절연막 및 도전막 패턴 상에 상부 층간 절연막이 구비되고, 상기 상부 층간 절연막을 관통하고 상기 도전막 패턴의 상부면 일부분과 접촉하는 콘택 플러그가 구비될 수 있다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 배선 구조물의 형성 방법으로, 기판 상에, 라인 형태로 연장되고 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하면서 라인 형태로 연장되고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 층간 절연막을 형성한다. 다음에, 상기 제1 및 제2 트렌치 구조의 내부에 도전막 패턴을 형성한다.
상기 제1 및 제2 트렌치를 포함하는 층간 절연막을 형성하기 위하여, 먼저 상기 기판 상에 예비 층간 절연막을 형성한다. 상기 예비 층간 절연막을 부분적으로 식각하여 제1 상부폭을 갖는 제1 트렌치를 형성한다. 다음에, 상기 제1 트렌치 아래의 예비 층간 절연막을 식각하여 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 형성한다.
상기 제1 트렌치를 형성하는 방법을 구체적으로 설명하면, 먼저 상기 예비 층간 절연막 상에 마스크 패턴을 형성한다. 이후, 상기 마스크 패턴에 의해 노출된 예비 층간 절연막을 이방성 식각하여 예비 제1 트렌치를 형성한다. 다음에, 상기 예비 제1 트렌치 측벽 및 저면에 노출된 상기 예비 층간 절연막을 등방성 식각하여 내부폭이 확장된 제1 트렌치를 형성한다.
상기 제2 트렌치를 형성하기 위한 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다.
추가적으로, 상기 층간 절연막 및 도전막 패턴 상에 상부 층간 절연막을 형성한다. 상기 상부 층간 절연막의 일부분을 식각하여 상기 도전막 패턴의 상부면을 노출하는 콘택홀을 형성한다. 다음에, 상기 콘택홀 내부에 도전 물질을 채워 넣어 상기 도전막 패턴의 상부면 일부분과 접촉하는 콘택 플러그를 형성한다.
상기한 배선 구조물은 상부면이 넓은 형상을 갖는 라인 형상의 도전막 패턴이 포함된다. 때문에, 상기 도전막 패턴 상에 콘택 플러그를 형성하는 경우 접촉 마진이 증가된다.
상기한 제3 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 장치는, 기판 상에 구비되고 셀 트랜지스터들이 제1 방향으로 연결된 셀 스트링, 상기 셀 스트링의 일 단에 배치된 스트링 선택 트랜지스터, 상기 셀 스트링의 타 단에 배치된 그라운드 선택 트랜지스터, 상기 셀 스트링, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮고, 상기 그라운드 선택 트랜지스터 일측의 공통 소오스 영역에 해당하는 기판 표면을 노출하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형태의 트렌치 구조를 포함하는 제1 층간 절연막, 상기 트렌치 구조 내부에 제1 도전 물질이 채워지고 하부에 비해 상부폭이 넓은 형상을 갖는 공통 소오스 라인, 상기 제1 층간 절연막 및 공통 소오스 라인 상에 구비되고, 상기 공통 소오스 라인의 표면 일부를 노출하는 콘택홀을 포함하는 제2 층간 절연막 및 상기 콘택홀 내부에 제2 도전 물질이 채워진 형상을 갖는 콘택 플러그를 포함한다. 또한, 상기 트렌치 구조는 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함한다.
상기 제2 층간 절연막 및 상기 콘택 플러그 상에 상기 콘택 플러그와 접촉하는 배선 라인이 더 포함될 수 있다.
상기 제1 및 제2 도전 물질은 금속 물질을 포함할 수 있다.
상기한 제4 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 장치의 제조 방법으로, 우선 기판 상에 셀 트랜지스터들이 제1 방향으로 연결된 셀 스트링을 형성한다. 상기 셀 스트링의 양단에 스트링 선택 트랜지스터 및 그라 운드 선택 트랜지스터를 형성한다. 상기 셀 스트링, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮고, 상기 그라운드 선택 트랜지스터들 일측의 공통 소오스 영역에 해당하는 기판 표면을 노출하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형태의 트렌치 구조를 포함하는 제1 층간 절연막을 형성한다. 상기 트렌치 구조 내부에 제1 도전 물질을 채워 넣어 상부폭이 하부폭에 비해 넓은 공통 소오스 라인을 형성한다. 상기 제1 층간 절연막 및 공통 소오스 라인 상에, 상기 공통 소오스 라인의 표면 일부를 노출하는 콘택홀을 포함하는 제2 층간 절연막을 형성한다. 상기 콘택홀 내부에 제2 도전 물질을 채워 넣어 콘택 플러그를 형성하는 단계를 포함한다. 여기서, 상기 트렌치 구조는 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함한다.
상기 트렌치 구조를 갖는 제1 층간 절연막을 형성하는 방법으로, 먼저 상기 기판 상에 상기 셀 스트링, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮는 예비 제1 층간 절연막을 형성한다. 상기 예비 제1 층간 절연막을 부분적으로 식각하여 제1 상부폭을 갖는 제1 트렌치를 형성한다. 다음에, 상기 제1 트렌치 아래의 예비 제1 층간 절연막을 식각하여 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 형성한다.
상기 제1 트렌치를 형성하는 방법을 구체적으로 설명하면, 먼저 상기 예비 제1 층간 절연막 상에 마스크 패턴을 형성한다. 이후, 상기 마스크 패턴에 의해 노출된 예비 제1 층간 절연막을 이방성 식각하여 예비 제1 트렌치를 형성한다. 다음 에, 상기 예비 제1 트렌치 측벽 및 저면에 노출된 상기 예비 층간 절연막을 등방성 식각하여 내부폭이 확장된 제1 트렌치를 형성한다.
또한, 상기 마스크 패턴을 형성하기 위하여, 먼저 상기 예비 제1 층간 절연막 상에 비정질 탄소막, 버퍼막, 유기 반사 방지막 및 포토레지스트막을 형성한다. 이후, 상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성한다. 다음에, 상기 포토레지스트 패턴에 의해 노출된 유기 반사 방지막, 버퍼막 및 비정질 탄소막을 식각한다.
상기 제2 트렌치를 형성하기 위한 식각은 이방성 식각 공정을 통해 수행될 수 있다.
상기 제1 및 제2 도전 물질은 금속 물질을 포함할 수 있다.
추가적으로, 상기 제2 층간 절연막 및 상기 콘택 플러그 상에 상기 콘택 플러그와 접촉하는 배선 라인을 더 형성할 수 있다.
상기한 비휘발성 메모리 장치는 상부면이 넓은 형상을 갖는 공통 소오스 라인이 포함된다. 때문에, 상기 비휘발성 메모리 장치를 제조할 시에, 상기 공통 소오스 라인 상에 형성되는 콘택 플러그와의 접촉 마진이 증가되어 콘택 불량을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 배선 구조물을 나타내는 사시도이다.
도 1을 참조하면, 기판(100) 상에 층간 절연막(102a)이 구비된다. 상기 층간 절연막(102a)은 실리콘 산화물로 이루어질 수 있다. 구체적으로 상기 층간 절연막(102a)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)로 이루어질 수 있다.
상기 층간 절연막(102a)에는 제1 상부폭을 갖는 제1 트렌치(108)와, 상기 제1 트렌치(108) 하부와 연통하고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치(110)가 포함되어 있다. 상기 제2 트렌치(110)의 저면에는 상기 기판(100) 표면이 노출되어 있다.
상기 제1 및 제2 트렌치(108, 110)는 제1 방향으로 연장되는 라인 형상을 갖는다.
또한, 상기 제1 트렌치(108)는 상부폭이 하부폭에 비해 넓은 형상을 갖는다. 구체적으로, 상기 제1 트렌치(108)는 측벽 부위가 굴곡을 가지면서 아래로 갈수록 내부 폭이 좁아지는 형상을 갖는다.
상기 제1 및 제2 트렌치(108, 110) 내부에는 라인 형상을 갖는 도전막 패턴(116)이 구비된다. 상기 도전막 패턴(116)을 구성하는 물질의 예로는 금속 물질, 불순물이 도핑된 반도체 물질 등을 들 수 있다. 그러나, 상기 도전막 패턴(116)은 저저항을 가져야 하기 때문에 금속 물질로 이루어지는 것이 더 바람직하다. 구체적으로, 상기 도전막 패턴(116)은 티타늄, 티타늄 질화물로 이루어지는 베리어 금속막과 텅스텐이 적층된 형태를 가질 수 있다.
상기 도전막 패턴(116)은 상기 제1 및 제2 트렌치(108, 110) 내부에 구비되 므로, 상기 제1 및 제2 트렌치(108, 110)의 측벽 프로파일과 동일한 측벽 프로파일을 갖게 된다. 때문에, 상기 도전막 패턴(116)은 하부폭에 비해 상부폭이 넓은 형상을 갖게된다 .
도시되지는 않았지만, 상기 층간 절연막(102a) 및 도전막 패턴(116) 상에는 상부 층간 절연막이 더 구비될 수 있다. 또한, 상기 상부 층간 절연막 내에는 상기 도전막 패턴(116)과 접촉하는 콘택 플러그를 포함될 수 있다.
설명한 것과 같이, 상기 도전막 패턴의 상부면이 상대적으로 넓기 때문에 상기 도전막 패턴 상부면과 접속하는 콘택 플러그를 형성하는 경우, 상기 콘택 플러그와 접촉 마진이 더욱 증가하게 된다.
도 2 내지 도 5는 도 1에 도시된 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 예비 층간 절연막(102)을 형성한다. 상기 예비 층간 절연막(102)은 실리콘 산화물을 화학 기상 증착 방법으로 증착시켜 형성할 수 있다. 구체적으로 상기 예비 층간 절연막(102)은 고밀도 플라즈마(HDP) 산화물 또는 BPSG(BoroPhosphor Silicate Glass)을 증착시켜 형성할 수 있다.
상기 예비 층간 절연막(102) 상에 트렌치를 형성하기 위한 마스크 패턴(104)들을 형성한다. 상기 마스크 패턴(104)들은 제1 방향으로 나란하게 연장되는 라인 형상을 갖는다.
상기 마스크 패턴(104)은 포토레지스트 패턴으로 이루어질 수 있다. 이 경 우, 상기 마스크 패턴(104)은 포토레지스트를 코팅하고 이를 노광 및 현상 공정에 의해 패터닝함으로 형성될 수 있다.
도시하지는 않았지만, 다른 예로, 상기 마스크 패턴(104)은 비정질 탄소막 패턴, 실리콘 산질화막 패턴, 반사 방지막 패턴 및 포토레지스트 패턴이 적층된 형상을 가질 수 있다. 상기한 적층 구조를 갖는 마스크 패턴(104)을 형성하기 위해서, 우선 상기 예비 층간 절연막 상에 비정질 탄소막, 실리콘 산질화막 및 반사 방지막을 형성한 다음, 상기 반사 방지막 상에 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 마스크로 하여 상기 반사 방지막, 실리콘 산질화막 및 비정질 탄소막을 순차적으로 식각한다.
상기 마스크 패턴(104)을 식각 마스크로 사용하여 상기 예비 층간 절연막(102)을 부분적으로 이방성 식각함으로 예비 제1 트렌치(106)를 형성한다.
도 3을 참조하면, 상기 예비 제1 트렌치의 측벽 및 저면에 노출되어 있는 예비 층간 절연막(102)을 부분적으로 등방성 식각하여 상기 예비 제1 트렌치(106)에 비해 확장된 내부 폭을 갖는 제1 트렌치(108)를 형성한다.
상기 등방성 식각 공정을 수행하면, 상기 예비 제1 트렌치(106)의 측벽 및 저면에 노출되어 있는 예비 층간 절연막이 방향성을 갖지 않으면서 식각된다. 때문에, 상기 제1 트렌치(108)는 상부폭이 하부폭에 비해 넓은 형상을 갖게 된다. 구체적으로, 상기 제1 트렌치(108)는 측벽 부위가 굴곡을 가지면서 아래로 갈수록 내부 폭이 좁아지는 형상을 갖게 된다.
도 4를 참조하면, 상기 마스크 패턴(104)을 식각 마스크로 사용하여 상기 제 1 트렌치(108) 저면에 노출된 예비 층간 절연막(102)을 이방성 식각함으로써 제1 트렌치(108)와 연통하는 제2 트렌치(110)를 형성한다. 이때, 상기 제2 트렌치(110)의 저면에는 기판(100) 표면이 노출되도록 한다. 상기 공정을 통해, 제1 및 제2 트렌치(108, 110)를 포함하는 층간 절연막(102a)이 완성된다.
설명한 것과 같이, 상기 마스크 패턴(104)을 식각 마스크로 사용하는 이방성 식각 공정을 통해 상기 제2 트렌치(110)가 형성되므로, 상기 제2 트렌치(110)는 상기 마스크 패턴(104) 사이의 폭과 동일하거나 또는 상기 마스크 패턴(104) 사이의 폭보다 좁은 내부폭을 갖는다. 때문에, 상기 제2 트렌치(110)는 상기 제1 트렌치(108)에 비해 좁은 상부폭을 갖게 된다.
이후, 도시하지는 않았지만, 상기 마스크 패턴(104)을 완전히 제거한다.
도 5를 참조하면, 상기 제1 및 제2 트렌치(108, 110) 내부를 완전히 매립하도록 도전막을 증착한다. 상기 도전막으로 사용될 수 있는 물질의 예로는 금속 및 불순물이 도핑된 반도체 물질을 들 수 있다.
본 실시예에서, 상기 도전막은 상기 제1 및 제2 트렌치(108, 110)의 측벽과 저면 및 층간 절연막의 상부면에 티타늄막 및 티타늄 질화막을 순차적으로 증착한 후, 상기 제1 및 제2 트렌치 내부를 채우도록 텅스텐막을 증착함으로써 형성된다.
다음에, 상기 층간 절연막(102a) 상부면에 증착되어 있는 도전막이 제거되도록 상기 도전막을 화학 기계적 연마 공정을 통해 연마하여, 상기 제1 및 제2 트렌치(108, 110) 내부를 채우는 도전막 패턴(116)을 형성한다.
상기 도전막 패턴(116)은 상기 제1 및 제2 트렌치(108, 110) 내부에 구비되 므로, 상기 제1 및 제2 트렌치(108, 110)의 측벽 프로파일과 동일한 측벽 프로파일을 갖게 된다. 때문에, 상기 도전막 패턴(116)은 하부폭에 비해 상부폭이 넓고, 제1 방향으로 연장되는 라인 형상을 갖게 된다.
이후에, 도시하지는 않았지만, 상기 층간 절연막(102a) 및 도전막 패턴(116) 상에 상부 층간 절연막을 형성하고, 상기 상부 층간 절연막을 사진 식각 공정을 통해 부분적으로 식각함으로써 상기 도전막 패턴(116)의 상부면을 노출하는 콘택홀을 형성할 수 있다.
그런데, 상기 도전막 패턴(116)의 상부폭이 상대적으로 넓은 형상을 가지므로 상기 콘택홀을 형성할 시에 미스 얼라인 마진이 증가하게 된다. 따라서, 상기 콘택홀이 상기 도전막 패턴을 벗어나는 등의 불량이 감소된다.
다음에, 상기 콘택홀 내부를 도전 물질을 채워 넣음으로써 상기 도전막 패턴(116)과 전기적으로 연결되는 콘택 플러그를 완성할 수 있다.
설명한 것과 같이 본 실시예에 의하면, 라인 형상을 갖는 상기 도전막 패턴의 상부면이 넓게 형성된다. 이 때문에, 상기 도전막 패턴과 접속하는 콘택 플러그를 형성할 시에 기판 또는 이웃하는 패턴과 쇼트되는 불량을 감소시킬 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 6을 참조하면, 단결정 실리콘으로 이루어지는 기판(200) 상에 셀 트랜지 스터(210)들이 제1 방향으로 연결된 셀 스트링이 구비된다. 구체적으로, 상기 셀 트랜지스터(210)들은 제1 방향으로 16개 또는 32개씩 연결되어 있어 하나의 셀 스트링을 구성한다. 각각의 셀 스트링들은 상기 제1 방향과 수직한 제2 방향으로 나란하게 배치된다.
상기 셀 트랜지스터(210)는 터널 산화막 패턴(210a), 플로팅 게이트 전극(210b), 유전막 패턴((210c) 및 콘트롤 게이트 전극(210d)이 적층된 구조를 갖는다. 상기 콘트롤 게이트 전극(210d) 상에는 하드 마스크 패턴(210e)이 구비된다.
상기 콘트롤 게이트 전극(210d)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 그러므로, 상기 콘트롤 게이트 전극(210d)은 상기 제2 방향으로 나란하게 형성되어 있는 셀 트랜지스터(210)의 워드 라인으로 동시에 제공된다.
상기 셀 스트링의 일 단부에는 스트링 선택 트랜지스터(214)가 구비된다. 상기 스트링 선택 트랜지스터(214)는 게이트 산화막 및 게이트 전극이 적층된 구조를 가짐으로써 통상의 MOS 트랜지스터와 동일하게 동작한다.
또한, 상기 셀 스트링의 타 단부에는 그라운드 선택 트랜지스터(212)가 구비된다. 상기 그라운드 선택 트랜지스터(212)는 게이트 산화막 및 게이트 전극이 적층된 구조를 가짐으로서 통상의 MOS 트랜지스터와 동일하게 동작한다.
본 실시예에서, 상기 스트링 선택 트랜지스터(214) 및 상기 그라운드 선택 트랜지스터(212)는 상기 셀 트랜지스터와 동일하게 터널 산화막 패턴, 플로팅 게이트 전극, 유전막 패턴 및 콘트롤 게이트 전극이 적층되고, 상기 플로팅 게이트 전 극 및 콘트롤 게이트 전극이 콘택(도시안됨)에 의해 연결된 구조를 갖는다.
상기 스트링 선택 트랜지스터(214)에 포함되는 콘트롤 게이트 전극은 스트링 선택 라인으로 제공되고, 상기 그라운드 선택 트랜지스터(212)에 포함된 콘트롤 게이트 전극은 그라운드 선택 라인으로 제공된다.
상기 그라운드 선택 라인으로 제공되는 콘트롤 게이트 전극은 2개가 서로 평행하게 배치될 수 있다. 이때, 첫 번째 콘트롤 게이트 전극은 제1 스트링에 연결되는 그라운드 선택 트랜지스터의 게이트로 작용되고, 두 번째 콘트롤 게이트 전극은 제1 스트링과 이웃하는 제2 스트링에 연결되는 그라운드 선택 트랜지스터의 게이트로 작용된다. 상기 2개의 게이트 구조물 사이에는 공통 소오스 영역(220)이 구비된다.
한편, 상기 각 트랜지스터를 이루는 게이트 구조물들의 양측벽에 스페이서(216)가 구비된다. 상기 스페이서(216) 및 기판(100) 표면 상에는 라이너 형상의 식각 저지막(222)이 구비된다.
상기 기판(100) 상에는 상기 셀 스트링, 스트링 선택 트랜지스터(214) 및 그라운드 선택 트랜지스터(212)를 덮는 제1 층간 절연막(224a)이 구비된다. 상기 제1 층간 절연막(224a)에는 상기 그라운드 선택 트랜지스터(212)들 일측의 공통 소오스 영역(220)에 해당하는 기판 표면을 노출하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형태의 트렌치 구조가 포함된다. 구체적으로, 상기 트렌치 구조는 제1 상부폭을 갖는 제1 트렌치(234) 및 상기 제1 트렌치(234) 하부와 연통하고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치(236)를 포함한다.
상기 제1 트렌치(234)는 상부폭이 하부폭에 비해 넓은 형상을 갖는다. 구체적으로, 상기 제1 트렌치(234)는 측벽 부위가 굴곡을 가지면서 내부 폭이 좁아지는 형상을 갖는다.
상기 트렌치 구조 내부에 제1 도전 물질이 채워진 형상을 갖는 공통 소오스 라인(240)이 구비된다. 상기 공통 소오스 라인(240)은 상기 제2 방향으로 배치된 각 공통 소오스 영역(220)들과 접속하는 형상을 갖는다. 또한, 상기 공통 소오스 라인(240)은 상기 제1 및 제2 트렌치(234, 236)의 측벽과 동일한 측벽 프로파일을 갖게 되므로, 하부에 비해 상부폭이 넓은 형상을 갖는다.
상기 공통 소오스 라인(240)으로 사용되는 제1 도전 물질의 예로는 금속 물질, 불순물이 도핑된 반도체 물질 등을 들 수 있다. 그러나, 상기 공통 소오스 라인(240)은 저저항을 가져야 하기 때문에, 상기 제1 도전 물질로는 금속 물질을 사용하는 것이 더 바람직하다. 구체적으로, 상기 공통 소오스 라인(240)은 티타늄, 티타늄 질화물로 이루어지는 베리어 금속막과 텅스텐이 적층된 형태를 가질 수 있다.
상기 제1 층간 절연막(224a) 및 공통 소오스 라인(240) 상에는 상기 공통 소오스 라인(240)의 표면 일부를 노출하는 콘택홀(244)을 포함하는 제2 층간 절연막(242)이 구비된다.
상기 콘택홀(244) 내부에는 제2 도전 물질이 채워짐으로서 콘택 플러그(246)가 형성되어 있다.
상기 콘택 플러그(246)로 사용되는 제2 도전 물질의 예로는 금속 물질, 불순 물이 도핑된 반도체 물질 등을 들 수 있다. 그러나, 상기 콘택 플러그(246)는 저저항을 가져야 하기 때문에, 상기 제2 도전 물질로는 금속 물질을 사용하는 것이 더 바람직하다. 구체적으로, 상기 콘택 플러그(246)는 티타늄, 티타늄 질화물로 이루어지는 베리어 금속막과 텅스텐이 적층된 형태를 가질 수 있다.
상기 콘택 플러그(246) 및 제2 층간 절연막(242) 상에는 상기 콘택 플러그(246)와 전기적으로 접속하는 비트 라인(248)이 구비된다.
도 7 내지 도 11, 도 13, 도 15 및 도 16은 도 6에 도시된 비휘발성 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 12 및 도 14는 각각 도 11 및 도 13에 대한 사시도이다.
도 7을 참조하면, 기판(200)에 액티브 영역을 구분하기 위한 소자 분리막 패턴(도 6, 201)을 형성한다. 또한, 상기 기판에 셀 트랜지스터(210), 스트링 선택 트랜지스터(214) 및 그라운드 선택 트랜지스터(212)를 형성한다.
상기 소자 분리막 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다.
상기 셀 트랜지스터(210)는 터널 산화막 패턴(210a), 플로팅 게이트 전극(210b), 유전막(210c), 콘트롤 게이트 전극(210d) 및 하드 마스크 패턴(210e)으로 구성되는 게이트 구조물을 포함한다. 상기 게이트 구조물의 양측의 기판에는 불순물이 도핑되어 있다. 상기 콘트롤 게이트 전극(210d)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.
여기서, 상기 제2 방향과 수직하는 제1 방향으로 연결된 16 또는 32개의 셀 트랜지스터는 하나의 셀 스트링이 된다.
상기 소자 분리막 패턴, 셀 트랜지스터(210), 스트링 선택 트랜지스터(214) 및 그라운드 선택 트랜지스터(212)는 다양한 방법에 의해 형성될 수 있다. 이하에서, 상기 소자 분리막 패턴 및 트랜지스터를 형성하기 위한 일 실시예에 대해 구체적으로 설명한다.
우선, 상기 기판(200)에 터널 산화막, 플로팅 게이트 전극막 및 마스크 패턴을 형성한다. 상기 마스크 패턴은 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 플로팅 게이트 전극막 및 터널 산화막을 패터닝함으로써 터널 산화막 패턴(210a) 및 예비 플로팅 게이트 전극을 형성한다.
상기 마스크 패턴 사이에 노출되어 있는 기판을 식각함으로써 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치에 절연 물질을 채움으로서 소자 분리막 패턴을 형성한다. 이후, 상기 마스크 패턴을 제거하고 상기 예비 플로팅 게이트 전극 및 소자 분리막 패턴 상에 유전막, 콘트롤 게이트 전극막 및 하드 마스크 패턴(210e)을 형성한다. 상기 하드 마스크 패턴(210e)은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다.
상기 하드 마스크 패턴(210e)을 식각 마스크로 사용하여 상기 콘트롤 게이트 전극막, 유전막 및 예비 플로팅 게이트 전극을 식각함으로써 게이트 구조물들을 완성한다.
상기 게이트 구조물의 측벽 및 기판 표면에 실리콘 질화물 또는 실리콘 산화 물을 증착하고, 이를 이방성으로 식각함으로써 상기 게이트 구조물의 측벽에 스페이서(216)를 형성한다.
상기 스페이서(216) 사이에 노출된 기판(200)에 불순물 이온을 주입하여, 상기 게이트 구조물들 사이의 기판 표면 아래에 불순물 영역을 형성한다.
상기 공정을 통해, 셀 트랜지스터(210)들이 완성된다. 상기 셀 트랜지스터에서 콘트롤 게이트 전극은 워드 라인으로 제공된다.
상기에서 설명한 것과 같이, 제1 방향으로 연결된 16 또는 32개의 셀 트랜지스터는 하나의 셀 스트링이 된다. 그리고, 상기 셀 스트링 양단에 형성되어 있는 게이트 구조물은 후속 공정을 통해 상기 스트링 선택 트랜지스터(214) 및 그라운드 선택 트랜지스터(212)의 게이트 전극으로 제공된다.
이하에서는, 셀 트랜지스터(210)의 게이트 전극으로 제공되는 게이트 구조물을 제1 게이트 구조물이라 하고, 상기 스트링 선택 트랜지스터(214)의 게이트 전극으로 제공되기 위한 게이트 구조물을 제2 게이트 구조물이라 하고, 상기 그라운드 선택 트랜지스터(212)의 게이트 전극으로 제공되기 위한 게이트 구조물을 제3 게이트 구조물이라 하면서 설명한다.
상기 스트링 선택 트랜지스터(214)에 포함된 콘트롤 게이트 전극은 스트링 선택 라인으로 제공되고, 상기 그라운드 선택 트랜지스터에 포함된 콘트롤 게이트 전극은 그라운드 선택 라인으로 제공된다.
도시된 것과 같이, 상기 그라운드 선택 트랜지스터(212)들은 2개가 서로 나란하게 배치될 수 있다. 이 경우, 상기 그라운드 선택 트랜지스터(212)의 제3 게이 트 구조물은 라인 형상을 가지면서 서로 평행하게 배치되고, 상기 제3 게이트 구조물 사이에는 공통 소오스 영역(220)이 구비된다.
다음에, 상기 기판(200), 스페이서(216) 및 제1 내지 제3 게이트 구조물의 표면을 따라 실리콘 질화물을 증착시켜 식각 저지막(222)을 형성한다.
도 8을 참조하면, 상기 식각 저지막(22) 상에 상기 게이트 구조물들을 완전히 덮도록 예비 제1 층간 절연막(224)을 형성한다. 상기 예비 제1 층간 절연막(224)은 고밀도 플라즈마 화학기상증착 공정에 의해 형성되는 실리콘 산화막 또는 상압 화학 기상 증착법을 이용하여 형성되는 BPSG막으로 이루어질 수 있다.
상기 예비 제1 층간 절연막(224)을 식각하기 위한 하드 마스크로 사용되는 비정질 탄소막(226)을 형성한다. 상기 비정질 탄소막(226)은 화학 기상 증착 공정을 통해 형성할 수 있다.
상기 비정질 탄소막(226) 상에 상기 비정질 탄소막(226)을 보호하면서 반사 방지막으로 사용되기 위한 실리콘 산 질화막(228)을 형성한다.
상기 실리콘 산 질화막(228) 상에 유기 반사 방지막(230)을 코팅한다. 상기 유기 반사 방지막(230)은 노광 공정 시에 난반사를 방지하는 역할을 한다. 또한, 상기 유기 반사 방지막은(230) 통상의 애싱 공정을 통해 제거된다.
상기 유기 반사 방지막(230) 상에 포토레지스트를 코팅하고 이를 노광 및 현상하여 포토레지스트 패턴(231)을 형성한다. 상기 노광 공정 시에는 KrF, ArF 광원 또는 i 라인 광원을 사용할 수 있다.
상기 포토레지스트 패턴(231)의 노출 부위는 상기 제3 게이트 구조물 사이의 공통 소오스 영역(220)과 대향하면서 제2 방향으로 연장되는 라인 형상을 갖는다.
도 9를 참조하면, 상기 포토레지스트 패턴(231)을 식각 마스크로 사용하여 상기 유기 반사 방지막(230), 실리콘 산 질화막(228) 및 비정질 탄소막(226)을 순차적으로 식각한다. 상기 식각 공정을 수행함으로써, 상기 예비 제1 층간 절연막(224)에 트렌치를 형성하는데 사용되는 제1 마스크 패턴이 완성된다.
그런데, 상기 유기 반사 방지막(230), 실리콘 산 질화막(228) 및 비정질 탄소막(226)을 식각하는 도중에 상기 포토레지스트 패턴(231) 및 유기 반사 방지막(230)은 대부분 소모된다. 그러므로, 상기 제1 마스크 패턴은 비정질 탄소막 패턴(226a) 및 실리콘 산 질화막 패턴(228a)으로 이루어진다.
상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 예비 제1 층간 절연막(224)을 부분적으로 이방성 식각함으로써 예비 제1 트렌치(232)를 형성한다. 상기 예비 제1 트렌치(232)의 저면은 상기 제3 게이트 구조물의 상부면보다 높게 위치하는 것이 바람직하다.
상기 예비 제1 층간 절연막(224)을 이방성으로 식각하는 도중에 상기 실리콘 산 질화막 패턴(228a) 일부가 제거된다.
도 10을 참조하면, 등방성 식각 공정을 이용하여 상기 예비 제1 트렌치(232) 측벽에 노출되어 있는 상기 예비 제1 층간 절연막(224)을 식각함으로써 상기 예비 제1 트렌치(232)에 비해 확장된 내부 폭을 갖는 제1 트렌치(234)를 형성한다.
상기 등방성 식각은 습식 식각 공정 또는 케미컬 건식 식각 공정을 통해 수행될 수 있다.
상기 등방성 식각 공정에서 상기 예비 제1 층간 절연막(224)을 평판 기준으로 100Å 이하로 식각하면, 후속 공정에서 형성되는 공통 소오스 라인의 상부면이 그다지 확장되지 않아 콘택 마진의 증가 효과를 기대하기가 어렵다. 반면에, 상기 등방성 식각 공정에서 상기 예비 제1 층간 절연막(224)을 평판 기준으로 1000Å 이상으로 식각하면, 상기 제1 트렌치(234)의 폭이 지나치게 확장되어 금속 물질의 갭 매립이 어려워져 후속 공정에서 형성되는 공통 소오스 라인의 상부에 보이드가 생성될 수 있다.
따라서, 상기 등방성 식각 공정에서 상기 예비 제1 층간 절연막(224)은 평판 기준으로 100 내지 1000Å 정도로 식각되는 것이 바람직하다.
도 11 및 도 12를 참조하면, 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 제1 트렌치(234) 저면의 예비 제1 층간 절연막(224) 및 식각 저지막(222)을 이방성으로 식각함으로써 기판을 노출하는 제2 트렌치(236)를 형성한다. 상기 공정을 통해, 제1 및 제2 트렌치(234, 236)를 포함하는 제1 층간 절연막(224a)을 완성한다.
구체적으로, 건식 식각 공정을 이용하여 상기 식각 저지막(222)이 노출되도록 상기 예비 제1 층간 절연막(224)을 식각한다. 이때, End Point Detection(EPD) 방식으로 상기 식각 저지막(222)이 노출되도록 식각할 수 있다. 이후, 노출된 식각 저지막(222)을 일정 시간동안 식각함으로써 기판을 노출하는 제2 트렌치(236)를 형성한다.
이때, 상기 제2 트렌치(236)는 상기 제1 마스크 패턴들 사이의 갭과 동일하 거나 또는 상기 제1 마스크 패턴들 사이의 갭보다 작은 내부폭을 갖게된다. 때문에, 상기 제2 트렌치(236)는 상기 제1 트렌치(234)에 비해 작은 내부폭을 갖게된다.
상기 예비 제1 층간 절연막(224) 및 식각 저지막(222)을 식각할 시에 상기 제1 마스크 패턴에 포함되는 실리콘 산 질화막 패턴(228a)과 비정질 탄소막 패턴 일부가 함께 제거된다. 상기 제2 트렌치(236)를 형성한 이후에, 애싱(Ashing) 및 유기 스트립(Organic Strip)을 이용하여 남아있는 비정질 탄소막 패턴(226a)을 제거한다.
도 13 및 도 14를 참조하면, 상기 제1 및 제2 트렌치(234, 236) 내부에 제1 도전 물질을 채워넣음으로서 공통 소오스 라인(240)을 형성한다. 상기 제1 도전 물질은 금속 물질을 포함한다.
구체적으로, 상기 제1 및 제2 트렌치(234, 236)의 표면 및 제1 층간 절연막의 상부면에 제1 베리어 금속막으로서 티타늄막 및 티타늄 질화막을 형성한다. 이때, 상기 티타늄막은 60 내지 100Å, 티타늄 질화막은 50 내지 200Å 정도 증착하는 것이 바람직하다. 상기 티타늄 및 티타늄 질화막은 화학 기상 증착 방법 또는 물리 기상 증착 방법을 통해 증착할 수 있다.
상기 티타늄 질화막 상에 상기 제1 및 제2 트렌치(234, 236) 내부를 완전히 채우도록 제1 텅스텐막을 형성한다. 상기 제1 텅스텐막은 화학 기상 증착 방법 또는 물리 기상 증착 방법을 통해 증착할 수 있다. 이후, 화학적 기계적 연마 공정(Chemical Mechanical Polishing)을 이용하여 상기 제1 층간 절연막(224a) 상부 면에 형성된 텅스텐막을 제거함으로써 공통 소오스 라인(240)을 완성한다. 상기 공통 소오스 라인(240)은 하부폭에 비해 상부폭이 넓은 형상을 갖는다.
도 15를 참조하면, 상기 공통 소오스 라인(240) 및 제1 층간 절연막(224a) 상에 예비 제2 층간 절연막(도시안됨)을 형성한다.
다음에, 사진 및 식각 공정을 수행하여 상기 공통 소오스 라인(240)의 상부면을 노출하는 콘택홀(244)을 형성한다. 이때의 사진 공정은 KrF, ArF 또는 i-Line 광원을 사용할 수 있다. 상기 공정을 통해, 콘택홀(244)을 포함하는 제2 층간 절연막(242)이 완성된다.
도 16을 참조하면, 상기 콘택홀(244) 내에 제2 도전 물질을 채워 넣어 콘택 플러그(246)를 형성한다. 이후, 상기 콘택 플러그(246)와 접속하고 제1 방향으로 연장되는 라인 형상을 갖는 비트 라인(248)을 형성한다.
상기 콘택 플러그(246) 및 비트 라인(248)은 별도의 공정을 통해 형성될 수 있고, 동시에 형성될 수도 있다.
상기 콘택 플러그(246) 및 비트 라인(248)을 별도의 공정을 통해 형성하는 방법으로, 먼저 상기 콘택홀(244)의 표면 및 제2 층간 절연막(242)의 상부면에 제2 베리어 금속막으로서 티타늄막 및 티타늄 질화막을 형성한다. 상기 티타늄 질화막 상에 상기 제1 및 제2 트렌치 내부를 완전히 채우도록 제2 텅스텐막을 형성한다. 이후, 화학적 기계적 연마 공정(Chemical Mechanical Polishing)을 이용하여 상기 제2 층간 절연막(242) 상부면에 형성된 제2 텅스텐막을 제거함으로써 콘택 플러그(246)를 완성한다.
다음에, 상기 콘택 플러그(246) 및 제2 층간 절연막(242) 상에 제3 베리어 금속막 및 금속막을 형성하고 이를 패터닝함으로써 비트 라인(248)을 형성한다. 상기 패터닝 공정은 실리콘 질화물로 이루어지는 하드 마스크 패턴(도시안됨)을 사용한 건식 식각 공정을 통해 수행될 수 있다.
한편, 상기 콘택 플러그(246) 및 비트 라인(248)을 1회의 금속 증착 공정을 통해 형성하는 방법으로, 먼저 상기 콘택홀(244)의 표면 및 제2 층간 절연막(242)의 상부면에 제2 베리어 금속막으로서 티타늄막 및 티타늄 질화막을 형성한다. 상기 티타늄 질화막 상에 상기 콘택홀(244) 내부를 완전히 채우면서 상기 제2 층간 절연막(242) 상에 충분한 높이로 제2 텅스텐막을 형성한다. 상기 제2 텅스텐막을 패터닝함으로써 상기 콘택 플러그(246) 및 비트 라인(248)을 동시에 형성한다. 상기 패터닝 공정은 실리콘 질화물로 이루어지는 하드 마스크 패턴(도시안됨)을 사용한 건식 식각 공정을 통해 수행될 수 있다.
설명한 공정에 의하면, 공통 소오스 라인의 상부면이 충분히 확장되므로 상기 공통 소오스 라인과 접속하는 콘택 플러그를 용이하게 형성할 수 있다. 때문에, 상기 콘택 플러그가 공통 소오스 라인의 상부면에 정확하게 접촉하지 않아서 발생되는 불량을 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 상부폭이 상대적으로 넓은 형상을 갖는 라인 형상의 도전성 패턴을 형성할 수 있다. 때문에, 상기 도전성 패턴과 연결되는 콘택이 상기 도전성 패턴을 벗어나서 기판 표면 또는 이웃하는 트랜지스터의 게이 트 등과 단락(short)되는 등의 불량이 감소된다. 따라서, 상기 도전성 패턴 구조물을 포함하는 반도체 장치의 제조 수율이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 기판 상에 구비되고, 라인 형태로 연장되고 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하면서 라인 형태로 연장되고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 및 제2 트렌치의 내부에 구비되는 도전막 패턴;
    상기 층간 절연막 및 도전막 패턴 상에 구비되는 상부 층간 절연막; 및
    상기 상부 층간 절연막을 관통하고 상기 도전막 패턴의 상부면 일부분과 접촉하는 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  2. 제1항에 있어서, 상기 제1 트렌치는 상부폭이 하부폭에 비해 넓은 형상을 갖는 것을 특징으로 하는 반도체 장치의 배선 구조물.
  3. 삭제
  4. 기판 상에, 라인 형태로 연장되고 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하면서 라인 형태로 연장되고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 트렌치 구조의 내부에 도전막 패턴을 형성하는 단계;
    상기 층간 절연막 및 도전막 패턴 상에 상부 층간 절연막을 형성하는 단계;
    상기 상부 층간 절연막의 일부분을 식각하여 상기 도전막 패턴의 상부면을 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 도전 물질을 채워 넣어 상기 도전막 패턴의 상부면 일부분과 접촉하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
  5. 제4항에 있어서, 상기 제1 및 제2 트렌치를 포함하는 층간 절연막을 형성하는 단계는,
    상기 기판 상에 예비 층간 절연막을 형성하는 단계;
    상기 예비 층간 절연막을 부분적으로 식각하여 제1 상부폭을 갖는 제1 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 아래의 예비 층간 절연막을 식각하여 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
  6. 제5항에 있어서, 상기 제1 트렌치를 형성하는 단계는,
    상기 예비 층간 절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 예비 층간 절연막을 이방성 식각하여 예비 제1 트렌치를 형성하는 단계; 및
    상기 예비 제1 트렌치 측벽 및 저면에 노출된 상기 예비 층간 절연막을 등방성 식각하여 내부폭이 확장된 제1 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
  7. 제5항에 있어서, 상기 제2 트렌치를 형성하기 위한 식각 공정은 이방성 식각 공정을 포함하는 것을 특징으로 하는 반도체 장치의 배선 구조물의 형성 방법.
  8. 삭제
  9. 기판 상에 구비되고 셀 트랜지스터들이 제1 방향으로 연결된 셀 스트링;
    상기 셀 스트링의 일 단에 배치된 스트링 선택 트랜지스터;
    상기 셀 스트링의 타 단에 배치된 그라운드 선택 트랜지스터;
    상기 셀 스트링, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮고, 상기 그라운드 선택 트랜지스터 일측의 공통 소오스 영역에 해당하는 기판 표면을 노출하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형태의 트렌치 구조를 포함하는 제1 층간 절연막;
    상기 트렌치 구조 내부에 제1 도전 물질이 채워지고 하부에 비해 상부폭이 넓은 형상을 갖는 공통 소오스 라인;
    상기 제1 층간 절연막 및 공통 소오스 라인 상에 구비되고, 상기 공통 소오스 라인의 표면 일부를 노출하는 콘택홀을 포함하는 제2 층간 절연막; 및
    상기 콘택홀 내부에 제2 도전 물질이 채워진 형상을 갖는 콘택 플러그를 포함하고,
    상기 트렌치 구조는 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 제2 층간 절연막 및 상기 콘택 플러그 상에 상기 콘택 플러그와 접촉하는 배선 라인을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제9항에 있어서, 상기 제1 및 제2 도전 물질은 금속 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 기판 상에 셀 트랜지스터들이 제1 방향으로 연결된 셀 스트링을 형성하는 단계;
    상기 셀 스트링의 양단에 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 형성하는 단계;
    상기 셀 스트링, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮 고, 상기 그라운드 선택 트랜지스터 일측의 공통 소오스 영역에 해당하는 기판 표면을 노출하면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형태의 트렌치 구조를 포함하는 제1 층간 절연막을 형성하는 단계;
    상기 트렌치 구조 내부에 제1 도전 물질을 채워 넣어 상부폭이 하부폭에 비해 넓은 공통 소오스 라인을 형성하는 단계;
    상기 제1 층간 절연막 및 공통 소오스 라인 상에, 상기 공통 소오스 라인의 표면 일부를 노출하는 콘택홀을 포함하는 제2 층간 절연막을 형성하는 단계; 및
    상기 콘택홀 내부에 제2 도전 물질을 채워 넣어 콘택 플러그를 형성하는 단계를 포함하고,
    상기 트렌치 구조는 제1 상부폭을 갖는 제1 트렌치 및 상기 제1 트렌치 하부와 연통하고 상기 제1 상부폭보다 좁은 제2 상부폭을 갖는 제2 트렌치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 트렌치 구조를 갖는 제1 층간 절연막을 형성하는 단계는,
    상기 기판 상에 상기 셀 스트링, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮는 예비 제1 층간 절연막을 형성하는 단계;
    상기 예비 제1 층간 절연막을 부분적으로 식각하여 제1 상부폭을 갖는 제1 트렌치를 형성하는 단계; 및
    상기 제1 트렌치 아래의 예비 제1 층간 절연막을 식각하여 상기 제1 상부폭 보다 좁은 제2 상부폭을 갖는 제2 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1 트렌치를 형성하는 단계는,
    상기 예비 제1 층간 절연막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 예비 제1 층간 절연막을 이방성 식각하여 예비 제1 트렌치를 형성하는 단계; 및
    상기 예비 제1 트렌치 측벽 및 저면에 노출된 상기 예비 층간 절연막을 등방성 식각하여 내부폭이 확장된 제1 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 마스크 패턴을 형성하는 단계는,
    상기 예비 제1 층간 절연막 상에 비정질 탄소막, 버퍼막, 유기 반사 방지막 및 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 패터닝하여 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴에 의해 노출된 유기 반사 방지막, 버퍼막 및 비정질 탄소막을 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제13항에 있어서, 상기 제2 트렌치를 형성하기 위한 식각 공정은 이방성 식 각 공정을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제12항에 있어서, 상기 제1 및 제2 도전 물질은 금속 물질을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  18. 제12항에 있어서, 상기 제2 층간 절연막 및 상기 콘택 플러그 상에 상기 콘택 플러그와 접촉하는 배선 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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