[go: up one dir, main page]

KR100739259B1 - 중첩도 측정 버니어 및 그 형성 방법 - Google Patents

중첩도 측정 버니어 및 그 형성 방법 Download PDF

Info

Publication number
KR100739259B1
KR100739259B1 KR1020060021734A KR20060021734A KR100739259B1 KR 100739259 B1 KR100739259 B1 KR 100739259B1 KR 1020060021734 A KR1020060021734 A KR 1020060021734A KR 20060021734 A KR20060021734 A KR 20060021734A KR 100739259 B1 KR100739259 B1 KR 100739259B1
Authority
KR
South Korea
Prior art keywords
vernier
pattern
region
semiconductor substrate
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020060021734A
Other languages
English (en)
Inventor
심귀황
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060021734A priority Critical patent/KR100739259B1/ko
Priority to US11/479,341 priority patent/US7638263B2/en
Priority to JP2006185525A priority patent/JP2007243134A/ja
Priority to CN2006100988280A priority patent/CN101034698B/zh
Application granted granted Critical
Publication of KR100739259B1 publication Critical patent/KR100739259B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Element Separation (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 반도체 기판 상부의 소정 영역에 제 1 버니어 패턴을 형성하는 단계; 상기 제 1 버니어 패턴을 마스크로 상기 반도체 기판을 식각하여 제 1 깊이의 트렌치를 형성하는 단계; 상기 제 1 버니어 패턴의 폭보다 넓은 폭의 제 2 버니어 패턴을 상기 제 1 버니어 패턴이 포함되도록 형성하는 단계; 상기 제 2 버니어 패턴을 마스크로 식각 공정을 실시하여 소정 폭의 단차를 갖는 제 2 깊이의 트렌치를 형성하는 단계; 상기 제 1 및 제 2 버니어 패턴을 제거한 후 상기 제 1 및 제 2 깊이의 트렌치가 매립되도록 절연막을 형성하는 단계; 상기 버니어 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 단계를 포함하는 중첩도 측정 버니어 형성 방법을 개시한다.
푸들(Puddle) 타입 중첩도 측정 버니어

Description

중첩도 측정 버니어 및 그 형성 방법{Overlay accuracy measurement Vernier and Method for forming the same}
도 1은 본 발명의 일 실시예에 따른 중첩도 측정 버니어 형성을 위해 주변회로 영역에 사용되는 중첩도 측정 기준버니어 마스크의 레이아웃도.
도 2a 내지 도 2g는 도 1의 선 A-A 를 절취한 상태에서 본 발명의 일 실시예에 따른 중첩도 측정 버니어 형성 공정을 나타낸 단면도 이다.
도 3은 본 발명의 일 실시예에 따른 중첩도 측정 버니어 소정영역에 실제로 푸들(Puddle) 타입 단차가 형성된 반도체 소자의 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : a폭을 갖는 제 2 마스크 20 : b폭을 갖는 제 2 마스크
100 : 반도체 기판 102 : 버퍼산화막
104 : 질화막 106 : 하드마스크막
108 : 제 1 감광막 패턴 110 : 제 2 감광막 패턴
112 : 절연막
본 발명은 중첩도 측정 버니어 및 그 형성 방법에 관한 것으로서, 특히 중첩도 측정 버니어(Overlay accuracy measurement Vernier)가 형성되는 영역의 트랜치 형성공정시, 평탄화 공정 후 중첩도 측정에 필요한 단차가 만들어지게 하여 중첩도 측정 에러를 방지할 수 있는 중첩도 측정 버니어 및 그 형성 방법에 관한 것이다.
일반적으로 반도체 소자는 데이터를 저장하기 위한 셀이 형성되는 셀 영역과 셀을 구동시키기 위한 회로 소자가 구현되는 주변 회로 영역을 포함하여 구성된다. 또한, 이러한 반도체 소자의 제조 공정에서는 예컨데 제 1 층의 식각 공정과 제 2 층의 식각 공정의 중첩도를 측정하기 위해 버니어를 사용한다. 중첩도 측정 버니어는 주변 회로 영역의 일부 또는 스크라이브 라인상에 형성될 수 있는데, 이하에서는 중첩도 측정 버니어가 형성될 영역을 주변 회로 영역과 별개로 하여 설명하기로 한다.
한편, 터널링에 의해 데이터를 저장 또는 소거하는 플래쉬 메모리 소자는 70nm 이하의 소자에서 소자 분리막을 형성하기 위한 트렌치를 셀 영역과 주변 회로 영역에 서로 다른 폭 및 깊이로 형성하는 듀얼 트렌치 구조를 이용한다. 이는 절연막 갭필 공정과 고전압 영역의 항복 전압을 확보하기 위한 방법이다.
이러한 듀얼 트렌치 구조를 이용하는 플래쉬 메모리 소자에서는 주변 영역에 트렌치를 형성할 때 중첩도 측정 버니어가 형성될 영역에도 트렌치를 형성한 후 셀 영역에 트렌치를 형성하는 방법으로 듀얼 트렌치를 형성한다. 이후 트렌치가 매립되도록 절연막을 형성한 후 연마하여 셀 영역 및 주변 회로 영역에 소자 분리막을 형성한다. 그리고, 중첩도 측정 버니어 형성 영역의 키 오픈 공정을 실시한다.
그런데, 버니어 영역의 트랜치가 주변 회로 영역의 트렌치와 동시에 형성되기 때문에 두 영역의 트렌치 깊이는 동일하게 되어 소자 분리막을 형성하기 위한 절연막 연마 공정 후 키 오픈 공정에서 버니어가 제대로 형성되지 않는다. 따라서, 폴리실리콘막 또는 텅스텐막과 같은 불투명한 막이 증착된 후 식각 공정을 위해 마스크를 형성할 때 중첩도 측정 버니어가 보이지 않아 오버레이 측정시 에러를 유발하거나 측정 자체가 불가능한 문제가 발생된다.
본 발명의 목적은 중첩도 측정 버니어가 형성될 영역의 트랜치를 푸들(Puddle) 타입으로 형성하여 중첩도 측정 에러를 방지할 수 있는 중첩도 측정 버니어 및 그 형성 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 키 오픈(Key Open) 공정을 실시하지 않아도 되므로, 공정을 단순화 할 수 있는 중첩도 측정 버니어 및 그 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 중첩도 측정 버니어는, 반도체 기판의 소정 영역에 서로 이격되도록 형성되는 적어도 2개 이상의 제 1 버니어; 상기 제 1 버니어의 폭보다 좁은 폭으로 상기 제 1 버니어 상부에 형성된 제 2 버니어를 포함한다.
상기 제 2 버니어는 0.7 내지 2.0um의 폭을 갖고, 상기 제 1 버니어는 상기 제 2 버니어보다 0.2 내지 0.4um 큰 폭을 갖는다.
본 발명의 일 실시예에 따른 중첩도 측정 버니어 형성 방법은, 반도체 기판 상부의 소정 영역에 제 1 버니어 패턴을 형성하는 단계; 상기 제 1 버니어 패턴을 마스크로 상기 반도체 기판을 식각하여 제 1 깊이의 트렌치를 형성하는 단계; 상기 제 1 버니어 패턴의 폭보다 넓은 폭의 제 2 버니어 패턴을 상기 제 1 버니어 패턴이 포함되도록 형성하는 단계; 상기 제 2 버니어 패턴을 마스크로 식각 공정을 실시하여 소정 폭의 단차를 갖는 제 2 깊이의 트렌치를 형성하는 단계; 상기 제 1 및 제 2 버니어 패턴을 제거한 후 상기 제 1 및 제 2 깊이의 트렌치가 매립되도록 절연막을 형성하는 단계; 상기 버니어 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 중첩도 측정 버니어 형성 방법은, 셀 영역 및 버니어 영역이 확정된 반도체 기판이 제공되는 단계; 상기 셀 영역의 반도체 기판 상부에는 복수의 소자 분리 패턴을 형성하고 상기 버니어 영역의 반도체 기판 상부에는 제 1 버니어 패턴을 형성하는 단계; 상기 셀 영역을 차단한 채 상기 제 1 버니어 패턴을 마스크로 상기 버니어 영역의 반도체 기판을 식각하여 제 1 깊이의 트렌치를 형성하는 단계; 상기 제 1 버니어 패턴의 폭보다 넓은 폭의 제 2 버니어 패턴을 상기 제 1 버니어 패턴이 포함되도록 형성하는 단계; 상기 소자 분리 패턴 및 상기 제 2 버니어 패턴을 마스크로 식각 공정을 실시하여 상기 셀 영역의 반도체 기판에 소자 분리용 트렌치를 형성하고 상기 버니어 영역에는 소정 폭의 단차를 갖는 제 2 깊이의 트렌치를 형성하는 단계; 상기 소자 분리 패턴, 제 1 및 제 2 버니어 패턴을 제거한 후 상기 트렌치들이 매립되도록 절연막을 형성하는 단계; 상기 버니어 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 식각한 후 상기 셀 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 연마하는 단계를 포함한다.
상기 제 1 버니어 패턴은 0.7 내지 2 um의 폭으로 형성되고, 상기 제 2 버니어 패턴은 상기 제 1 버니어 패턴의 폭보다 등방으로 0.2 내지 0.4um 더 큰 폭을 갖는다.
상기 버니어 영역의 절연막 식각 공정은 상기 반도체 기판이 상기 절연막 표면에서 200 내지 400 Å 높이로 노출되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 중첩도 측정 버니어를 형성하기 위해 사용되는 마스크의 레이아웃도 이고, 도 2a 내지 도 2g는 도 1의 선 A-A 를 절취한 상태의 마스크를 이용하여 본 발명의 일 실시예에 따른 중첩도 측정 버니어의 형성 공정을 나타낸 단면도 이다.
한편, 도 2a 내지 도 2g에 도시된 셀 영역은 도1의 마스크에 의해 형성되지 않고, 버니어의 형성공정을 셀 영역의 형성공정과 병행하여 설명하기 위해 참고적으로 도시하였다.
도 1을 참조하면, 중첩도 측정 버니어를 형성하기 위한 마스크는 박스(Box) 타입, 바(Bar) 타입 등 여러가지 형태일 수 있으나, 본 발명의 일례는 연마공정의 가드라인 역할을 수행하는 영역(미도시) 및 4개의 바(Bar)로 형성하며, 도면부호 10은 중첩도 측정 버니어(Overlay accuracy measurement Vernier)를 형성하기 위한 제 1 마스크를 나타내고, 도면부호 20은 중첩도 측정 버니어 대비 가로 및 세로 주 변부로 0.1 내지 0.2 ㎛ 크롬(Cr) 처리한 제 2 마스크를 나타낸다. 도 1에 자 버니어는 도시되지 않은 상태이며 측정 대상이 되는 부분이 4개의 바 영역 가운데에 위치되면 중첩도 측정 버니어로 측정이 가능하게 된다.
도 1 및 도 2a를 참조하면, 먼저 셀 영역 및 중첩도 측정 버니어가 형성될 버니어 영역이 확정된 반도체 기판(100) 상부에 버퍼산화막(102), 질화막(104) 및 하드마스크막(106)을 형성한다. 셀 영역의 상기 하드마스크막(106), 질화막(104), 버퍼산화막(102)의 일부를 식각하여 소자분리 패턴을 형성하고, 버니어 영역에는 a폭을 갖는 제 1 마스크(10)를 이용한 사진 및 식각공정으로 버니어 패턴을 형성한다. 이때, 주변회로 영역에도 소정의 폭을 갖는 소자분리 패턴이 형성된다.
도 1 및 도 2b를 참조하면, 전체구조상부에 제 1 감광막(108)을 형성한 후 셀 영역을 차단하도록 제 1 감광막(108)을 노광 및 현상한다. 셀 영역에 제 1 감광막(108)이 형성된 상태에서 버니어 패턴을 마스크로 반도체 기판(100)을 소정깊이로 식각하여 버니어 영역에 트랜치를 형성한다. 이때, 주변회로 영역에도 트랜치가 형성된다.
도 1 및 도 2c를 참조하면, 셀 영역에 형성된 제 1 감광막(108)을 제거한다. 전체구조상부에 제 2 감광막(110)을 형성한 후 도 1의 b폭을 갖는 제 2 마스크(20)를 이용한 노광 및 현상공정을 실시한다. 이에 의해 셀 영역을 노출시키고, 버니어 영역의 일부를 차단하도록 제 2 감광막(110)이 패터닝 된다.
이때, 주변회로영역은 제 2 감광막(110)에 의해 차단된다. 여기서, 패터닝된 제 2 감광막(110)은 중첩도 측정 버니어 대비 가로 및 세로 주변부로 약 0.15 ㎛ 폭이 넓게 형성하는 것이 바람직하며, a 폭은 0.7 내지 2 ㎛ 가 바람직하다. 또한, b 폭은 0.9 내지 2.4 ㎛ 가 바람직하다.
패터닝된 제 2 감광막(110) 및 셀 영역의 소자분리 패턴을 마스크로 버니어 영역의 반도체 기판(100)을 더욱 식각하여 듀얼 딥 트랜치(Dual Deep Trench)를 형성함으로써, 중첩도 측정 버니어에 b 폭의 푸들(Puddle)타입 단차를 형성하는 동시에 셀 영역에도 소정깊이의 트랜치를 형성한다.
도 2d를 참조하면, 제 2 감광막 패턴(110) 및 하드마스크막(106)을 제거한다.
도 2e를 참조하면, 트랜치가 매립되도록 전체구조상부에 절연막(112)을 형성한다.
도 2f를 참조하면, 셀 영역 및 주변회로 영역의 단차가 큼으로 인해 나타날 수 있는 화학적 기계적 연마 공정(CMP)의 불균일성 또는 디싱(Dishing)을 줄이기 위해 버니어 영역의 절연막(112)을 소정 두께 식각한다.
버니어 영역의 절연막(112)은 중첩도 측정 버니어의 상부가 절연막 표면에서 200 내지 600 Å 높이로 노출되도록 실시한다.
도 2g를 참조하면, 화학적 기계적 연마 공정(CMP)을 실시한 후, 질화막(104)을 제거한다. 이렇게 하면 소정폭을 갖는 제 1 버니어는 제 1 버니어 상부에 제 1 버니어 폭보다 좁은 제 2 버니어가 형성된 중첩도 측정 버니어가 형성된다.
상기 실시예에서는 셀 영역의 트랜치와 중첩도 측정 버니어 형성영역의 단차를 동시에 형성하는 경우를 설명하였으나, 셀 영역에 트랜치를 먼저 형성한 후, 중 첩도 측정 버니어 형성영역에 단차를 형성하는 공정을 진행하거나, 중첩도 측정 버니어 형성영역에 단차를 먼저 형성한 후, 주변회로 영역을 차단한 채 상기 셀 영역에 트랜치를 형성할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 중첩도 측정 버니어의 소정영역에 실제로 푸들(Puddle) 타입 단차가 형성된 반도체 소자의 단면도 이다. 도 3에 도시된 바와 같이, 도 2a 내지 도 2g의 공정을 수행하면 주변회로 영역에 있는 중첩도 측정 버니어에 푸들(Puddle) 타입의 단차가 형성된다.
측정방법을 설명하면, 측정장비가 중첩도 측정 버니어의 푸들 타입 단차 부분에서 발생되는 신호를 피크(Peak) 값으로 인식한 후, 그 피크값의 평균을 계산하게 되면 중첩도 측정 버니어의 정확한 기준값을 설정할 수 있게 된다.
따라서 각 중첩도 측정 버니어의 정확한 기준값이 설정되므로, 오차값 없이 보다 정확한 측정이 가능하다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 중첩도 측정 버니어(Overlay accuracy measurement Vernier)가 형성된 주변회로 영역의 트랜치 형성공정시 평탄화 공정 후 중첩도 측정에 필요한 단 차가 만들어지게 하여 중첩도 측정 에러를 방지할 수 있다.
또한, 본 발명은 키 오픈(Key Open) 공정을 실시하지 않아도 되므로, 공정을 단순화 할 수 있다.

Claims (6)

  1. 반도체 기판의 소정 영역에 서로 이격되도록 형성되는 적어도 2개 이상의 제 1 버니어;
    상기 제 1 버니어의 폭보다 좁은 폭으로 상기 제 1 버니어 상부에 형성된 제 2 버니어를 포함하는 중첩도 측정 버니어.
  2. 제 1항에 있어서,
    상기 제 2 버니어는 0.7 내지 2.0um의 폭을 갖고, 상기 제 1 버니어는 상기 제 2 버니어보다 0.2 내지 0.4um 큰 폭을 갖는 중첩도 측정 버니어.
  3. 반도체 기판 상부의 소정 영역에 제 1 버니어 패턴을 형성하는 단계;
    상기 제 1 버니어 패턴을 마스크로 상기 반도체 기판을 식각하여 제 1 깊이의 트렌치를 형성하는 단계;
    상기 제 1 버니어 패턴의 폭보다 넓은 폭의 제 2 버니어 패턴을 상기 제 1 버니어 패턴이 포함되도록 형성하는 단계;
    상기 제 2 버니어 패턴을 마스크로 식각 공정을 실시하여 소정 폭의 단차를 갖는 제 2 깊이의 트렌치를 형성하는 단계;
    상기 제 1 및 제 2 버니어 패턴을 제거한 후 상기 제 1 및 제 2 깊이의 트렌치가 매립되도록 절연막을 형성하는 단계;
    상기 버니어 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 식각하는 단계를 포함하는 중첩도 측정 버니어 형성 방법.
  4. 셀 영역 및 버니어 영역이 확정된 반도체 기판이 제공되는 단계;
    상기 셀 영역의 반도체 기판 상부에는 복수의 소자 분리 패턴을 형성하고 상기 버니어 영역의 반도체 기판 상부에는 제 1 버니어 패턴을 형성하는 단계;
    상기 셀 영역을 차단한 채 상기 제 1 버니어 패턴을 마스크로 상기 버니어 영역의 반도체 기판을 식각하여 제 1 깊이의 트렌치를 형성하는 단계;
    상기 제 1 버니어 패턴의 폭보다 넓은 폭의 제 2 버니어 패턴을 상기 제 1 버니어 패턴이 포함되도록 형성하는 단계;
    상기 소자 분리 패턴 및 상기 제 2 버니어 패턴을 마스크로 식각 공정을 실시하여 상기 셀 영역의 반도체 기판에 소자 분리용 트렌치를 형성하고 상기 버니어 영역에는 소정 폭의 단차를 갖는 제 2 깊이의 트렌치를 형성하는 단계;
    상기 소자 분리 패턴, 제 1 및 제 2 버니어 패턴을 제거한 후 상기 트렌치들이 매립되도록 절연막을 형성하는 단계;
    상기 버니어 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 식각한 후 상기 셀 영역의 상기 반도체 기판이 노출되도록 상기 절연막을 연마하는 단계를 포함하는 중첩도 측정 버니어 형성 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 버니어 패턴은 0.7 내지 2 um의 폭으로 형성되고, 상기 제 2 버니어 패턴은 상기 제 1 버니어 패턴의 폭보다 등방으로 0.2 내지 0.4um 더 큰 폭을 갖는 중첩도 측정 버니어 형성 방법.
  6. 제 4항에 있어서,
    상기 버니어 영역의 절연막 식각 공정은 상기 반도체 기판이 상기 절연막 표면에서 200 내지 400 Å 높이로 노출되도록 하는 중첩도 측정 버니어 형성 방법.
KR1020060021734A 2006-03-08 2006-03-08 중첩도 측정 버니어 및 그 형성 방법 Expired - Fee Related KR100739259B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060021734A KR100739259B1 (ko) 2006-03-08 2006-03-08 중첩도 측정 버니어 및 그 형성 방법
US11/479,341 US7638263B2 (en) 2006-03-08 2006-06-30 Overlay accuracy measurement vernier and method of forming the same
JP2006185525A JP2007243134A (ja) 2006-03-08 2006-07-05 オーバーレイ精度測定バーニアおよびその形成方法
CN2006100988280A CN101034698B (zh) 2006-03-08 2006-07-13 覆盖精度测量游标及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060021734A KR100739259B1 (ko) 2006-03-08 2006-03-08 중첩도 측정 버니어 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR100739259B1 true KR100739259B1 (ko) 2007-07-12

Family

ID=38479349

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060021734A Expired - Fee Related KR100739259B1 (ko) 2006-03-08 2006-03-08 중첩도 측정 버니어 및 그 형성 방법

Country Status (4)

Country Link
US (1) US7638263B2 (ko)
JP (1) JP2007243134A (ko)
KR (1) KR100739259B1 (ko)
CN (1) CN101034698B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935610B2 (en) * 2006-11-28 2011-05-03 Micron Technology, Inc. Semiconductor device isolation structures
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법
KR100985307B1 (ko) * 2007-07-16 2010-10-04 주식회사 하이닉스반도체 포토 마스크 및 이를 이용한 반도체 소자의 오버레이버니어 형성 방법
KR20100001655A (ko) * 2008-06-27 2010-01-06 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법
CN102109755B (zh) * 2009-12-29 2012-09-26 北大方正集团有限公司 一种光刻技术中实现对准偏差测量的装置和方法
KR101215645B1 (ko) * 2010-12-09 2012-12-26 에스케이하이닉스 주식회사 오버레이 버니어 마스크패턴과 그 형성방법 및 오버레이 버니어 패턴을 포함하는 반도체소자와 그 형성방법
US8377632B2 (en) * 2011-05-29 2013-02-19 Nanya Technology Corp. Method of reducing microloading effect
KR20140028916A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 노광 마스크, 이를 이용하는 반도체 소자의 패턴 형성 방법 및 패턴의 오버레이 측정방법
JP2015079830A (ja) * 2013-10-16 2015-04-23 三菱電機株式会社 光半導体装置、光半導体装置の製造方法、及び光モジュールの製造方法
US10026743B2 (en) 2016-08-15 2018-07-17 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030174879A1 (en) 2002-03-17 2003-09-18 Tzu-Ching Chen Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
JP2003272993A (ja) 2002-03-13 2003-09-26 Sony Corp 重ね合わせ精度測定方法および重ね合わせ精度測定用パターン
KR20040038035A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 형성방법
KR20050063028A (ko) * 2003-12-19 2005-06-28 주식회사 하이닉스반도체 모버어니어 형성방법
KR20050111821A (ko) * 2004-05-24 2005-11-29 삼성전자주식회사 오버레이 마크

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04234930A (ja) * 1991-01-10 1992-08-24 Shimano Inc 釣り用リール
JPH0724278B2 (ja) * 1991-01-10 1995-03-15 信越半導体株式会社 パターンシフト測定方法
US5503962A (en) * 1994-07-15 1996-04-02 Cypress Semiconductor Corporation Chemical-mechanical alignment mark and method of fabrication
TW436961B (en) * 1998-12-14 2001-05-28 United Microelectronics Corp Method for forming the dielectric layer of an alignment marker area
US6925411B1 (en) * 2003-04-02 2005-08-02 Sun Microsystems, Inc. Method and apparatus for aligning semiconductor chips using an actively driven vernier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003272993A (ja) 2002-03-13 2003-09-26 Sony Corp 重ね合わせ精度測定方法および重ね合わせ精度測定用パターン
US20030174879A1 (en) 2002-03-17 2003-09-18 Tzu-Ching Chen Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
KR20040038035A (ko) * 2002-10-31 2004-05-08 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 형성방법
KR20050063028A (ko) * 2003-12-19 2005-06-28 주식회사 하이닉스반도체 모버어니어 형성방법
KR20050111821A (ko) * 2004-05-24 2005-11-29 삼성전자주식회사 오버레이 마크

Also Published As

Publication number Publication date
US7638263B2 (en) 2009-12-29
CN101034698A (zh) 2007-09-12
JP2007243134A (ja) 2007-09-20
US20070212650A1 (en) 2007-09-13
CN101034698B (zh) 2010-12-01

Similar Documents

Publication Publication Date Title
KR100739259B1 (ko) 중첩도 측정 버니어 및 그 형성 방법
US9490217B1 (en) Overlay marks and semiconductor process using the overlay marks
KR20090029521A (ko) 반도체 소자의 미세 패턴 형성 방법
CN101573779A (zh) 混合光学和电子束光刻制造层的共对准的沟槽结构及方法
JP5833855B2 (ja) オーバーレイバーニアマスクパターンとその形成方法、並びにオーバーレイバーニアパターンを含む半導体素子とその形成方法
US6181018B1 (en) Semiconductor device
US20100227451A1 (en) Method for manufacturing semiconductor device
US7094662B2 (en) Overlay mark and method of fabricating the same
JP4627448B2 (ja) 半導体装置及び半導体装置の製造方法
CN112394623B (zh) 光刻工艺的对准方法
US10325857B2 (en) Semiconductor device manufacturing method and semiconductor wafer
KR100620663B1 (ko) 반도체 소자의 제조 방법
KR100447257B1 (ko) 중첩도측정마크제조방법
KR100766236B1 (ko) 플래시 메모리 소자의 제조방법
KR100946023B1 (ko) 반도체 소자의 정렬키 및 이의 형성 방법
JP3589580B2 (ja) 半導体装置の製造方法
KR100668742B1 (ko) 구형 리세스채널용 트랜치의 임계치수 측정방법
KR20070013030A (ko) 반도체 소자의 정렬키 형성방법
KR101882851B1 (ko) 반도체 장치의 제조 방법
KR100843045B1 (ko) 반도체 소자의 오버레이 버니어 형성방법
KR100940274B1 (ko) 스페이서 패터닝 기술을 이용한 반도체소자의 패턴 형성방법
KR20100078603A (ko) 반도체 소자의 제조 방법
KR20060064153A (ko) 오버레이 버니어 형성 방법
KR101031396B1 (ko) 반도체소자의 중첩마크 형성방법
KR100881813B1 (ko) 반도체소자의 중첩마크 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20120625

Year of fee payment: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20130707

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130707

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000